JP3142084B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Information Transfer Systems (AREA)
Description
クロックで選択的に動作する日本語ワードプロセッサや
パーソナルコンピュータ等の情報処理装置に関し、特に
クロックを切り換える際のデータ転送の内部タイミング
制御に関する。
プロ)やパーソナルコンピュータ(パソコン)等の情報
処理装置は、データを処理するCPU(中央処理装置)
として8ビット、16ビット等のデータ幅を有するマイ
クロコンピュータ(マイコン)と、記憶部として書き換
え可能なRAM(ランダムアクセスメモリ)や読み出し
専用のROM(リードオンリメモリ)とを有する。ま
た、外部記憶装置としてFDD(フロッピディスクドラ
イブ装置)やHDD(ハードディスクドライブ装置)を
有し、記録装置としてプリンタを有し、通信手段として
RS232Cインタフェース等を有する場合にはデータ
入出力用の制御部としてIO(入出力)制御部を有す
る。
との間のデータの受け渡しは、データバスと、アドレス
バスと制御バス等を介してマイコンから指定されたメモ
リやIO制御部が応答することにより行われ、また、マ
イコンと、メモリと、IO制御部の動作を決定するシス
テムクロックに基づいて行われる。
Vシリーズマイコンにおいてマイコンがメモリからデー
タを取り出すメモリリードサイクルのタイミングチャー
トを示す。このリードサイクルの始まりであるクロック
の期間T1において、マイコンから読み出し時に必要な
アドレスがアドレスバス上に設定され、また、バスの状
態を規定する信号がバス制御バス上に設定される。
対して、メモリの読み出しタイミングが間に合う場合に
はレディOKが通知され、次の期間T3においてマイコ
ンがデータを取り込む。他方、期間T2においてメモリ
の読み出しタイミングが間に合わない場合にはマイコン
に対してレディNGが通知され、レディOKが通知され
るまで期間TWが期間T3、T4の間に追加され、この
期間TWにより、制御信号を一定状態に保持してメモリ
やIO制御部とのデータのやり取りを確実にしている。
なお、メモリのライトサイクルや、IOリードサイクル
やIOライトサイクルも同様である。
リやIO制御部のデバイスに対してアクセスするために
必要な時間に基づいて決定され、また、動作クロックの
周波数にも依存している。また、省電力化や動作電源の
低電圧化を目的として、2種類以上の周波数の動作クロ
ックで選択的に動作するシステムが知られているが、こ
のようなシステムにおいては、上記期間TWの回数は、
動作クロックの最大周波数に基づいた固定値に設定され
ている。
来の情報処理装置では、データのやり取りを確実にする
ために追加される期間TWの回数が最大周波数に基づい
た固定値に設定されているので、低い方の周波数の動作
クロックに切換えた場合に処理時間を短縮することがで
きないという問題点がある。
大周波数より低く設定し、動作ブロック周波数をこの最
大周波数に切り換えるように構成した場合、やはり期間
TWの回数が最大周波数に基づいた固定値に設定される
ので、標準の動作クロック周波数の選択時には不要な期
間TWが発生し、したがって、不要な期間TWの分だけ
標準時の処理速度が低下するという問題点がある。ま
た、クロックの周波数を低くする目的が消費電力を減少
することにある場合、不要な期間TW分だけメモリやI
O制御部に対してアクセスする時間が長くなるので、消
費電力を最大限に減少することができないという問題点
がある。
構成により、誤動作を生じることなく、低い方の周波数
の動作クロックに切換えた場合の処理時間を短縮でき、
また、消費電力を最大限に減少できる情報処理装置を提
供することを目的とする。
に、請求項1の情報処理装置は、少なくともCPUと、
メモリと、入出力制御部とを有する情報処理装置におい
て、前記CPUに供給する動作クロックを切り換えるク
ロック切換え手段と、前記CPUと前記メモリまたは入
出力制御部とのデータ転送開始時に要するクロック数を
記憶するための記憶手段とを備え、前記CPUが、前記
記憶手段に対して、リセット時に最大のクロック数を設
定し、起動後に動作クロックを判別して当該動作クロッ
クに応じたクロック数を設定することを特徴とする。請
求項2の情報処理装置は、請求項1に記載の情報処理装
置において、前記クロック切換え手段が、所定のスイッ
チの切り換え操作に基づいてクロックを切り換えるよう
にしたことを特徴とする。請求項3の情報処理装置は、
請求項1に記載の情報処理装置において、動作中におい
て前記クロック切換え手段による切り換えを検出する切
換え検出手段を備え、該切換え検出手段により切り換え
が検出されると、前記CPUが、動作クロックを判別し
て、当該動作クロックに応じたクロック数を前記記憶手
段に設定することを特徴とする。請求項4の情報処理装
置は、請求項3に記載の情報処理装置において、前記ク
ロック切換え手段が、切り換え時において、切り換え前
後のクロックの重畳を防止するようにしたことを特徴と
する。請求項5の情報処理装置は、請求項3に記載の情
報処理装置において、前記クロック切換え手段が、前記
CPUからの切り換え指示に基づいてクロックを切り換
えるようにしたことを特徴とする。請求項6の情報処理
装置は、請求項3に記載の情報処理装置において、前記
クロック切換え手段が、所定のスイッチの切り換え操作
または前記CPUからの切り換え指示に基づいてクロッ
クを切り換えるようにしたことを特徴とする。請求項7
の情報処理装置は、請求項6に記載の情報処理装置にお
いて、前記クロック切換え手段が、前記所定のスイッチ
の切り換え操作に対して前記CPUからの切り換え指示
を優先させてクロックを切り換えるようにしたことを特
徴とす る。
と、メモリと、入出力制御部とを有する情報処理装置に
おいて、CPUに供給する動作クロックを切り換えるク
ロック切換え手段と、CPUとメモリまたは入出力制御
部とのデータ転送開始時に要するクロック数を記憶する
ための記憶手段とを備え、CPUが、記憶手段に対し
て、リセット時に最大のクロック数を設定し、起動後に
動作クロックを判別して当該動作クロックに応じたクロ
ック数を設定するようにしたので、簡単な構成により、
誤動作を生じることなく、低い方の周波数の動作クロッ
クに切換えた場合の処理時間を短縮でき、また、消費電
力を最大限に減少できる。
する。図1は、本発明に係る情報処理装置の一実施例の
概略構成を示すブロック図、図2は、図1に示す情報処
理装置における処理シーケンスを説明するためのフロー
チャートである。
数のクロックCK1、CK2で選択的に動作するように
構成され、このクロックCK1、CK2は、動作クロッ
ク切換え用の外部スイッチ(SW)1により選択され
る。この外部SW1の切換え情報は、動作クロック4が
システムの起動前に設定されるようにラッチ2によりシ
ステムのリセット信号でラッチされ、クロック切換え信
号5としてクロック切換え器3と、データのやり取りを
確実にするために追加される期間TWを制御するTW制
御部6とに印加される。クロック切換え器3は、このク
ロック切換え信号5によりクロックCK1、CK2から
選択した動作クロック4をCPU10とTW制御部6に
出力する。
CK2に応じてデータ転送開始時に要する期間TWのデ
ータが設定され、TW制御部6のTW制御作成部6a
は、この動作クロック4とクロック切換え信号5に基づ
いて期間TWを選択し、この期間TWに基づいたレディ
信号をCPU10に出力する。
バス制御バス43にはCPU10と、TW制御部6と、
メモリ20と、IO制御部30が接続されている。メモ
リ20は一例として、メモリ制御部21と、ダイナミッ
クRAM(DRAM)22と、スタティックRAM(S
RAM)23と、ROM24とを有し、メモリ制御部2
1がバス制御バス43に接続され、DRAM22と、S
RAM23と、ROM24がアドレスバス41とデータ
バス42に接続されている。メモリ制御部21は、バス
制御バス9上の制御信号に基づいて、アドレスとRAS
(ロウアドレスストローブ)信号とCAS(コラムアド
レスストローブ)信号等によりDRAM22の読み出し
と書き込みを制御し、また、SRAM23とROM24
の読み出しと書き込みを各制御信号により制御する。I
O制御部30は、例えばプリンタや、FDDやHDD等
の装置との間でデータを入出力するための制御を行う。
1、CK2が切換えられた場合の動作を示す。まずシス
テムが動作中でない場合、リセット解除状態でない場合
または電源がオンでない場合には(ステップS1)には
それぞれシステムが起動され、リセットが解除され、ま
たは電源が投入された後(ステップS2)、動作クロッ
ク4が決定され、また、TW制御部6により期間TWが
設定される(ステップS4)。他方、システムが動作中
の場合、リセット解除状態の場合および電源がオンの場
合には(ステップS1)にはリセットされた後(ステッ
プS3)、動作クロック4が決定され、また、TW制御
部6により期間TWが設定される(ステップS4)。
起動されると(ステップS5)、TW制御部6のTW制
御作成部6aは、制御バス43上において指定されてい
るメモリ21やIO制御部30のアクセス状態を基にし
てレディ信号をCPU11に送出し、CPU10は、上
記期間TWの回数に基づいてメモリ20やIO制御部3
0に対してアクセスを行う。なお、ステップS3におい
てシステムがリセットされない場合には、クロックCK
1、CK2が切換えられない(ステップS7)。
ロックの周波数に応じて期間TWの回数が切り替えられ
るので、低い方の周波数の動作クロックに切換えた場合
に処理時間を短縮することができ、また、消費電力を最
大限に減少することができる。
ロック図、図4は、第2の実施例における処理シーケン
スを説明するためのフローチャートである。上記第1の
実施例では、クロックCK1、CK2をハードウエア
(TW制御部6)で切り替えているが、この第2の実施
例では、装置が動作を停止している時に動作クロックC
K1、CK2をCPU10のソフトウエアで切換えて動
作を開始するように構成されている。
ップS11〜S15に示すシステムの起動後、ステップ
S18に示すシステムの各処理を開始する前に、CPU
11が動作クロック4の状態を読み込み(ステップS1
6)、この状態に対応した期間TWを設定するためのデ
ータをTW制御部60のTW制御レジスタ62に書き込
む(ステップS17)。この場合、システムのリセット
時におけるTW制御レジスタ62の値は、動作クロック
4に対応した期間TWが動作クロック4の供給直後には
確定していないので、システムの誤動作を防止するため
に、システム内で考えられる最大値に設定される。
示す動作は、図2のステップS1〜S3、S7に示す動
作と同一であり、したがって、ステップS13において
システムがリセットされない場合にはクロックCK1、
CK2が切換えられない(ステップS19)。また、ス
テップS18と図2のステップS6に示す動作は同一で
ある。
ロック図、図6は、第3の実施例における処理シーケン
スを説明するためのフローチャート、図7は、図5のス
イッチ切換え検出部の詳細な構成を示すブロック図、図
8は、図5のクロック切換え器の詳細な構成を示すブロ
ック図、図9は、図8のクロック切換え器における主要
信号を示すタイミングチャートである。この第3の実施
例では、第2の実施例と同様に、装置が動作を停止して
いる時に動作クロックCK1、CK2をCPU10のソ
フトウエアで切換えて動作を開始するとともに、装置が
動作中の場合にも動作クロックをCK1、CK2をCP
U10のソフトウエアで切換えるように構成されてい
る。
18に示す動作は、第2の実施例と同一である。そし
て、ステップS13においてシステムがリセットされな
い状態では、システム内の例えばIO制御部30からの
クロック切換え信号5の制御信号7とリセット信号の論
理和信号(ORゲート9)をラッチ2のゲート信号とし
て印加することにより、制御信号7が発生した場合にも
同様に外部SW1の切換え情報がラッチされる。
切換え検出部8を制御信号7でリセットし、このスイッ
チ切換え検出部8により外部SW1の切換え情報を検出
してCPU10に割込みをかけ(ステップS20)、C
PU10はまず、この割込みにより、TW制御レジスタ
62に対して期間TWが最大となるデータを設定する
(ステップS21)。そして、IO制御部30からのク
ロック切換え信号5の制御信号7により外部SW1の切
換え情報がラッチされて動作クロック4が選択される
(ステップS22)。ここで、制御信号7は、クロック
切換え信号5を取り込む時のみ有効になる論理状態にし
なければならず、例えばハイレベルで有効な場合にはハ
イレベルを発行した後すぐにロウレベルに切り替えられ
る。
同様に、CPU10は動作クロック4の状態を読み込み
(ステップS23)、この状態に対応した期間TWを設
定するためのデータをTW制御部60のTW制御レジス
タ62に書き込み(ステップS24)、この割りこみ処
理を終了して通常処理に戻る(ステップS25)。
に示すように外部スイッチ1のチャタリングを防止する
ためのRC回路と、Dラッチと、SRフリップフロップ
等の簡単な論理回路で構成することができるが、この実
施例では動作中にクロックCK1、CK2が切換え時に
重畳してハザードが発生する可能性がある。そこで、こ
の実施例のクロック切換え器3aでは、図8および図9
に示すようにDラッチ31により、動作クロック4(C
K0)の立ち下がりでクロック切換え信号5をラッチ
し、クロックCK1側ではDラッチ31のQ出力Q1
と、Dラッチ32、33の出力Q2と、E−ORゲート
34とによりゲート信号(/E1)(なお、「/」は都
合上、反転信号を意味する。)を生成し、このゲート信
号(/E1)とANDゲート35により切換え時のクロ
ックCK1を遮断している。
の(/Q)出力(/Q1)と、Dラッチ36、37の出
力Q3と、E−ORゲート38とによりゲート信号(/
E2)を生成し、このゲート信号(/E2)とANDゲ
ート39とにより切換え時のクロックCK2を遮断して
いる。したがって、図9に示すようにANDゲート3
5、39の各出力A1、A2が切換え時に重畳しなくな
り、ハザードを防止することができる。
は、第4の実施例の概略構成を示すブロック図、図11
および図12は、第4の実施例における処理シーケンス
を説明するためのフローチャートである。この第4の実
施例では、第3の実施例の機能に加えて、処理内容によ
って動作クロックを切り換える必要が発生した場合に、
内部動作により切り換えるように構成されている。
6に示す第3の実施例に対して、クロック切換え信号選
択部14においてIO制御部30からのクロック優先信
号12により、外部スイッチ1によるクロック切換え信
号13またはIO制御部30からのCPU(マイコン)
10のクロック切換え信号11が選択され、この選択さ
れたクロック切換え信号5が選択信号としてクロック切
換え器3aに印加される。
25に示す動作は、図7に示す第3の実施例と同一であ
り、図12においてステップS31〜S39に示す処理
がステップS18に示す動作中の処理として追加されて
いる。すなわち、ステップS31では動作中にソフトウ
エアに基づいて動作クロック4を切り替えるか否かを判
別し、切り換える場合にステップS32以下に進む。
るデータをTW制御レジスタ62に書き込み(ステップ
S32)、クロック切換え信号11を設定し(ステップ
S33)、ついでこのクロック切換え信号11を優先す
るクロック優先信号12を設定する(ステップS3
3)。そして、動作クロック4の状態を読み込み、この
状態に対応した期間TWを設定するためのデータをTW
制御部60のTW制御レジスタ62に書き込み(ステッ
プS35)、この新しい動作クロック4に基づいて通常
処理を行う(ステップS36)。
いて外部スイッチ1によるクロック切換え信号13を優
先するか否かを判別し(ステップ37)、クロック切換
え信号13を優先する場合に期間TWを最大にするデー
タをTW制御レジスタ62に書き込み(ステップS3
8)、クロック切換え信号13を設定する(ステップS
39)。そして、ステップS16に戻って動作クロック
4の状態を読み込み、この状態に対応した期間TWを設
定するためのデータをTW制御部60のTW制御レジス
タ62に書き込み(ステップS18)、この新しい動作
クロック4に基づいて通常処理を行う(ステップS3
6)。
11がクロック切換え信号11を出力した後、この信号
11を優先するクロック優先信号12を発行することに
より信号11を優先している。なお、この信号11、1
2の発行タイミングは逆でもよいが、クロック4の切換
え動作が2回発生する可能性もあるので、図11に示す
順番が望ましい。
処理内容によって動作クロックを切り換える必要が発生
した場合に、内部動作のみにより切り換えるように構成
され、外部スイッチ1により切り換える構成が除去され
ている。なお、この処理シーケンスの図面は省略されて
いるが、図11において外部スイッチ11により切り換
える動作とクロック優先信号12の発行動作を除去する
ことにより実現することができる。
少なくともCPUと、メモリと、入出力制御部とを有す
る情報処理装置において、CPUに供給する動作クロッ
クを切り換えるクロック切換え手段と、CPUとメモリ
または入出力制御部とのデータ転送開始時に要するクロ
ック数を記憶するための記憶手段とを備え、CPUが、
記憶手段に対して、リセット時に最大のクロック数を設
定し、起動後に動作クロックを判別して当該動作クロッ
クに応じたクロック数を設定するようにしたので、簡単
な構成により、誤動作を生じることなく、低い方の周波
数の動作クロックに切換えた場合の処理時間を短縮で
き、また、消費電力を最大限に減少できるという効果が
得られる。
成を示すブロック図である。
スを説明するためのフローチャートである。
る。
るためのフローチャートである。
る。
るためのフローチャートである。
すブロック図である。
ロック図である。
すタイミングチャートである。
ある。
するためのフローチャートである。
するためのフローチャートである 。
る。
を説明するためのタイミングチャートである。
Claims (7)
- 【請求項1】 少なくともCPUと、メモリと、入出力
制御部とを有する情報処理装置において、前記CPUに供給する 動作クロックを切り換えるクロッ
ク切換え手段と、前記CPUと前記メモリまたは入出力制御部とのデータ
転送開始時に要するクロック数を記憶するための記憶手
段とを備え、 前記CPUが、前記記憶手段に対して、リセット時に最
大のクロック数を設定し、起動後に動作クロックを判別
して当該動作クロックに応じたクロック数を設定する こ
とを特徴とする情報処理装置。 - 【請求項2】 前記クロック切換え手段が、所定のスイ
ッチの切り換え操作に基づいてクロックを切り換えるよ
うにしたことを特徴とする請求項1に記載の情報処理装
置。 - 【請求項3】 動作中において前記クロック切換え手段
による切り換えを検出する切換え検出手段を備え、 該切換え検出手段により切り換えが検出されると、前記
CPUが、動作クロックを判別して、当該動作クロック
に応じたクロック数を前記記憶手段に設定することを特
徴とする請求項1に記載の情報処理装置。 - 【請求項4】 前記クロック切換え手段が、切り換え時
において、切り換え前後のクロックの重畳を防止するよ
うにしたことを特徴とする請求項3に記載の情報処理装
置。 - 【請求項5】 前記クロック切換え手段が、前記CPU
からの切り換え指示に基づいてクロックを切り換えるよ
うにしたことを特徴とする請求項3に記載の情報処理装
置。 - 【請求項6】 前記クロック切換え手段が、所定のスイ
ッチの切り換え操作または前記CPUからの切り換え指
示に基づいてクロックを切り換えるようにしたことを特
徴とする請求項3に記載の情報処理装置。 - 【請求項7】 前記クロック切換え手段が、前記所定の
スイッチの切り換え操作に対して前記CPUからの切り
換え指示を優先させてクロックを切り換えるようにした
ことを特徴とする請求項6に記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04158643A JP3142084B2 (ja) | 1992-05-26 | 1992-05-26 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04158643A JP3142084B2 (ja) | 1992-05-26 | 1992-05-26 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05324119A JPH05324119A (ja) | 1993-12-07 |
JP3142084B2 true JP3142084B2 (ja) | 2001-03-07 |
Family
ID=15676195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04158643A Expired - Fee Related JP3142084B2 (ja) | 1992-05-26 | 1992-05-26 | 情報処理装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3142084B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4559788B2 (ja) * | 2003-07-14 | 2010-10-13 | パナソニック株式会社 | 信号切り替え装置、信号切り替え方法及びデータ受信装置 |
CN1300972C (zh) * | 2003-07-14 | 2007-02-14 | 松下电器产业株式会社 | 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法 |
-
1992
- 1992-05-26 JP JP04158643A patent/JP3142084B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH05324119A (ja) | 1993-12-07 |
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