JP3293144B2 - 周辺制御装置 - Google Patents
周辺制御装置Info
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- JP3293144B2 JP3293144B2 JP16794091A JP16794091A JP3293144B2 JP 3293144 B2 JP3293144 B2 JP 3293144B2 JP 16794091 A JP16794091 A JP 16794091A JP 16794091 A JP16794091 A JP 16794091A JP 3293144 B2 JP3293144 B2 JP 3293144B2
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Description
【0001】
【産業上の利用分野】本発明は周辺制御装置、特に垂直
型マイクロプログラム制御により動作する周辺制御装置
に関する。
型マイクロプログラム制御により動作する周辺制御装置
に関する。
【0002】
【従来の技術】従来、この種の周辺制御装置は、メモリ
上の個々のデータの属性は個々に識別する手段はなく、
無制限にアクセスが可能であった。
上の個々のデータの属性は個々に識別する手段はなく、
無制限にアクセスが可能であった。
【0003】
【発明が解決しようとする課題】この従来の周辺制御装
置では、メモリ上のデータは無制限にアクセスが可能で
あったため、制御を行なおうとするポート以外のポート
のデータを誤って読み出したとしても、それをチェック
する機能がないので、誤動作する可能性があった。
置では、メモリ上のデータは無制限にアクセスが可能で
あったため、制御を行なおうとするポート以外のポート
のデータを誤って読み出したとしても、それをチェック
する機能がないので、誤動作する可能性があった。
【0004】同様に、制御を行なおうとするポート以外
のポートのデータが格納されている領域に誤って書き込
もうとしてもそれをチェックする機能がないので、他ポ
ートの制御データを破壊する可能性があった。
のポートのデータが格納されている領域に誤って書き込
もうとしてもそれをチェックする機能がないので、他ポ
ートの制御データを破壊する可能性があった。
【0005】
【課題を解決するための手段】本発明の周辺制御装置
は、複数のポートを有する周辺制御装置において、主記
憶部と同一アドレス空間を有し、該主記憶部に格納され
ているデータがどのポートの制御情報かを表すポートの
属性を示すデータを格納する主記憶データ属性格納部
と、前記主記憶部にアクセスするとき、同時に前記主記
憶データ属性格納部のデータを授受する主記憶データ属
性レジスタと、前記複数のポートの一つを制御すると
き、選択されたポートの属性データをセットする属性デ
ータレジスタと、前記主記憶データ属性レジスタの値と
前記属性データレジスタの値とを比較し、両者が不一致
のときに割込み信号を送出する比較器とを有することを
特徴とする。
は、複数のポートを有する周辺制御装置において、主記
憶部と同一アドレス空間を有し、該主記憶部に格納され
ているデータがどのポートの制御情報かを表すポートの
属性を示すデータを格納する主記憶データ属性格納部
と、前記主記憶部にアクセスするとき、同時に前記主記
憶データ属性格納部のデータを授受する主記憶データ属
性レジスタと、前記複数のポートの一つを制御すると
き、選択されたポートの属性データをセットする属性デ
ータレジスタと、前記主記憶データ属性レジスタの値と
前記属性データレジスタの値とを比較し、両者が不一致
のときに割込み信号を送出する比較器とを有することを
特徴とする。
【0006】
【実施例】次に本発明について図を参照して説明する。
【0007】図1は本発明の周辺制御装置の一実施例で
ある。
ある。
【0008】この周辺制御装置は内部バス13を介し
て、命令レジスタ7,アドレスレジスタ6,主記憶デー
タ属性レジスタ3,属性データレジスタ4,メモリレジ
スタ8,アキュムレータ9,ポート21,ポート22,
ポート23,ポート24がそれぞれ接続されている。
て、命令レジスタ7,アドレスレジスタ6,主記憶デー
タ属性レジスタ3,属性データレジスタ4,メモリレジ
スタ8,アキュムレータ9,ポート21,ポート22,
ポート23,ポート24がそれぞれ接続されている。
【0009】また、アドレスレジスタ6はアドレスバス
14を介して主記憶部2,主記憶データ属性格納部1に
接続され、主記憶部2はデータバス15を介して命令レ
ジスタ7とメモリレジスタに接続される。また、主記憶
データ属性格納部1はデータバス16を介して主記憶デ
ータ属性レジスタ3に接続され、主記憶データ属性レジ
スタ3と属性レジスタ4はともに比較器5の入力とな
り、比較器5は割込み信号線17を介して制御装置11
に接続される。
14を介して主記憶部2,主記憶データ属性格納部1に
接続され、主記憶部2はデータバス15を介して命令レ
ジスタ7とメモリレジスタに接続される。また、主記憶
データ属性格納部1はデータバス16を介して主記憶デ
ータ属性レジスタ3に接続され、主記憶データ属性レジ
スタ3と属性レジスタ4はともに比較器5の入力とな
り、比較器5は割込み信号線17を介して制御装置11
に接続される。
【0010】命令レジスタ7も制御装置11に接続さ
れ、命令レジスタのオペレーションコードの解釈は制御
装置11で行う。メモリレジスタ8とアキュムレータ9
は演算器10と接続し、演算器10での演算の結果には
アキュムレータ9にセットされる。
れ、命令レジスタのオペレーションコードの解釈は制御
装置11で行う。メモリレジスタ8とアキュムレータ9
は演算器10と接続し、演算器10での演算の結果には
アキュムレータ9にセットされる。
【0011】図2は主記憶部2と主記憶データ属性格納
部1のデータ格納イメージであり、同一アドレスにデー
タとそれに対応するポート属性が対になって存在する。
部1のデータ格納イメージであり、同一アドレスにデー
タとそれに対応するポート属性が対になって存在する。
【0012】次にこのように構成された本実施例の周辺
制御装置への動作を説明する。
制御装置への動作を説明する。
【0013】制御装置11は、ポート21を制御する
時、ポート21を選択すると共に属性データレジスタ4
にポート属性データをセットする。まず、ポート21を
制御するための制御データを主記憶部2から読み取る場
合を考える。
時、ポート21を選択すると共に属性データレジスタ4
にポート属性データをセットする。まず、ポート21を
制御するための制御データを主記憶部2から読み取る場
合を考える。
【0014】制御装置11は、プログラムカウンタ12
に従って主記憶部2から命令レジスタ7にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置11にセットしてデコードし、メモリのリードで
あることを認識する。
に従って主記憶部2から命令レジスタ7にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置11にセットしてデコードし、メモリのリードで
あることを認識する。
【0015】制御装置11は、命令レジスタ7のオペラ
ンドをアドレスレジスタ6にセットし、アドレスバス1
4を介して主記憶部2と主記憶データ属性格納部1の該
当アドレスを選択する。またデータバス15を介して主
記憶部2のデータをメモリレジスタ8にセットし、デー
タバス16を介して主記憶データ属性格納部1のデータ
を主記憶データ属性レジスタ3にセットする。
ンドをアドレスレジスタ6にセットし、アドレスバス1
4を介して主記憶部2と主記憶データ属性格納部1の該
当アドレスを選択する。またデータバス15を介して主
記憶部2のデータをメモリレジスタ8にセットし、デー
タバス16を介して主記憶データ属性格納部1のデータ
を主記憶データ属性レジスタ3にセットする。
【0016】既にセットされている属性データレジスタ
4の値とこの主記憶データ属性レジスタ3の値を比較器
5で比較し、属性データが一致していればそのままメモ
リリードの処理が完了する。もしここで比較器5の結果
が不一致であった場合は、割込み信号線17を介して制
御装置11によりプログラムの割込み処理が制御されデ
ータの属性不一致の異常処理が行なわれる。
4の値とこの主記憶データ属性レジスタ3の値を比較器
5で比較し、属性データが一致していればそのままメモ
リリードの処理が完了する。もしここで比較器5の結果
が不一致であった場合は、割込み信号線17を介して制
御装置11によりプログラムの割込み処理が制御されデ
ータの属性不一致の異常処理が行なわれる。
【0017】次にポート21を制御するための制御デー
タをアキュムレータ9から主記憶部2に書き込む場合を
考える。
タをアキュムレータ9から主記憶部2に書き込む場合を
考える。
【0018】制御装置11は、プログラムカウンタ12
に従って主記憶部2から命令レジスタ7にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置11にセットしてデコードし、メモリのライトで
あることを認識する。命令レジスタのオペランドをアド
レスレジスタ6にセットし、アドレスバス14を介して
主記憶部2と主記憶データ属性格納部1の該当アドレス
を選択する。アキュムレータ9からメモリレジスタ8に
データを移送する。データバス16を介して主記憶デー
タ属性格納部1のデータを主記憶データ属性レジスタ3
にセットする。
に従って主記憶部2から命令レジスタ7にマイクロ命令
を読み込む。マイクロ命令のオペレーションコードを制
御装置11にセットしてデコードし、メモリのライトで
あることを認識する。命令レジスタのオペランドをアド
レスレジスタ6にセットし、アドレスバス14を介して
主記憶部2と主記憶データ属性格納部1の該当アドレス
を選択する。アキュムレータ9からメモリレジスタ8に
データを移送する。データバス16を介して主記憶デー
タ属性格納部1のデータを主記憶データ属性レジスタ3
にセットする。
【0019】既にセットされている属性データレジスタ
4の値をこの主記憶データ属性レジスタ3の値を比較器
5で比較し、属性データが一致していればデータバス1
5を介してメマリレジスタ8の内容を主記憶部2にデー
タをセットしてメモリライトの処理が完了する。もしこ
こで比較器5の結果が不一致であった場合には、割込み
信号線17を介して制御装置11によりプログラムの割
込み処理が起動され、データの属性不一致の異常処理が
行なわれる。
4の値をこの主記憶データ属性レジスタ3の値を比較器
5で比較し、属性データが一致していればデータバス1
5を介してメマリレジスタ8の内容を主記憶部2にデー
タをセットしてメモリライトの処理が完了する。もしこ
こで比較器5の結果が不一致であった場合には、割込み
信号線17を介して制御装置11によりプログラムの割
込み処理が起動され、データの属性不一致の異常処理が
行なわれる。
【0020】
【発明の効果】以上説明したように本発明は、主記憶部
と同一空間の主記憶データ属性格納部を有し、主記憶部
の読み出しまたは書き込みを行なった時、そのアドレス
のポート属性値を属性データレジスタの値とハードウェ
アで比較することにより、プログラム上意識することな
く制御しているポートに対応したデータかどうかのチェ
ックが行なわれるので、プログラムを複雑化させること
なく、データの信頼性を向上させることができる効果が
ある。
と同一空間の主記憶データ属性格納部を有し、主記憶部
の読み出しまたは書き込みを行なった時、そのアドレス
のポート属性値を属性データレジスタの値とハードウェ
アで比較することにより、プログラム上意識することな
く制御しているポートに対応したデータかどうかのチェ
ックが行なわれるので、プログラムを複雑化させること
なく、データの信頼性を向上させることができる効果が
ある。
【図1】本発明の周辺制御装置の一実施例のブロック図
である。
である。
【図2】本発明における主記憶部と主記憶データ属性格
納部のデータ格納イメージである。
納部のデータ格納イメージである。
1 主記憶データ属性格納部 2 主記憶部 3 主記憶データ属性レジスタ 4 属性データレジスタ 5 比較器 6 アドレスレジスタ 7 命令レジスタ 8 メモリレジスタ 9 アキュムレータ 10 演算器 11 制御装置 12 プログラムカウンタ 13 内部バス 14 アドレスバス 15,16 データバス 17 割込み信号線 21,22,23,24 ポート
Claims (1)
- 【請求項1】 複数のポートを有する周辺制御装置にお
いて、 主記憶部と同一アドレス空間を有し、該主記憶部に格納
されているデータがどのポートの制御情報かを表すポー
トの属性を示すデータを格納する主記憶データ属性格納
部と、前記主記憶部にアクセスするとき、同時に前記 主記憶デ
ータ属性格納部のデータを授受する主記憶データ属性レ
ジスタと、前記複数のポートの一つを制御するとき、選択されたポ
ートの属性データをセットする 属性データレジスタと、前記主記憶データ属性レジスタの値と前記属性データレ
ジスタの値とを比較し、両者が不一致のときに割込み信
号を送出する比較器とを有する ことを特徴とする周辺制
御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16794091A JP3293144B2 (ja) | 1991-07-09 | 1991-07-09 | 周辺制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16794091A JP3293144B2 (ja) | 1991-07-09 | 1991-07-09 | 周辺制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0512175A JPH0512175A (ja) | 1993-01-22 |
JP3293144B2 true JP3293144B2 (ja) | 2002-06-17 |
Family
ID=15858876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16794091A Expired - Fee Related JP3293144B2 (ja) | 1991-07-09 | 1991-07-09 | 周辺制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3293144B2 (ja) |
-
1991
- 1991-07-09 JP JP16794091A patent/JP3293144B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0512175A (ja) | 1993-01-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020305 |
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