JPH0623958B2 - 情報処理理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、メモリオペランドの先読みを行うバスサイ
クルの実行中にエラーが発生した時に、複数のエラーア
ドレスをセーブする情報処理装置に関する。

（従来の技術） 情報処理装置では、処理速度の向上をはかるために、プ
リフェッチされた命令によってメモリオペランドの先読
みを行うものがある。

第２図は、このような情報処理装置におけるメモリオペ
ランドの読出し動作を行う要部構成を示す図である。

第２図に示す情報処理装置において、外部記憶（図示せ
ず）から読み出そうとするメモリオペランドに対応する
メモリアドレスは、マイクロ命令によりアドレス格納用
レジスタ群（ＡＰ）１の中のレジスタに格納される。こ
のレジスタ群１に格納されたメモリアドレスは、制御ロ
ジック３から与えられるＡＰセレクト信号によりメモリ
アドレスレジスタ（ＭＡＲ）５に転送される。転送され
たメモリアドレスは、制御ロジック３から与えられるア
ドレスラッチ信号によりＭＡＲ５にラッチされた後、外
部記憶に与えられる。

これにより、外部記憶から読出されたオペランドデータ
は、外部から制御ロジック３に与えられるバイサイクル
終了信号に同期して制御ロジック３から出力されるＤＰ
セレクト信号により指定されるデータ格納用レジスタ群
７の中のレジスタに格納される。このようにして、メモ
リオペランドデータの読出し動作が行われる。

このような読出し動作にあって、バスサイクルエラーが
発生する場合がある。このバスサイクルエラーは、情報
処理装置が外部記憶をアクセスする場合に発生するエラ
ーの１つである。

バスサイクルエラーは、外部記憶内のパリティエラーチ
ェック回路によりエラーが検出された場合、あるいはア
クセスが許されていない外部記憶領域をアクセスしよう
とした場合等に、バスサイクルエラー信号が出力される
ことにより発生する。バスサイクルエラーが発生する
と、割込み処理によりこれに対処するために、情報処理
装置はバスサイクルエラーを引き起こしたアドレスをセ
ーブ（退避して保持する）して、割込み情報として割込
みハンドラに引渡す必要がある。このため、バスサイク
ルエラーを引き起こしたアドレスは、スタックに与えら
れて格納される。

したがって、第２図に示す構成にあって、メモリオペラ
ンドの読出し時にバスサイクルエラーが発生すると、バ
スサイクルエラー信号が外部から制御ロジック３に与え
られる。さらに、バスサイクルエラー信号と同期したＥ
ＡＲセレクト信号が、制御ロジック３からエラーアドレ
ス格納用レジスタ９に与えられる。これにより、バスサ
イクルエラーを発生させて、ＭＡＲ５に格納されている
アドレスは、ＥＡＲセレクト信号により指定されるエラ
ーアドレス格納用レジスタ９に与えられて格納される。
すなわち、ＭＡＲ５に格納されているアドレスは、エラ
ーアドレスとしてエラーアドレス格納用レジスタ９にコ
ピーされる。コピーされたエラーアドレスは、制御ロジ
ック３から出力される割込み信号により起動される割込
み処理用マイクロプログラムによってＥＡＲ９から読出
されて、内部バス１１を介してスタック（図示せず）に
プッシュされる。

（発明が解決しようとする課題） 上述したようなオペランドデータの先読みを行う情報処
理装置では、読出したオペランドデータを必ず使用する
とは限らない。使用しない場合もある。このため、読出
したオペランドデータが実際に使用されるまで、割込み
信号は出力されない。すなわち、先読みされた段階で
は、それがバスサイクルエラーであっても割込み信号は
出力されず、実際に使用される段階で割込み信号が出力
されて、バスサイクルエラーに対応する。したがって、
エラーアドレスも先読みを行った数だけ保持していなけ
ればならない。

ゆえに、第２図に示す情報処理装置にあって、エラーア
ドレス格納用レジスタ９は、アドレス格納用レジスタ群
１に格納されるアドレスと同量のアドレスを格納する必
要がある。すなわち、エラーアドレス格納用レジスタ９
は、アドレス格納用レジスタ群１中のレジスタの数と同
数のレジスタで構成する必要がある。このため、アドレ
ス格納用レジスタ群１に格納されるアドレスの増加にと
もなって、エラーアドレス格納用レジスタ９の構成が大
型化するという問題が生じていた。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、著しく構成の大型化を招
くことなく、バスサイクルエラーが発生した時に、複数
のエラーアドレスを退避保持することができる情報処理
装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、外部記憶に格
納されたメモリオペランドの先読みを行う情報処理装置
であって、外部記憶をアクセスするアドレスを格納保持
する第１の記憶手段と、 前記第１の記憶手段から出力される外部記憶の読出しア
ドレスと前記外部記憶から読み出されるデータを選択す
る選択手段と、前記選択手段によって選択された内容と
外部記憶に書込むデータを複数格納保持する第２の記憶
手段と、前記第２の記憶手段から読み出されるアドレス
あるいは前記第１の記憶手段から読み出されるアドレス
を格納保持し、格納されたアドレスが割込み処理の実行
時に読み出される第３の記憶手段と、前記外部記憶の読
出し動作時にエラーが発生した場合は、前記選択手段が
前記第１の記憶手段から出力されるアドレスを選択する
ように制御し、外部記憶の書込み動作時にエラーが発生
した場合には、前記第３の記憶手段が前記第１の記憶手
段から出力されるアドレスを格納保持するように制御
し、前記第２の記憶手段からアドレスが読出されると、
前記第３の記憶手段がこのアドレスを格納保持するよう
に制御する制御手段とから構成される。

（作用） 上記構成において、この発明は、外部記憶の読出し動作
時にエラーが発生した場合には、外部記憶をアクセスし
たアドレスをエラーアドレスとして、外部記憶の読出し
動作において通常備えられており、外部記憶を入出力す
る複数のデータを格納保持する記憶手段に一旦格納保持
し、その後エラーアドレスをそれぞれエラーアドレスを
格納する専用の記憶手段に転送して、このエラーアドレ
スをエラー情報として割込み処理を行うようにしてい
る。

（実施例） 以下図面を用いてこの発明の実施例を説明する。

第１図はこの発明の一実施例に係る情報処理装置におけ
る要部構成を示す図である。この情報処理装置はマイク
ロプログラム方式により制御されて、オペランドデータ
の先読みを行うものであり、第１図では外部記憶（図示
せず）とのアクセスを行う構成を示している。なお、第
１図において、第２図と同符号のものは同一機能を有す
るものであり、その説明は省略する。

第１図において、情報処理装置は、第２図に示した情報
処理装置が備えているアドレス格納用レジスタ群（Ａ
Ｐ）１とメモリアドレスレジスタ（ＭＡＲ）５とデータ
格納用レジスタ群７とエラーアドレス格納用レジスタ９
に加えて、セレクタ２１と制御ロジック２３とを備えて
いる。

セレクタ２１は、メモリアドレスレジスタ（ＭＡＲ）５
に格納されるアドレスと、外部記憶（図示せず）からデ
ータバス２５を介して読出されるオペランドデータを選
択するものである。この選択動作は制御ロジック２３か
ら与えられる選択信号にしたがって行われる。選択され
たアドレスあるいはオペランドデータは、データ格納用
レジスタ７に与えられて格納される。

制御ロジック２３は、マイクロ命令制御部（図示せず）
及びバスサイクルに係わる信号を出力する外部回路（図
示せず）から与えられる信号にしたがって、アドレス格
納用レジスタ群１、メモリアドレスレジスタ５、データ
格納用レジスタ群７、エラーアドレス格納用レジスタ９
及びセレクタ２１を制御するものである。

制御ロジック２３は、マイクロ命令制御部から与えられ
るマイクロ命令制御信号によりＡＰセレクト信号をアド
レス格納用レジスタ群１に与える。このＡＰセレクト信
号は、内部バス１１上にある外部記憶の読出しアドレス
（リードアドレス）あるいは書込みアドレス（ライトア
ドレス）を格納するレジスタをアドレス格納用レジスタ
群１の中から選択して指定する信号である。

また、制御ロジック２３は、アドレスラッチ信号をメモ
リアドレスレジスタ５に与える。このアドレスラッチ信
号は、アドレス格納用レジスタ群１に格納されたアドレ
スをＭＡＲ５に転送するとともに、アドレスバス２７を
介して外部記憶に与える信号である。

制御ロジック２３は、外部回路から与えられるバスサイ
クル終了信号に同期して、ＤＰセレクト信号をデータ格
納用レジスタ群７に与える。さらに、外部記憶から読出
されたオペランドデータが選択されるように選択信号を
セレクタ２１に与える。一方、バスサイクル終了信号と
ともにバスサイクルエラー信号が制御ロジック２３に与
えられると、制御ロジック２３は、ＡＭＲ５に保持され
たエラーアドレスが選択されるように選択信号をセレク
タ２３に与える。

さらに、制御ロジック２３は、エラーアドレスがデータ
格納用レジスタ群７から内部バス１１に読出されると、
割込み信号をマイクロ命令制御部に出力して、割込み処
理を要求する。これと同時に、制御ロジック２３は、Ｅ
ＡＲ（エラーアドレスラッチ）信号をＥＡＲ９に与え
て、内部バスに読出されたエラーアドレスをＥＡＲ９に
取り込んでセーブさせるようにする。このＥＡＲ信号
は、外部記憶が書込み状態である場合には、ＭＡＲ５に
保持されたアドレスをＥＡＲ９に取り込んでセーブさせ
る信号となる。

次に、この実施例の作用を説明する。

まずはじめに、外部記憶の読出し（リード）動作時にバ
スサイクルエラーが発生した場合について説明する。

マイクロ命令制御信号がマイクロ命令制御部から制御ロ
ジック２３に与えられると、ＡＰセレクト信号が制御ロ
ジック２３からアドレス格納用レジスタ群１に与えられ
る。これにより、内部バス１１上のリードアドレスが、
ＡＰセレクト信号で指定されるレジスタに取り込まれて
格納される。

次に、アドレスラッチ信号が制御ロジック２３からＭＡ
Ｒ５に与えられると、アドレス格納用レジスタ群１に格
納されているリードアドレスがＭＡＲ５に転送されて保
持される。さらに、このリードアドレスは、ＭＡＲ５か
ら出力されてアドレスバス２７を介して外部記憶に与え
られる。これにより、外部記憶からオペランドデータを
読出すリードサイクルが開始される。

このリードサイクルが終了してバスサイクル終了信号５
が制御ロジック２３に与えられると、外部記憶から読出
されたオペランドデータを選択するべく選択信号が制御
ロジック２３からセレクタ２１に与えられる。さらに、
読出されたオペランドデータを格納するレジスタを指定
するＤＰセレクト信号が、バスサイクル終了信号と同期
してデータ格納用レジスタ群７に与えられる。これによ
り、外部記憶から読出されたオペランドデータは、デー
タバス２５及びセレクタ２１を介してデータ格納用レジ
スタ群７の指定されたレジスタに与えられて格納され
る。

一方、外部記憶の読出し動作時に、バスサイクルエラー
が発生して、バスサイクル終了信号と同時にバスサイク
ルエラー信号が制御ロジック２３に与えられると、ＭＡ
Ｒ５に格納されているアドレスすなわちエラーアドレス
を選択すべく選択信号がセレタ２１に与えられる。さら
に、ＤＰセレクト信号が制御ロジック２３からデータ格
納用レジスタ群７に与えられる。これにより、ＭＡＲ５
に格納されているエラーアドレスがセレクタ２１により
選択されて、ＤＰセレクト信号で指定されるレジスタに
与えられ格納される。

次に、データ格納用レジスタ群７に格納されている内容
がマイクロ命令により内部バス１１に読出された時に、
読出された内容がエラーアドレスである場合には、割込
み信号が制御ロジック２３からマイクロ命令制御部に出
力されて、割込み処理が要求される。

さらに、ＥＡＲ信号が制御ロジック２３からエラーアド
レス格納用レジスタ９に与えられる。これにより、内部
バス１１上に読出されたエラーアドレスは、エラーアド
レス格納用レジスタ９に取り込まれてセーブされる。セ
ーブされたエラーアドレスは、割込み信号によって起動
される割込み処理用マイクロプログラムにより内部バス
１１に読出されて、スタックにプッシュされる。

次に、外部記憶の書込み（ライト）動作時にバスサイク
ルエラーが発生した場合について説明する。

まず、内部バス１１上に与えられたライトアドレスは、
マイクロ命令の実行により、アドレス格納用レジスタ群
１の中のＡＰセレクト信号で指定されたレジスタに取り
込まれて格納される。同様にして、ライトデータがデー
タ格納用レジスタ群７のＤＰセレクト信号で指定された
レジスタに与えられて格納される。これと同時に、アド
レスラッチ信号がＭＡＲ５に与えられ、ライトアドレス
がアドレス格納用レジスタ群１からＭＡＲ５に転送され
て保持されるとともに、アドレスバス２７を介して外部
記憶に与えられる。これにより、外部記憶にデータを書
込むライトサイクルが開始される。

このライトサイクルにあって、バスサイクルエラーが発
生して、バスサイクル終了信号とともにバスサイクルエ
ラー信号が制御ロジック２３に与えられると、ＥＡＲ信
号が制御ロジック２３からＥＡＲ９に与えられる。これ
により、ＭＡＲ５に保持されていたライトアドレスすな
わちエラーアドレスがＥＡＲ９にコピーされる。さら
に、これと同時に、割込み信号がマイクロ命令制御部に
出力される。割込み信号が出力された後は、リードサイ
クルの場合と同様にして、ＥＡＲ９に格納されたエラー
アドレスが内部バス１１を介してスタックにプッシュさ
れる。

このように、外部記憶の読出し動作時に、バスサイクル
エラーが発生した場合は、このバスサイクルエラーに対
するエラーアドレスをデータ格納用レジスタ群７に一旦
格納した後、エラーアドレス格納用レジスタ９に転送し
て格納するようにしている。一方、外部記憶の書込み動
作時には、エラーアドレスをエラーアドレス格納用レジ
スタ９に直接格納するようにしている。

これにより、先読みを行うことにより複数のエラーアド
レスが発生しても、エラーアドレスを格納するための専
用のレジスタを１つだけ設ければよい。したがって、従
来に比べて、エラーアドレス格納用レジスタを小型化す
ることができる。さらに、割込み処理用のマイクロプロ
グラムは、１つのエラーアドレス格納用レジスタに対し
て、エラーアドレスをスタックにプッシュすればよい。
このため、割込み処理用のマイクロプログラムを、従来
の複数のエラーアドレス格納用レジスタに対応させるの
に比べて簡略化することができるようになる。

［発明の効果］ 以上説明したように、この発明によれば、外部記憶の読
出し動作時に発生したエラーに対応したエラーアドレス
を、外部記憶の読出し動作において通常備えられ、複数
のデータを格納保持する記憶手段に一旦格納保持した
後、このエラーアドレスをそれぞれエラーアドレスを格
納する専用の記憶手段に転送して割込み処理を行うよう
にしたので、著しく構成の大型化を招くことなく、複数
のエラーアドレスを退避保持することができるようにな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報処理装置の構成
を示す図、第２図は従来の情報処理装置の一構成を示す
図である。 １……アドレス格納用レジスタ群 ５……メモリアドレスレジスタ ７……データ格納用レジスタ群 ９……エラーアドレス格納用レジスタ ２３……制御ロジック

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部記憶に格納されたメモリオペランドの
   先読みを行う情報処理装置であって、 外部記憶をアクセスするアドレスを格納保持する第１の
   記憶手段と、 前記第１の記憶手段から出力される外部記憶の読出しア
   ドレスと前記外部記憶から読み出されるデータを選択す
   る選択手段と、 前記選択手段によって選択された内容と外部記憶に書込
   むデータを複数格納保持する第２の記憶手段と、 前記第２の記憶手段から読み出されるアドレスあるいは
   前記第１の記憶手段から読み出されるアドレスを格納保
   持し、格納されたアドレスが割込み処理の実行時に読み
   出される第３の記憶手段と、 前記外部記憶の読出し動作時にエラーが発生した場合
   は、前記選択手段が前記第１の記憶手段から出力される
   アドレスを選択するように制御し、外部記憶の書込み動
   作時にエラーが発生した場合には、前記第３の記憶手段
   が前記第１の記憶手段から出力されるアドレスを格納保
   持するように制御し、前記第２の記憶手段からアドレス
   が読出されると、前記第３の記憶手段がこのアドレスを
   格納保持するように制御する制御手段と、 を有することを特徴とする情報処理装置。