JPH04298B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は一般的にはデータ処理システムに関
し、さらに詳しくいえば、データ処理システムに
おけるデイスプレイ装置へのデータの制御に関す
る。

Ｂ 開示の概要 以下に説明する技術は複数のデイスプレイ装置
を有するデータ処理システムにおいて、デイスプ
レイ装置に具備されたビデオバツフアへのデータ
の転送に関して、そのデータ転送を行うか、抑止
するか、または他の記憶領域へそのデータを転送
するかのいずれかを行うことによつて、データ処
理システムを複数のデイスプレイモードで動作で
きるようにしたものである。

Ｃ 従来技術 時間のかかるデータ処理タスクを遂行する場
合、主プロセツサを援助する目的でコプロセツサ
を使用するようなシステムはこれまでにもたくさ
ん開示されている。そのようなシステムにおいて
は、一般的には、単色デイスプレイユニツトおよ
び全点アドレス指定可能なカラーデイスプレイユ
ニツトのようないろいろなタイプのデイスプレイ
ユニツトが接続される。各々のデイスプレイユニ
ツトは、普通、システムがオンラインになつたと
きオペレータによつて複数のプロセツサのうちの
１つに選択的に割り当てられる。こうしたシステ
ムではさらに、そこで走行するアプリケーシヨン
は一般には多重プロセツサー多重デイスプレイシ
ステム用に書かれたプログラムに基づいているの
で、走行するプログラムの開発にあたつてはデイ
スプレイに必要な制御および調整の全てが考慮さ
れている。

1985年２月28日付の米国特許出願第706804号に
は、コプロセツサがデータ処理システムのＩ／Ｏ
チヤネルに接続できるようなシステムが開示され
ている。コプロセツサの実行するプログラムはシ
ステムの主メモリに記憶されているので、Ｉ／Ｏ
バスのアービタを用いてコプロセツサが主メモリ
への命令取出し要求でＩ／Ｏチヤネルを専有する
ことのないように制御する。このバスアービタに
よれば優先順位の高い要求がない限りはコプロセ
ツサはＩ／Ｏチヤネルをアクセスすることがで
き、優先順位の高い要求があればコプロセツサは
Ｉ／Ｏバスを解放する。

1985年２月28日付の米国特許出願第706802号に
は、システムのＩ／Ｏバスに接続された共有資源
を主プロセツサまたはコプロセツサに選択的に割
り当てることのできるような構成が開示されてい
る。選択的に割り当てられる共有資源はデイスプ
レイユニツトおよびその他のＩ／Ｏ装置を含む。

インテル社の80286のような既存のマイクロプ
ロセツサをコプロセツサとしてそのようなシステ
ムに使用する場合、独立型のシステムとして動作
するIBM PCのため書かれたプログラムを走行で
きるようにすることが望まれるであろう。こうし
た環境においては、コプロセツサで走行するプロ
グラムはそれらが全く異なるシステムの構成のた
めに書かれたものであるという意味で、非制御プ
ログラムと呼ばれる。出所および内部プロトコル
の不明なこうしたプログラムは、Ｉ／Ｏチヤネル
上に存在するかもしれない共有資源および主プロ
セツサのことを意識しない。これらの従来のプロ
グラムが、通常IBM PCに接続される３つの異な
るタイプのデイスプレイユニツトのうちの１つに
デイスプレイされるコプロセツサの処理データを
要求することがあるので、今後要求される新しい
環境はデータをデイスプレイするための幾つかの
異なる状況に対拠できるものでなければならな
い。各々のタイプのデイスプレイはIBM PCシス
テムのアーキテクチヤでは異なる範囲のアドレス
に割り当てられてきた。したがつて新しい環境
は、システムのデイスプレイのタイプおよびコプ
ロセツサで走行するプログラムによつて要求され
るタイプのデイスプレイを含む可能な幾つかの異
なる状況に適応するものでなければならない。
各々のタイプのデイスプレイは、所定のアドレス
範囲にメモリマツプされたビデオバツフアおよび
所定のアドレス範囲にＩ／Ｏマツプされた制御レ
ジスタを有するハードウエアアダプタで駆動され
るCRTデイスプレイ部から成る。

Ｄ 発明が解決しようとする問題点 これまでに説明した、主プロセツサ、コプロセ
ツサ、および複数のデイスプレイユニツトを有す
るデータ処理システムは下記のような要件が望ま
れる。

たとえば、新しい環境は１つのデイスプレイを
主プロセツサに割り当て、異なるデイスプレイを
コプロセツサに割り当てるように適応しなければ
ならない。新しい環境は、さらに、コプロセツサ
が主プロセツサ所有のデイスプレイにデータを書
き込むことを禁じなければならない。

デイスプレイするための通常の機能をシステム
に提供することの他、システムにおいて第２のプ
ロセツサを利用してデイスプレイの全体的な能力
を高めるための付加的な機能を提供することが望
ましい。たとえばほとんどのアプリケーシヨンで
は、オペレータの観点からいうと、単にキーボー
ドのキーを操作することによつて、主プロセツサ
またはコプロセツサの処理データを１つのデイス
プレイユニツトに選択的にデイスプレイできるよ
うにすることが望ましい。そうした構成によれ
ば、オペレータは関連性のない２つのアプリケー
シヨンを並行して走行しそれぞれの遂行状況をチ
エツクすることができる。

アプリケーシヨンによつては、コプロセツサで
処理されたデータを主プロセツサの表示データに
ウインドウ表示できることが有利な場合もある。
これによれば、オペレータは各々のプログラムの
オペレーシヨンを中断することなく、両方のアプ
リケーシヨンを同時に見ることができる。

１つのタイプのデイスプレイユニツトをサポー
トするために書かれたプログラムを走行しそれを
実質的に画素密度の異なる別のタイプのデイスプ
レイで作動できるようにすることも望しい。

しかしながら、このような新しい環境に望まし
いこれらの要件を満たすため有効な手段はない。

したがつて本発明の目的は、複数のデイスプレ
イユニツトを有するデータ処理システムにおいて
表示データを有効に制御することである。

Ｅ 問題点を解決するための手段 この目的を達成するため、主プロセツサと、コ
プロセツサと、メモリと、複数のデイスプレイ装
置とを含み複数のデイスプレイ装置がそれぞれビ
デオバツフアを有するようなデータ処理システム
において、本発明の表示データ転送制御方法は、
コプロセツサによつて要求されたビデオバツフア
へのデータの転送に関して、(イ)ビデオバツフアに
データを転送するか、(ロ)データの転送を抑止する
か、又は(ハ)メモリにデータを転送するかのいずれ
かを行うようにしたことを特徴とする。

Ｆ 実施例 はじめに本発明の作用を本発明の実施例の概要
と共に説明しておく。

主プロセツサ、メモリサブシステム、および
Ｉ／Ｏサブシステムを有するデータ処理システム
において、Ｉ／ＯサブシステムがＩ／Ｏチヤネル
コントローラおよびＩ／Ｏバスを有し、このＩ／
Ｏバスにはコプロセツサと複数のデイスプレイユ
ニツトが接続される。これらのデイスプレイユニ
ツトはそれぞれ予約されたＩ／Ｏアドレス空間を
有し、それぞれ実ビデオバツフアおよび制御レジ
スタを含んでいる。この制御レジスタは、その実
ビデオバツフアへ入力されるデータをデイスプレ
イするための制御信号（この信号はプロセツサか
ら供給される）を記憶するものである。コプロセ
ツサは、主メモリから実ビデオバツフアへのデー
タ転送を行う転送命令を実行する際、そのデータ
を普通に転送するか、そのデータ転送を抑止する
か、または主メモリにおける対応する仮想ビデオ
バツフアにそのデータを転送する。このどれを行
うかはコプロセツサに関連するデイスプレイ制御
手段を用いて制御する。デイスプレイ制御手段は
主プロセツサによつて設定可能なモード制御レジ
スタとアドレストラツプ論理回路とを含む。この
アドレストラツプ論理回路は、コプロセツサの実
行している命令が、デイスプレイユニツトに予約
されたＩ／Ｏアドレス空間の範囲内のアドレスに
関与するものであるかどうかを指し示すものであ
る。以上の構成により、主プロセツサによつて供
給されるモード制御信号に基づいてデータ処理シ
ステムをいろいろなモードで作動させることがで
きる。

本実施例によれば、データ処理システムは下記
の４つのモードで作動することができる。

第１のモードでは、主プロセツサおよびコプロ
セツサに各々のデイスプレイユニツトが前もつて
割り当てられており、コプロセツサによつて走行
するプログラムが主プロセツサに割り当てられた
デイスプレイユニツトのデータを不注意に破壊し
てしまうことのないようにされる。すなわちこの
モードにおいては、コプロセツサが主プロセツサ
のデイスプレイユニツトにデータを転送しようと
すれば、それが抑止される。

第２のモードでは、１つのデイスプレイユニツ
トが主プロセツサおよびコプロセツサによつてタ
イムシエアリングされる。このモードにおいて
は、一方のプロセツサがそのデイスプレイユニツ
トの制御権を持つているときに、他方のプロセツ
サはそのデイスプレイユニツトの実ビデオバツフ
アに対応して主メモリに仮想ビデオバツフアを設
定しておき、制御権が移つた時点で、仮想ビデオ
バツフアの内容と実ビデオバツフアの内容とを入
れ換える。すなわち、第２のモードにおいては、
制御権が主プロセツサにあるときは主メモリの仮
想ビデオバツフアにデータが転送される。

第３のモードでは、仮想ビデオバツフアにある
コプロセツサのデータを主プロセツサのデイスプ
レイユニツトに“ウインドウ表示（window）”
することができる。すなわち、第３のモードにお
いては主メモリの仮想ビデオバツフアにデータが
転送される。

第４のモードでは、画素の解像度および制御プ
ロトコルがもとのコードでサポートされるそれら
のパラメータと全く異なるものであつても、コプ
ロセツサの処理データをコプロセツサのデイスプ
レイユニツトにデイスプレイすることができる。
すなわち、第４のモードにおいては、主メモリの
仮想ビデオバツフアにデータが転送され、主プロ
セツサがこれに必要な変換を施した後、コプロセ
ツサの実ビデオバツフアに転送される。

本実施例はシステムのＩ／Ｏチヤネルとコプロ
セツサとの間に配置された先に説明した論理回路
を有する。この論理回路はコプロセツサからデイ
スプレイユニツトへの選択されたＩ／Ｏマツプ制
御信号をトラツプするよう機能する。この論理回
路の第１のグループはコプロセツサによつて所有
されないデイスプレイユニツトへの書込み信号を
抑止するよう機能する。これにより、制御信号お
よびデータをそのデイスプレイユニツトのビデオ
バツフアの制御機構へ送ることは禁じられる。し
たがつて、主プロセツサが処理しデイスプレイし
たデータは破壊されることがない。

本実施例により１つのデイスプレイユニツトを
主プロセツサとコプロセツサとでタイムシエアリ
ングできるような場合（第２のモード）、デイス
プレイユニツトの各々に対して主メモリ内で仮想
ビデオバツフアが設定される。データがデイスプ
レイされていないときに、仮想ビデオバツフアの
変更が行われる。デイスプレイユニツト制御権が
代わると、実ビデオバツフアの内容と仮想ビデオ
バツフアの内容とが交換される。さらに、トラツ
プ論理の第２のセツトは、コプロセツサがデイス
プレイユニツトの制御権を持つている場合でもそ
のデイスプレイユニツトの制御機構の書込み専用
レジスタの変更をトラツプし記録しなければなら
ない。これは、主プロセツサから制御権が戻つて
きたときにコプロセツサを適切にセツトアツプで
きるようにしておくためである。主プロセツサ
は、後の使用に備えてこの制御信号をコピーした
後、システムのプロトコルに必要なコプロセツサ
への応答を供給しなければならない。

本実施例によりコプロセツサの処理データを主
プロセツサのデイスプレイユニツトにデイスプレ
イできる場合、すなわち、“ウインドウ表示”で
きる場合は、論理回路はそのデイスプレイユニツ
トへの全てのＩ／Ｏマツプ制御の変更をトラツプ
しなければならない。これらの変更に必要なアク
シヨンが主プロセツサによつてエミユレートでき
るよう、これらの変変更が記録される。

本実施例は、さらに、ビデオバツフアアドレス
範囲からメモリマツプされた仮想ビデオバツフア
の同じ領域への読取りおよび書込みの選択的なリ
ロケーシヨンを行うための適切な制御手段を有す
る。この選択的なリロケーシヨンはオペレータお
よびコプロセツサで走行するコードに対してトラ
ンスペアレントである。デイスプレイユニツトの
制御権が代わると、メモリマツプされた仮想バツ
フアの内容は実バツフアの内容と交換される。デ
イスプレイユニツトが主プロセツサおよびコプロ
セツサによつてタイムシエアリングされ且つ制御
権がコプロセツサに与えられている場合はコプロ
セツサは実ビデオバツフアに直接書き込むことが
できるので、コプロセツサのリロケーシヨン機能
は滅勢される。

コプロセツサのデータのウインドウ表示される
か、またはコプロセツサ用のデイスプレイユニツ
トが画素の点から言つてコプロセツサの処理する
コードと互換性がないときは、実ビデオバツフア
の読取りおよび書込みは全て主メモリの仮想ビデ
オバツフアにリロケートしなければならない。

主プロセツサは論理回路に関連した制御レジス
タをセツトすることにより所望のオペレーシヨン
に従つて論理回路を制御する。この制御は、(a)デ
イスプレイをコプロセツサに割り当てるか、(b)主
プロセツサの所有するデイスプレイへの転送を抑
止するか、(c)リロケーシヨン機構を活動化して主
メモリに仮想バツフアを設定するか、のいずれか
である。

主メモリの仮想ビデオバツフアにデータを転送
するときは、実ビデオバツフアのアドレスから仮
想ビデオバツフアのアドレスへの変換を行うリロ
ケーシヨン機構が活動化される。したがつてリロ
ケーシヨン機構は第３のモードおよび第４のモー
ド、ならびに第２のモード（ただしデイスプレイ
ユニツトの制御権が主プロセツサにあるときだけ
である；何故なら、制御権がコプロセツサにあれ
ば、データを実ビデオバツフアに直接送ればよい
からである）において活動化される。

リロケーシヨン機構が活動化されたときは、仮
想ビデオバツフアへの書込みのたびに主プロセツ
サの制御下で割込みが発生される場合がある。こ
れにより、主プロセツサは様々なアルゴリズム
で、デイスプレイユニツトをいつ更新すべきかを
決定することができる。この割込みがあれば、コ
プロセツサのオペレーシヨンは停止する。

コプロセツサがデータを仮想ビデオバツフアに
送つている場合、変更が生じたときに主プロセツ
サがそれをいちいち処理するのはあまり効率がよ
いとはいえない。たとえば、“ウインドウ表示”
で、変更がウインドウ内でないデータに対するも
のである場合がある。また画素の解像度変換では
何かが変更されたという事実が更新のプロセスに
対して何ら役立つものでなく、どの画素が変更さ
れたかを見つけるのは実用的でないし、変更が検
知されたときにバツフア全体をリフレツシユする
のも実用的でない。そのために、本実施例では、
変更に関するビデオバツフアアドレスのリストを
保持するように機能する循環的な待ち行列をデイ
スプレイユニツトごとに主メモリに設ける。この
待ち行列のサイズはプログラムの制御の下で主プ
ロセツサによつてセツトされる。主プロセツサは
待ち行列が現にどの位置に提供されているのか、
および現にどのサイズであるのかを判断すること
もできる。待ち行列は主プロセツサによつて提供
されるので、仮想ビデオバツフアに対する変更が
あるとそれらは待ち行列から外される。待ち行列
が一杯になつたときは、待ち行列のサイズを大き
くするか又は第２の待ち行列を用意することによ
つて待ち行列に付加的な空間が提供されるまでコ
プロセツサは停止する。

以下、図面を参照しながら本実施例を詳述す
る。

第１図は本発明を利用することのできるデータ
処理システムを示す図である。図示のようにデー
タ処理システムはCPU（すなわち主プロセツサ）
１０、メモリコントローラ１１、ROS１２、リ
フレツシユ／チヤージ部REF／CHG１３、およ
びＩ／Ｏチヤネルコントローラ（以下、IOCCと
いう）１４Ａを含む。これらの構成要素は印刷回
路カード１５に取り付けたものとして図示した。
このカード１５のことを以後、プロセツサカード
１５という。プロセツサカード１５はマザーボー
ドの１対のソケツトに挿入されるよう構成され
る。マザーボードは、割込みコントローラ２２、
ダイレクトメモリアクセスコントローラ（DMA
コントローラ）２３、通信コントローラ２１、キ
ーボードコントローラ２０、他のカード、リフレ
ツシユ制御部３４のような機能モジユールのため
のソケツトを含む。マザーボードは、システム全
体にわたつて信号を伝える複数のバスが設けられ
ているだけでなく、IOCC １４Ｂが取り付けて
ある。１４Ａおよび１４Ｂで１つのIOCCが構成
できる。

第１図に示した主なバスはＩ／Ｏバス２４とメ
モリバス１８である。メモリバス１８はプロセツ
サカード１５のメモリコントローラ１１とメモリ
カード１７のRAM１６とを接続する。

データ処理システムはさらに３つの付加的なカ
ード２６，２７、および２８を有する。これらの
カードはマザーボードに差し込んでＩ／Ｏバス２
４に接続することができる。

カード２６はシステムにおける第２の処理ユニ
ツトを含む。これを以後コプロセツサカード２６
と呼ぶ。コプロセツサカード２６は機能的には、
IBM PC／XTのマイクロプロセツサと等価であ
るとみなすことができる。カード２７および２８
はデイスプレイアダプタカードであり、これらは
デイスプレイユニツト２９および３０のそれぞれ
のための通常のビデオバツフアとして機能するこ
ともできる。ここでは“デイスプレイ”または
“デイスプレイユニツト”という場合、CRTのよ
うな表示部と、ビデオバツフアを具備した関連す
る制御部の両方を包含したものを指す。デイスプ
レイアダプタカードに設けた付加的な制御部はデ
イスプレイコントローラを含む。デイスプレイコ
ントローラは、特定のモード（すなわちグラフイ
ツクモードまたはキヤラクタモード）、画素数、
リフレツシユレート等の様々なデイスプレイパラ
メータを制御するため、多くの制御レジスタを有
する。これらはデイスプレイユニツトの標準的な
パラメータである。説明の簡単のため、デイスプ
レイユニツト２９はIBM PCフアミリに接続でき
る通常の緑色螢光体単色デイスプレイでであると
する。同様にデイスプレイユニツト３０は、
IBM PCフアミリに接続できる全点アドレス指定
可能なカラーモニタであるとする。

第２図はコプロセツサ３１の他にコプロセツサ
カード２６上にパツケージ化することのできる
様々な機能モジユールを示す図である。コプロセ
ツサにはクロツクモジユールを駆動する水晶発振
器３２が具備されており、これによりコプロセツ
サのため全てのタイミングを制御する。コプロセ
ツサは一般的には、Ｉ／Ｏバス２４の制御権を有
する場合を除き、Ｉ／Ｏバス２４に対して非同期
的に走行する。Ｉ／Ｏバス２４の制御権を有する
ときは、コプロセツサはバスのクロツクに同期し
たデータ信号および制御信号を供給する。

バスアービタ制御部３３もコプロセツサカード
上にパツケージ化されており、これは1985年２月
28日付の米国特許出願第706804号に示すように、
Ｉ／Ｏバスに接続されたコプロセツサおよび他の
Ｉ／Ｏ装置のＩ／Ｏバスの使用を調停するものと
して機能する。コプロセツサカード２６は、さら
に、通常のアドレスデコーダ３３Ａ、バスドライ
バ／レシーバ部３４、および割込みコントローラ
３５を有する。数値プロセツサ３６をコプロセツ
サカード２６に収容することもできる。

好適な実施例では、Ｉ／Ｏトラツプ論理３７、
割込みトラツプ／強制論理３８、ビデオ待ち行列
論理／ビデオリロケーシヨン部３９、およびトラ
ツプパラメータ記憶部４０がコプロセツサカード
２６にパツケージ化される。

２つのプロセツサおよび２つのデイスプレイユ
ニツトを有する多重プロセツサシステムでは、各
プロセツサで走行するアプリケーシヨンが互いに
他のデイスプレイデータを干渉しないように一定
の制御および調整が必要である。２つのデイスプ
レイユニツトはいずれもＩ／Ｏバス２４を介して
アクセス可能であるから、もし走行するプログラ
ムが同じデイスプレイアドレスを許せば（使え
ば）、ビデオバツフア内のデータはいずれのプロ
セツサによつてもアクセスできる。すなわち、デ
イスプレイユニツトには、メモリからビデオバツ
フアへのデータバイトの転送にどのプロセツサが
関係しているかはわからない。したがつて、従来
のほとんどの構成では、各プロセツサによつて走
行するプログラムが単に調整され、所与のデイス
プレイユニツトが他のプロセツサを除外して特定
のプロセツサだけに割り当てられる。そうした構
成は多くのアプリケーシヨンにおいて満足の行く
ものであるが、それはデータのデイスプレイする
ためにシステムで利用できる潜在的能力を見落し
ている。主プロセツサで制御され、システムに接
続されたデイスプレイユニツトの１つに関係する
コプロセツサによつて実行される命令に関してデ
イスプレイユニツトのビデオバツフアに向けられ
る読取り／書込み制御信号をトラツプするように
機能する比較的簡単な論理構成を加えることによ
つて、様々なデイスプレイモードが可能となる。
そのうちの幾つかはこれまでには得られなかつた
機能を提供する。

本発明に基づき、システムが動作する最も簡明
な第１のモードは、所与のたとえばデイスプレイ
ユニツト２９が主プロセツサ１０に与えられてお
りコプロセツサ３１によつて走行するプログラム
の出所とプロトコルが不明である場合に使用され
る。このような環境においては、コプロセツサ３
１は主プロセツサ１０の所有するデイスプレイユ
ニツト２９のビデオバツフアにデータを転送する
こと、したがつてデイスプレイされた情報を破壊
することがある。したがつて、これが生じないよ
うこのモードでは実際のデータ転送は抑止され
る。プロトコルがその装置からの応答を必要とす
るならそれは主プロセツサ１０によつてコプロセ
ツサ３１にエミユレートされる。

データをデイスプレイするためにシステムで利
用できる第２のモードは、コプロセツサ３１およ
び主プロセツサ１０が１つのデイスプレイをタイ
ムシエアリングすることに関するものである。こ
のモードでは主メモリであるRAM１６において
仮想ビデオバツフアがセツトアツプされて（これ
は実ビデオバツフアに対応するものである）、リ
ロケーシヨン論理がビデオバツフア書込み命令の
ためのアドレスを実ビデオバツフアアドレスから
仮想ビデオバツフアアドレスに効果的に変更す
る。コプロセツサ３１がこのタイムシエアリング
モードでデイスプレイユニツトを所有すると、デ
イスプレイアダプタカード２７または２８上のデ
イスプレイ制御部に関連する書込み専用制御レジ
スタへ制御権が移行したことも主プロセツサ１０
によつて必ず記録される。したがつて、コプロセ
ツサ３１に制御権に戻つてくると、デイスプレイ
を適切に初期設定し、その時に存在した制御権が
主プロセツサ１０に移つたという状態に置くこと
ができる。制御権の切換えは、データ処理システ
ムのキーボードのキーを操作することによつて行
うことができる。

システムは仮想ビデオバツフアを設定する能力
があるので、デイスプレイの機能をさらに２つ加
えることができる。一方の機能により、仮想ビデ
オバツフアに転送されたコプロセツサのデータを
実ビデオバツフアからのデータと共にデイスプレ
イ画面上に“ウインドウ表示（window）”する
ことができる。ウインドウ表示機能は主プロセツ
サ１０によつて制御されるものであり、これは他
のウインドウ表示機能と同様なものである。した
がつてこの説明は省略する。もう一方の高められ
た機能は、走行するプログラムでサポートされな
いデイスプレイの特性（たとえば画素の解像度）
を有するデイスプレイユニツトにコプロセツサ３
１のデータを表示することに関係するものであ
る。主プロセツサ１０は仮想ビデオバツフアに記
憶されているコプロセツサのデータを読み取つ
て、そのデータを適切な形式に変えた後、それを
コプロセツサ３１に関連するデイスプレイの実ビ
デオバツフアに転送する。

初めに仮想ビデオバツフアに書き込んで次にそ
こから読み取る後の２つのモードでは、仮想ビデ
オバツフアにおける変更された特定のアドレスを
記録するために循環的な待ち行列がRAM１６の
中で設定される。この循環的な待ち行列は主プロ
セツサ１０によつて通常の方法で管理される。こ
の待ち行列の長さまたはサイズは主プロセツサ１
０の制御の下でセツトすることができ、実ビデオ
バツフアが仮想ビデオバツフアで更新されるのに
応じて待ち行列境界ポインタは次のアドレスに移
動する。

第３図は第２図のところで説明した機能モジユ
ール３７，３８および３９すなわち、デイスプレ
イユニツトの実ビデオバツフアに向けられる読取
り／書込み制御信号を選択的にトラツプするため
の回路の詳細を示す図である。

第３図は一般的にはコプロセツサ３１の出力の
間に配置された回路構成を表わす。コプロセツサ
３１の出力は、アドレスラインＡ０−２３、処理
データラインPD０−１５、およびラインＭ／
で表わした。これらのラインは全て、複数の多段
レジスタ（図中、REGと記す）に接続され、多
段レジスタは後の処理のためにこれらのラインの
個々の信号をラツチする。第３図に示した回路
は、デイスプレイシステムの可能な以上の４つの
モードと共にこれまでに説明してきた様々な機能
に関する１つの実施例である。

IBM PCのアーキテクチヤではデイスプレイユ
ニツトに関連するビデオバツフアのために128K
バイトのアドレス空間が予約されている。このア
ドレス空間は、さらに、１つの64Kバツフアと２
つの32Kバツフアとに分けられる。64Kバツフア
は16進アドレス“A0000”で指定されるアドレス
空間が割り当てられ、上級のデイスプレイユニツ
トのために予約されている。第１の32Kバツフア
は単色デイスプレイユニツトのためのもので、ア
ドレス空間“B0000”ないし“B7FFF”が割り
当てられている。第２の32Kバツフアはカラーデ
イスプレイユニツトのためのもので、アドレス空
間“B8000”ないし“B8FFF”が割り当てられ
ている。

コプロセツサ３１はビデオバツフアを更新する
ための命令を実行するときは、アドレスラインＡ
０−２３で指定されたアドレスへデータを転送す
る。メモリ書込み命令の実行中にこのアドレスラ
インの特定の位置のところを調べることによつ
て、第３図に示す回路はその命令がビデオバツフ
アの一方への転送に関与するものであるかどうか
を判断することができる。命令がそのような転送
に関与するものであるときは、主プロセツサ１０
によつて割り当てられたはじめのモードに従つ
て、回路が応答する。Ｉ／Ｏバス２４のデータラ
インを介する主プロセツサ１０から第３図のビデ
オ制御レジスタ４４への１バイトの転送によりモ
ードの割当てを行う。

８段から成るビデオ制御レジスタ４４は、実
際、４つの２ビツトフイールドを有する。そのう
ちの最初の３つVC１−６はＩ／Ｏバス２４に接
続できる３つの異なるデイスプレイのタイプを制
御するためにそれぞれ割り当てられている。これ
ら３つの各々の２ビツトフイールドは関連するデ
イスプレイのための先に定めた４つの異なるモー
ドのうちの１つを以下のように表わすことができ
る。

00 デイスプレイユニツトがコプロセツサに割り
当てられる 01 コプロセツサによるそのデイスプレイユニツ
トへのいかなるデータ転送も抑止する 10 そのデータを仮想ビデオバツフアへ再配置す
る 11 そのデータを再配置して、転送に関するビデ
オバツフアアドレスを循環的待ち行列において
リストする ４番目の２ビツトフイールドQS0、１は循環的
な待ち行列のサイズを1K、2K、または4Kに設定
するのに用いる。

２ビツトの制御フイールド00でデイスプレイユ
ニツトがコプロセツサに割り当てられるか又は２
ビツトの制御フイールド01で転送の抑止が設定さ
れた場合、仮想ビデオバツフアは全く必要ない。
というのは、前者の場合、データ転送は実ビデオ
バツフアに向けられるし、後者の場合、データ転
送は抑止されるからである。

ビデオ制御レジスタ４４が主プロセツサ１０か
らの１バイトの制御データでセツトアツプされた
後、現に実行中の命令に関係するアドレスのビツ
ト１５および１６（ライン４６）と、PLA
（Programmable Logir Array）５３からのビデ
オ選択ライン６０の状態とにより、ビデオ制御論
理５０のオペレーシヨンが開始される。ビデオ制
御論理５０は、先に説明した最初の２つのモード
では、何らのアクシヨンを採らずメモリ読取／書
込制御ライン６１も抑止されるので、転送は生じ
ない。

第３図の回路では、タイムシエアリングモード
には選択的に関係し後の２つのモードには絶えず
関係する再配置機構も実現されている。この再配
置機構により、コプロセツサ３１から供給される
24ビツトアドレスの上位ビツト１７−２３が主メ
モリにおける仮想ビデオバツフアをアドレス指定
する上位ビツトと交換される。この24ビツトアド
レスは、通常は、実ビデオバツフアをアドレス指
定するものである。第３図では、アドレスビツト
SA１−７，８−１５、および１６はレジスタ７
０および７１を介してコプロセツサ３１のアドレ
スラインから供給される。再配置アドレス、すな
わち、上位７ビツトLA１７−２３はビデオ制御
レジスタ４４にモード制御ビツトがロードされた
ときに主プロセツサ１０よりロードされたレジス
タ４３から供給される。したがつて、通常は実ビ
デオバツフアに書き込まれていたであろうデータ
が、ラインLA１７−２３を介してレジスタ４３
から供給されるアドレスで仮想ビデオバツフアに
書き込まれる。このアドレスはRAM１６内の仮
想ビデオバツフアのための上位アドレスを形成す
るものである。

第３図の回路で実現される残りの２つの機能は
循環的待ち行列の制御およびその待ち行列のアド
レスのリステイングに関する。後者は主プロセツ
サ１０によつて実ビデオバツフアにまだ転送され
ていない仮想ビデオバツフアにおける変更を表わ
すものである。待ち行列オペレーシヨンが必要な
のは、コプロセツサ３１からのデータが“ウイン
ドウ表示”されるか又はコプロセツサ３１によつ
て走行するコードがコプロセツサで利用できない
デイスプレイタイプのものであるようなモードの
場合にだけであるということに留意されたい。

第３図において待ち行列の機能に関する回路は
カウンタ８０、マルチプレクサ（MUX）８１、
12ビツトの比較器８２、および待ち行列境界レジ
スタ（８３，８４および３状態バツフア８５）を
含む。待ち行列は各デイスプレイユニツトの仮想
ビデオバツフアと同じ128Kのメモリ領域内に存
する。待ち行列のサイズは主プロセツサ１０から
ビデオ制御レジスタ４４に供給される制御ビツト
QS0、１で設定される。カウンタ８０は主プロセ
ツサ１０によつて０にリセツトすることができ
る。主プロセツサ１０は３状態バツフア８５を介
してカウンタ８０の現在の状態を読み取つて、新
しく確立された待ち行列の終わりのアドレスを待
ち行列境界レジスタ８３および８４にロードする
こともできる。

待ち行列のサイズが1K（1024個のアドレス）に
設定された場合、カウンタ８０は10ビツトを使つ
て現待ち行列アドレスを定める。仮想ビデオバツ
フアへの再配置可能な書込みを生ずるコプロセツ
サの処理する命令があるたびに、カウンタ８０の
カウント値が進む。カウンタ８０は、コプロセツ
サ３１によつて書き込まれるべき待ち行列の次の
エントリのアドレスへのポインタとみなすことが
できる。先行の待ち行列アドレスのところに記憶
された情報は、再配置書込みオペレーシヨンの結
果として更新された仮想ビデオバツフアにおける
１バイトのバツフアアドレスである。主プロセツ
サ１０が仮想ビデオバツフアを読み取らず実ビデ
オバツフアを十分に速く更新しないときは、待ち
行列は一杯になる。これは比較器８２が一致ライ
ンを活動化することによつて示される。すなわ
ち、カウンタ８０の内容と待ち行列境界レジスタ
の内容とが等しいときに待ち行列が一杯であるこ
とが示される。これが生した場合は、コプロセツ
サ３１が仮想ビデオバツフアへの書込みを試行す
ると、待ち行列空間が用意されるまでは、それに
よつてコプロセツサは停止する。待ち行列を与え
るか又は待ち行列のアドレスを主メモリの中の他
のアドレスに変更することにより、待ち行列空間
を用意することができる。

主プロセツサ１０は読み取るべき待ち行列のロ
ケーシヨンのアドレスを有するカウンタを保持す
る。このカウンタは待ち行列カウンタ８０が０に
セツトされると同時に０にセツトされる。主プロ
セツサ１０のカウンタの内容と待ち行列カウンタ
８０の内容との差は、その待ち行列において提供
しなければならない項目数を表わしている。

待ち行列アドレスはレジスタ９０および９１に
送られる。待ち行列アドレスはカウンタ８０の内
容か又は待ち行列境界レジスタ８３および８４の
内容を表わし、さらに、既に確立された待ち行列
のサイズも表わす。

待ち行列アドレス、すなわち、変更された仮想
ビデオバツフアアドレスのところに書き込まれる
データはレジスタ９８および送受部９９を介して
アドレスライン４１からラインSD０−１５に送
られる。好適な実施例では、仮想ビデオバツフア
の読取りオペレーシヨンの制御は、仮想ビデオバ
ツフアへの再配置書込みが遂行されるときコプロ
セツサ３１の発生する割込み要求信号によつて主
プロセツサ１０を選択的に中断できるという概念
に基づいている。主プロセツサ１０によつてこの
割込みを行うと、待ち行列カウンタ８０および３
状態バツフア８５で指定される待ち行列アドレス
に記憶されたバツフアアドレス情報が読み取ら
れ、仮想ビデオバツフアからの１バイトのデータ
で実ビデオバツフアが更新される。最初の割込み
が遂行された後に別の割込みの受付けを処理中で
あるときは、その割込みはＩ／Ｏバス２４の制御
権を戻す前に遂行される。

コプロセツサカード２６上のビデオ制御論理５
０の主プロセツサ１０によつて制御可能な２ビツ
トの割込み制御レジスタ（図示せず）を含む。一
方のビツトで制御バツフアデイスプレイの書込み
時の割込を制御し、もう一方のビツトで待ち行列
が一杯であることを感知する際の割込みを制御す
る。デイスプレイへの変更は一括して行われるこ
とが多いので、主プロセツサ１０のオペレーシヨ
ンのモードが割込み駆動モードまたはポーリング
モードに適応するよう主プロセツサ１０をプログ
ラムする。主プロセツサ１０は一般的には割込み
駆動モードにあつて、仮想ビデオバツフアへの再
配置可能な書込みが生じたことを示すコプロセツ
サの割込みを待つている。割込みが感知される
と、主プロセツサ１０は、仮想ビデオバツフアへ
の再配置可能な書込でそれ以上割込みをかけられ
ることがないよう、コプロセツサの割込み制御レ
ジスタの割込み制御ビツトを再書込する。そうし
て主プロセツサ１０は待ち行列の状態に周期的に
ポーリングをかけて、仮想ビデオバツフアにおい
てなされた未決定の変更を遂行する。仮想ビデオ
バツフアへの変更が全く生じなかつたということ
が多数のポーリングで示されるまでは、主プロセ
ツサ１０は自身のオペレーシヨンのモードをポー
リングモードに維持する。上記の変更が生じなか
つたことは、カウンタの状態が固定されたままで
あることによつて示される。主プロセツサ１０が
そのような状態を感知すると、コプロセツサの割
込み制御レジスタの割込み制御ビツトを再書き込
みすることによつて自身のコードを割込み駆動モ
ードに戻す。

コプロセツサの待ち行列の動きが非常に速いと
きは、コプロセツサによつて“待ち行列満杯”割
込みが発生するであろう。コプロセツサは待ち行
列にリストされた個々の変更を処理する代わりに
仮想ビデオバツフアからのデータで実ビデオバツ
フア全体を単に更新することができる。このよう
なオペレーシヨンは、普通、コプロセツサがデイ
スプレイユニツトの画面のクリアを要求したとき
に発生する。

Ｇ 発明の効果 以上説明したように本発明によれば、主プロセ
ツサ、コプロセツサ、および複数のデイスプレイ
ユニツトを有するデータ処理システムをいろいろ
なモードで作動させることができる。しかもこれ
は、コプロセツサによつて走行されるプログラム
コードおよびオペレータに対してはトランスペア
レントである。さらに、本発明を実施するのに必
要な付加的な回路はほんのわずかでよく、またこ
れによつてシステムの性能が落ちるということも
ない。

【図面の簡単な説明】

第１図は本発明を利用することのできるデータ
処理システムを示す図、第２図はコプロセツサカ
ード２６の構成を示す図、第３図はデイスプレイ
ユニツトの実ビデオバツフアに向けられる読取
り／書込み制御信号を選択的にトラツプするため
の回路を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 主プロセツサと、 前記主プロセツサに接続された共通メモリと、 前記主プロセツサおよび前記共通メモリとの間
   でデータを転送できるように接続された入出力サ
   ブシステムとを含み、 前記入出力サブシステムは、 入出力バスと、 コプロセツサと、 それぞれ異なつたアドレス範囲を割当てられて
   いるビデオバツフアを有する第１デイスプレイお
   よび第２デイスプレイとを含み、 前記共通メモリに記憶されている第１プログラ
   ムを前記コプロセツサでランさせるとともに、前
   記第１デイスプレイを使用する第２プログラムを
   前記主プロセツサでランさせることができるデー
   タ処理システムにおいて、 前記第１プログラムが前記コプロセツサでラン
   されるときに前記第１プログラムからのデータを
   前記第２デイスプレイで表示するようにするモー
   ドを設定し、 前記コプロセツサで実行される命令を監視し、 前記命令の宛先アドレスが前記第２デイスプレ
   イに割当てられたアドレス範囲内にあつた場合に
   は、表示すべきデータを前記第２デイスプレイに
   転送し、 前記宛先アドレスが前記第１デイスプレイに割
   当てられたアドレス範囲内にあつた場合には、前
   記データの転送を抑止する、 ことを特徴とする表示データ転送制御方法。