JPS61198331A - 表示デ−タ転送制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般的にはデータ処理システムに関し、さらに
詳しくいえば、データ処理システムにおけるディスプレ
イ装置へのデータの制御に関する。

Ｂ、開示の概要 以下に説明する技術は複数のディスプレイ装置を有する
データ処理システムにおいて、ディスプレイ装置に具備
されたビデオバッファへのデータの転送に関して、その
データ転送を行うか、抑止するか、または他の記憶領域
へそのデータを転送するかのいずれかを行うことによっ
て、データ処理システムを複数のディスプレイモードで
動作できるようにしたものである。

Ｃ１従来技術 時間のかかるデータ処理タスクを遂行する場合、主プロ
セッサを援助する目的でコプロセッサを使用するような
システムはこれまでにもたくさん開示されている。その
ようなシステムにおいては、一般的には、単色ディスプ
レイユニットおよび全点アドレス指定可能なカラーディ
スプレイユニットのようないろいろなタイプのディスプ
レイユニットが接続される。各々のディスプレイユニッ
トは、普通、システムがオンラインになったときオペレ
ータによって複数のプロセッサのうちの１つに選択的に
割り当てられる。こうしたシステムではさらに、そこで
走行するアプリケーションは一般には多重プロセッサー
多重ディスプレイシステム用に書かれたプログラムに基
づいているので、走行するプログラムの開発にあたって
はディスプレイに必要な制御および調整の全てが考慮さ
れている。

１９８５年２月２８日付の米国特許出願第７０６８０４
号には、コプロセッサがデータ処理システムのＩ１０チ
ャネルに接続できるようなシステムが開示されている。

コプロセッサの実行するプ１０グラムはシステムの主メ
モリに記憶されているので、Ｉ１０バスのアービタを用
いてコプロセッサが主メモリへの命令取出し要求でＩ１
０チャネルを専有することのないように制御する。この
バスアービタによれば優先順位の高い要求がない限りは
コプロセッサはＩ１０チャネルをアクセスすることがで
き、優先順位の高い要求があればコプロセッサはＩ１０
バスを解放する。

１９８５年２月２８日付の米国特許出願第７０６８０２
号には、システムのＩ１０バスに接続された共有資源を
主プロセッサまたはコプロセッサに選択的に割り当てる
ことのできるような構成が開示されている。選択的に割
り当てられる共有資源はディスプレイユニットおよびそ
の他の工１０装置を含む。

インテル社の８０２８６のような既存のマイクロプロセ
ッサをコプロセッサとしてそのようなシ・ステムに使用
する場合、独立型のシステムとして動作するＩＢＭ　　
ＰＣのため書かれたプログラムを走行できるようにする
ことが望まれるであろう。

こうした環境においては、コプロセッサで走行するプロ
グラムはそれらが全く異なるシステムの構成のために書
かれたものであるという意味で、非制御プログラムと呼
ばれる。出所および内部プロトコルの不明なこうしたプ
ログラムは、■１０チャネル上に存在するかもしれない
共有資源および主プロセッサのことを意識しない。これ
らの従来のプログラムが、通常ＩＢＭ　　ＰＣに接続さ
れる３つの異なるタイプのディスプレイユニットのうち
の１つにディスプレイされるコプロセッサの処理データ
を要求することがあるので、今後要求される新しい環境
はデータをディスプレイするための幾つかの異なる状況
に対拠できるものでなければならない。各々のタイプの
ディスプレイはＩＢＭＰＣシステムのアーキテクチャで
は異なる範囲のアドレぢに割り当てられてきた。したが
って新しい環境は、システムのディスプレイのタイプお
よびコプロセッサで走行するプログラムによって要求さ
れるタイプのディスプレイを含む可能な幾つかの異なる
状況に適応するものでなげればならない。各々のタイプ
のディスプレイは、所定のアドレス範囲にメモリマツプ
されたビデオバッファおよび所定のアドレス範囲にＩ１
０マツプされた制御レジスタを有するノー−ドウエアア
ダプタで駆動されるＣＲＴディスプレイ部から成る。

Ｄ６発明が解決しようとする問題点 これまでに説明した、主プロセッサ、コプロセッサ、お
よび複数のディスプレイユニットを有するデータ処理シ
ステムは下記のような要件が望まれる。

たとえば、新しい環境は１つのディスプレイを主プロセ
ッサに割り当て、異なるディスプレイをコプロセッサに
割り当てるように適応しなければならない。新しい環境
は、さらに、コプロセッサが主プロセッサ所有のディス
プレイはデータを書き込むことを禁じなげればならない
。

ディスプレイするための通常の機能をシステムに提供す
ることの他、システムにおいて第２のプロセッサを利用
してディスプレイの全体的な能力を高めるための付加的
な機能を提供することが望ましい。たとえばほとんどの
アプリケーションでは、オペレータの観点からいうと、
単にキーボードのキーを操作することによって、主プロ
セッサまたはコプロセッサの処理データを１つのデイス
プレイユニットに選択的にディスプレイできるようにす
ることが望ましい。そうした構成によれば、オペレータ
は関連性のない２つのアプリケーションを並行して走行
しそれぞれの遂行状況をチェックすることができる。

アプリケーションによっては、コプロセッサで処理され
たデータを主プロセッサの表示データにウィンドウ表示
できることが有利な場合もある。

これによれば、オペレータは各々のプログラムのオペレ
ーションを中断することな（、両方のアプリケーション
を同時に見ることができる。

１つのタイプのディスプレイユニットをサポートするた
めに書かれたプログラムを走行しそれを実質的に画素密
度の異なる別のタイプのディスプレイで作動できるよう
にすることも望しい。

しかしながら、このような新しい環境に望ましいこれら
の要件を満たすため有効な手段はない。

したがって本発明の目的は、複数のディスプレイユニッ
トを有するデータ処理システムにおいて表示データを有
効に制御することである。

Ｅ１問題点を解決するだめの手段 この目的を達成するため、主プロセッサと、コプロセッ
サと、メモリと、複数のディスプレイ装置とを含み複数
のディスプレイ装置がそれぞれビデオバッファを有する
ようなデータ処理システムにおいて、本発明の表示デー
タ転送制御方法は、コプロセッサによって要求されたビ
デオバッファへのデータの転送に関して、（イ）ビデオ
バッファにデータを転送するか、（ロ）データの転送を
抑止するか、又は（ハ）メモリにデータを転送するかの
いずれかを行うようにしたことを特徴とする。

Ｆ、実施例 はじめに本発明の作用を本発明の実施例の概要と共に説
明してお（。

主プロセッサ、メモリサブシステム、およびＩ１０サブ
システムを有するデータ処理システムにおいて、Ｉ１０
サブシステムがＩ１０チャネルコントローラおよびＩ１
０バスを有し、このＩ１０バスにはコプロセッサと複数
のディスプレイユニットが接続される。これらのディス
プレイユニットはそれぞれ予約されたＩ１０アドレス空
間を有し、それぞれ実ビデオバッファおよび制御レジス
タを含んでいる。この制御レジスタは、その実ビデオバ
ッファへ入力されるデータをディスプレイするための制
御信号（この信号はプロセッサから供給される）を記憶
するものである。コプロセッサは、主メモリから実ビデ
オバッファへのデータ転送を行う転送命令を実行する際
、そのデータを普通に転送するか、そのデータ転送を抑
止するか、または主メモリにおける対応する仮想ビデオ
バッファにそのデータを転送する。このどれを行うかは
コプロセッサに関連するディスプレイ制御手段を用いて
制御する。ディスプレイ制御手段は主プロセッサによっ
て設定可能なモード制御レジスタとアドレストラップ論
理回路とを含む。このアドレストラップ論理回路は、コ
プロセッサの実行している命令が、ディスプレイユニッ
トに予約されたＩ１０アドレス空間の範囲内のアドレス
に関与するものであるかどうかを指し示すものである。

以上の構成により、主プロセッサによって供給されるモ
ード制御信号に基づいてデータ処理システムをいろいろ
なモードで作動させることができる。

本実施例によれば、データ処理システムは下記の４つの
モードで作動することができる。

第１のモードでは、主プロセッサおよび副プロセッサに
各々のディスプレイユニットが前もって割り当てられて
おり、コプロセッサによって走行するプログラムが主プ
ロセッサに割り当てられたディスプレイユニットのデー
タを不注意に破壊してしまうことのないようにされる。

すなわちこのモードにおいては、コプロセッサが主プロ
セッサのディスプレイユニットにデータを転送しようと
すれば、それが抑止される。

第２のモードでは、１つのディスプレイユニットが主プ
ロセッサおよびコプロセッサによってタイムシェアリン
グされる。このモードにおいては、一方のプロセッサが
そのディスプレイユニットの制御権を持っているときに
、他方のプロセッサは七のディスプレイユニットの実ビ
デオバッファに対応して主メモリに仮想ビデオバッファ
を設定しておき、制御権が移った時点で、仮想ビデオバ
ッファの内容と実ビデオバッファの内容とを入れ換える
。すなわち、第２のモードにおいては、制御権が主プロ
セッサにあるときは主メモリの仮想ビデオバッファにデ
ータが転送される。

第６のモードでは、仮想ビデオバッファにあるコプロセ
ッサのデータを主プロセッサのディスプレイユニットに
茸ウィンドウ表示（ｗｉ　ｎｄｏｗ　）　’することが
できる。すなわち、第３のモードにおいては主メモリの
仮想ビデオバッファにデータが転送される。

第４のモードでは、画素の解像度および制御プロトコル
かもとのコードでサポートされるそれらのパラメータと
全く異なるものであっても、コプロセッサの処理データ
をコプロセッサのディスプレイユニットにディスプレイ
することができる。

すなわち、第４のモードにおいては、主メモリの仮想ビ
デオバッファにデータが転送され、主プロセッサがこれ
に必要な変換を施した後、コプロセッサの実ビデオバッ
ファに転送される。

本実施例はシステムのＩ１０チャネルとコプロセッサと
の間に配置された先に説明した論理回路を有する。この
論理回路はコプロセッサからディスプレイユニットへの
選択されたＩ１０マツプ制御信号をトラップするよう機
能する。この論理回路の第１のグループはコプロセッサ
によって所有されないディスプレイユニットへの書込み
信号を抑止するよう機能する。これにより、制御信号お
よびデータをそのディスプレイユニットのビデオバッフ
ァ１０制御機構へ送ることは禁じられる。したがって、
主プロセッサが処理しディスプレイしたデータは破壊さ
れることがない。

本実施例により１つのディスプレイユニットを主プロセ
ッサとコプロセッサとでタイムシェアリングできるよう
な場合（第２のモード）、ディスプレイユニットの各々
に対して主メモリ内で仮想ビデオバッファが設定される
。データがディスプレイされていないときに、仮想ビデ
オバッファの変更が行われる。ディスプレイユニットの
制御権が代わると、実ビデオバッファの内容と仮想ビデ
オバッファの内容とが交換される。さらに、トラップ論
理の第２のセットは、コプロセッサがディスプレイユニ
ットの制御権を持っている場合でもそのディスプレイユ
ニットの制御機構の書込み専用レジスタの変更をトラッ
プし記録しなげればならない。これは、主プロセッサか
ら制御権が戻ってきたときにコプロセッサを適切にセッ
トアツプできるようにしておくためである。主プロセッ
サは、後の使用に備えてこの制御信号をコピーした後、
システムのプロトコルに必要なコプロセッサへの応答を
供給しなければならない。

本実施例によりコプロセッサの処理データを主プロセッ
サのディスプレイユニットにディスプレイできる場合、
すなわち審ウィンドウ表示−できる場合は、論理回路は
そのディスプレイユニットへの全ての■１０マツプ制御
の変更をドラッグしなげればならない。これらの変更に
必要なアクションが主プロセッサによってエミュレート
できるよう、これらの変更が記録される。

本実施例は、さらに、ビデオバッファアドレス範囲から
メモリマツプされた仮想ビデオバッファの同じ領域への
読取りおよび書込みの選択的なりロケーションを行５た
めの適切な制御手段を有する。この選択的なりロケーシ
ョンはオペレータおよびコプロセッサで走行するコード
に対してトランスペアレントである。ディスプレイユニ
ットの制御権が代わると、メモリマツプされた仮想バッ
ファの内容は実バッファの内容と交換される。ディスプ
レイユニットが主プロセッサおよびコプロセッサによっ
てタイムシェアリングされ且つ制御権がコプロセッサに
与えられている場合はコプロセッサは実ビデオバッファ
に直接書き込むことができるので、コプロセッサのりロ
ケーション機能は減勢される。

コプロセッサのデータがウィンドウ表示されるか、また
はコプロセッサ用のディスプレイユニットが画素の点か
ら言ってコプロセッサの処理するコードと互換性がない
ときは、実ビデオバソファの読取りおよび書込みは全て
主メモリの仮想ビデオバッファにリロケートしなげれば
ならない。

主プロセッサは論理回路に関連した制御レジスタをセッ
トすることにより所望のオペレーションに従って論理回
路を制御する。この制御は、（ａ）ディスプレイをコプ
ロセッサに割り当てるか、（ｂ）主プロセッサの所有す
るディスプレイへの転送を抑止するか、（Ｃ）リロケー
ション機構を活動化して主メモリに仮想バッファを設定
するか、のいずれかである。

主メモリの仮想ビデオバッファにデータを転送するとき
は、実ビデオバッファのアドレスから仮想ビデオバッフ
ァのアドレスへの変換を行うリロケーション機構が活動
化される。したがってリロケーション機構は第３のモー
ドおよび第４のモード、ならびに第２のモード（ただし
ディスプレイユニットの制御権が主プロセッサにあると
きだけである；何故なら、制御権がコプロセッサにあれ
ば、データを実ビデオバッファに直接送ればよいからで
ある）において活動化される。

リロケーション機構が活動化されたときは、仮想ビデオ
バッファへの書込みのたびに主プロセッサの制御下で割
込みが発生される場合がある。これにより、主プロセッ
サは様々なアルゴリズムで、ディスプレイユニツｌいつ
更新すべきかを決定することができる。この割込みがあ
れば、コプロセッサのオペレーションは停止する。

コプロセッサのデータを仮想ビデオバッファに送ってい
る場合、変更が生じたときに主プロセッサがそれをいち
いち処理するのはあまり効率がよいとはいえない。たと
えば、１ウィンドウ表示”で、変更がウィンドウ内でな
いデータに対するものである場合がある。また画素の解
像度変換では何かが変更されたという事実が更新のプロ
セスに対して何ら役立つものでな（、どの画素が変更さ
れたかを見つげるのは実用的でないし、変更が検知され
たときにバッファ全体をリフレッシュするのも実用的で
ない。そのために、本実施例では、変更に関するビデオ
バッファアドレスのリストを保持するように機能する循
環的な待ち行列をディスグレイユニットごとに主メモリ
に設ける。この待ち行列のサイズはプログラムの制御の
下で主プロセッサによってセットされる。主プロセッサ
は待ち行列が現にどの位置に提供されているのか、およ
び現にどのサイズであるのかを判断することもできる。

待ち行列は主プロセッサによって提供されるので、仮想
ビデオバッファに対する変更があるとそれらは待ち行列
から外される。待ち行列が一杯になったときは、待ち行
列のサイズを大きくするか又は第２の待ち行列を用意す
ることによって待ち行列に付加的な空間が提供されるま
でコプロセッサは停止する。

以下、図面を参照しながら本実施例を詳述する。

第１図は本発明を利用することのできるデータ処理シス
テムを示す図である。図示のようにデータ処理システム
はＣＰＵ（すなわち主プロセッサ）１０、メモリコント
ローラ１１、ＲＯ８１２、リフレッシュ／チャージ部Ｒ
ＥＦ／ＣＨＧ　１３、およびＩ１０チャネルコントロー
ラ（以下、ｒｏｃｃという）１４Ａを含む。これらの構
成要素は印刷回路カード１５に取り付けたものとして図
示した。

このカード１５のことを以後、プロセッサカード１５と
いう。プロセッサカード１５はマザーボードの１対のソ
ケットに挿入されるよう構成される。

マザーボードは、割込みコントローラ２２、ダイレクト
メモリアクセスコントロー、Ｆ（ＤＭＡコントローラ）
２３、通信コントローラ２１、キーボードコントローラ
２０、他のカード、リフレッシュ制御部３４のよ５な機
能モジュールのためのソケットヲ含む。マザーボードは
、システム全体にわたって信号を伝える複数のバスが設
けられているだけでなく、ｌ０ＣＣ１４Ｂが取り付けで
ある。

１４Ａおよび１４Ｂで１つのｒｏｃｃが構成できる。

第１図に示した主なバスはＩ１０バス２４とメモリバス
１８である。メモリバス１８はプロセッサカード１５の
メモリコントローラ１１とメモリカード１７のＲＡＭ１
６とを接続する。

データ処理システムはさらに３つの付加的なカード２６
．２７、および２８を有する。これらのカードはマザー
ボードに差し込んでＩ１０バス２４に接続することがで
きる。

カード２６はシステムにおける第２の処理ユニットを含
む。これを以後コプロセッサカード２６と呼ぶ。コプロ
セッサカード２６は機能的には。

ＩＢＭ　　ｐｃ、’ｘ’ｒのマイクロプロセッサと等価
であるとみなすことができる。カード２７および２８は
ディスプレイアダプタカードであり、これらはディスプ
レイユニット２９および５０のそれぞれのための通常の
ビデオバッファとして機能することもできる。ここでは
−ディスフプレイ雷または１ディスプレイユニット−と
いう場合、ＣＲＴのような表、承部と、ビデオバッファ
を具備した関連する制御部の両方を包含したものを指す
。ディスプレイアダプタカードに設けた付加的な制御部
はディスプレイコントローラを含む。ディスプレイコン
トローラは、特定のモード（すなわちグラフィックモー
ドまたはキャラクタモード）、画素数、リフレッシュレ
ート等の様々なディスプレイパラメータを制御するため
、多（の制御レジスタを有する。これらはディスプレイ
ユニットの標準的なパラメータである。説明の簡単のた
め、ディスプレイユニット２９はＩＢＮ　　ＰＣファミ
リに接続できる通常の緑色螢光体単色ディスプレイでで
あるとする。同様にディスプレイユニット３０は。

ＩＢＭ　　ＰＣファミリに接続できる全点アドレス指定
可能なカラーモニタであるとする。

第２図はコプロセッサ６１の他にコプロセッサカード２
６上にパッケージ化することのできる様々な機能モジュ
ールを示す図である。コプロセッサにはクロックモジュ
ールを駆動する水晶発振器３２が具備されており、これ
によりコプロセッサのため全てのタイミングを制御する
。コプロセッサは一般的には、Ｉ１０バス２４の制御権
を有する場合を除き、Ｉ１０バス２４に対して非同期的
に走行する。そのようなときは、コプロセッサはバスの
クロックに同期したデータ信号および制御信号を供給す
る。

バスアービタ制御部３３もコプロセッサカード上にパッ
ケージ化されており、これは１９８５年２月２８日付の
米国特許出願第７０６８０４号に示すように、工１０バ
スに接続されたコプロセッサおよび他のＩ１０装置のＩ
１０バスの使用を調停するものとして機能する。コプロ
セッサカード２６は、さらに、通常のアドレスデコーダ
３３Ａ１バスドライバ／レシーバ部３４、および割込み
コントローラ６５を有する。数値プロセッサ３６をコプ
ロセッサカード２６に収容することもできる。

好適な実施例では、Ｉ１０トラップ論理３７、割込みト
ラップ／強制論理３Ｂ、ビデオ待ち行列論理／ビデオリ
ロケーション部３９、およびトラップパラメータ記憶部
４０がコプロセッサカード２６にパッケージ化される。

２つのプロセッサおよび２つのディスプレイユニットヲ
有する多重プロセッサシステムでは、各プロセッサで走
行するアプリケーションが互いに他のディスプレイデー
タを干渉しないように一定の制御および調整が必要であ
る。２つのディスプレイユニットはいずれもＩ１０バス
２４を介してアクセス可能であるから、もし走行するグ
ログラムが同じディスプレイアドレスを許せば（使えば
）、ビデオバッファ内のデータはいずれのプロセッサに
よってもアクセスできる。すなわち、ディスプレイユニ
ットには、メモリからビデオバッファへのデータバイト
の転送にどのプロセッサが関係しているかはわからない
。したがって、従来のほとんどの構成では、各プロセッ
サによって走行するプログラムが単に調整され、所与の
ディスプレイユニットが他のプロセッサを除外して特定
のプロセッサだけに割り当てられる。そうした構成は多
くのアプリケーションにおいて満足の行くものであるが
、それはデータをディスプレイするためにシステムで利
用できる潜在的能力を見落している。

主プロセッサで制御され、システムに接続されたティス
プレィユニットの１つに関係するコプロセッサによって
実行される命令に関してディスプレイユニットのビデオ
バッファに向けられる読取り／書込み制御信号をドラッ
グするように機能する比較的簡単な論理構成を加えるこ
とによって、様々なディスプレイモードが可能となる。

その５ちの幾つかはこれまでには得られなかった機能を
提供する。

本発明に基づき、システムが動作する最も簡明な第１の
モードは、所与のたとえばディスプレイユニット２９が
主プロセッサ１０に与えられておりコプロセッサ３１に
よって走行するプログラムの出所とプロトコルが不明で
ある場合に使用される。このような環境においては、コ
プロセッサ６１は主プロセッサ１００所有するディスプ
レイユニット２９のビデオバッファにデータを転送する
こと、したがってディスプレイされた情報を破壊するこ
とがある。したがって、これが生じないようこのモード
では実際のデータ転送は抑止される。

プロトコルがその装置からの応答を必要とするならそれ
は主プロセッサ１０によってコプロセッサ３１にエミュ
レートされる。

データをディスプレイするためにシステムで利用できる
第２のそ一ドは、コプロセッサ３１および主プロセッサ
１０が１つのディスプレイをタイムシェアリングするこ
とに関するものである。このモードでは主メモリである
ＲＡＭ１６において仮想ビデオバッファがセットアツプ
されて（これは実ビデオバッファに対応するものである
）、リロケーション論理がビデオバッファ書込み命令の
ためのアドレスを実ビデオバッファアドレスから仮想ビ
デオバッファアドレスに効果的に変更する。

コプロセッサ′５１がこのタイムシェアリングモードで
ディスプレイユニットを所有すると、ディスプレイアダ
プタカード２７または２８上のディスプレイ制御部に関
連する書込み専用制御レジスタへ制御権が移行したこと
も主プロセッサ１０によって必ず記録される。したがっ
て、コプロセッサ６１に制御権が戻ってくると、ディス
プレイを適切に初期設定し、その時に存在した制御権が
主プロセッサ１０に移ったという状態に置（ことができ
る。制御権の切換えは、データ処理システムのキーボー
ドのキーを操作することによって行うことができる。

システムは仮想ビデオバッファを設定する能力があるの
で、ディスプレイの機能をさらに２つ加えることができ
る。一方の機能により、仮想ビデオバッファに転送され
たコプロセッサのデータを実ビデオバッファからのデー
タと共にディスプレイ画面上に１ウィンドウ表示（ｗｉ
ｎｄｏｗ）″することができる。ウィンドウ表示機能は
主プロセッサ１０によって制御されるものであり、これ
は他のウィンドウ表示機能と同様なものである。したが
ってこの説明は省略する。もう一方の高められた機能は
、走行するプログラムでサポー・トされないディスプレ
イの特性（たとえば画素の解像度）を有するディスプレ
イユニットにコプロセッサ３１のデータを表示すること
に関係するものである。

主プロセッサ１０は仮想ビデオバッファに記憶されてい
るコプロセッサのデータを読み取って、そのデータを適
切な形式に変えた後、それをコプロセッサ６１に関連す
るディスプレイの実ビデオバッファに転送する。

初めに仮想ビデオバッファに書き込んで次にそこから読
み取る後の２つのモードでは、仮想ビデオバッファにお
ける変更された特定のアドレスな記録するために循環的
な待ち行列がＲＡＭ１６の中で設定される。この循環的
な待ち行列は主プロセッサ１０によって通常の方法で管
理される。この待ち行列の長さまたはサイズは主プロセ
ッサ１０の制御の下でセットすることができ、実ビデオ
バッファが仮想ビデオバッファで更新されるのに応じて
待ち行列境界ポインタは次のアドレスに移動する。

第６図は第２図のところで説明した機能モジュール３７
．３８および３９すなわち、ディスプレイユニットの実
ビデオバッファに向けられる読取り／書込み制御信号を
選択的にトラップするだめの回路の詳細を示す図である
。

第３図は一般的にはコプロセッサ３１の出力の間に配置
された回路構成を表わす。コプロセッサ６１の出力は、
アドレスラインＡＯ−２３、処理データラインＰＤＯ−
１５、およびラインＭ／″Ｖ６で衣わした。これらのラ
インは全て、複数の多段レジスタ（図中、ＲＥＧと記す
）に接続され、多段レジスタは後の処理のためにこれら
のラインの個々の信号をラッチする。第３図に示した回
路は、ディスプレイシステムの可能な以上の４つのモー
ドと共にこれまでに説明してきた様々な機能に関する１
つの実施例である。

ＩＢＭ　　ＰＣのアーキテクチャではディスプレイユニ
ットに関連するビデオバッファのために１２８にバイト
のアドレス空間が予約されている。

このアドレス空間は、さらに、１つの６４にバッファと
２つの３２にバッファとに分けられる。６４にバッファ
は１６進アドレス”ＡＯＯＯＯ＝で指定されるアドレス
空間が割り当てられ、上級のディスプレイユニットのた
めに予約されている。第１の３２にバッファは単色ディ
スプレイユニットのためのもので、アドレス空間’ＢＯ
ＯＯＯ−ないし”Ｂ７ＦＦＦ”が割り当てられている。

第２の６２にバッファはカラーディスプレイユニットの
ためのもので、アドレス空間”Ｂ１２Ｏ３”ないし’８
８ＦＦＦ’が割り当てられている。

コプロセッサ３１はビデオバッファを更新するための命
令を実行するときは、アドレスラインＡＯ−２５で指定
されたアドレスへデータを転送する。メモリ書込み命令
の実行中にこのアドレスラインの特定の位置のところを
調べろことによって、第３図に示す回路はその命令がビ
デオバッファの一方への転送に関与するものであるかど
うかを判断することができる。命令がそのような転送に
関与するものであるときは、主プロセッサ１０によって
割り当てられたはじめのモードに従って、回路が応答す
る。Ｉ１０バス２４のデータラインを介する主プロセッ
サ１０かも第３図のビデオ制御レジスタ４４への１バイ
トの転送によりモードの割当てｔ行う。

８段から成るビデオ制御レジスタ４４は、実際、４つの
２ピツトフイールドを有する。そのうちの最初の６つＶ
Ｃ１−６はＩ１０バス２４に接続できる６つの異なるデ
ィスプレイのタイプを制御するためにそれぞれ割り当て
られている。これら６つの各々の２ビツトフイールドは
関連するディスプレイのための先に定めた４つの異なる
モードの５ちの１つを以下のように表わすことができる
。

００　ディスプレイユニットがコプロセッサに割り当呵
られる ０１　コプロセッサによるそのディスプレイユニットへ
のいかなるデータ転送も抑止する １０　そのデータを仮想ビデオバッファへ再配置する １１　そのデータを再配置して、転送に関するビデオバ
ッファアドレスを循環的待ち行列においてリストする ４番目の２ビツトフイールドＱＳＯ１１は循環的な待ち
行列のサイズをＩＫ、２に、または４Ｋに設定するのに
用いる。

２ビツトの制御フィールド００でディスプレイユニット
がコプロセッサに割り当てられるか又は２ビツトの制御
フィールド０１で転送の抑止が設定された場合、仮想ビ
デオバッファは全（必要ない。とい５のは、前者の場合
、データ転送は実ビデオバッファに向けられるし、後者
の場合、データ転送は抑止されるからである。

ビデオ制御レジスタ４４が主プロセッサ１０かもの１バ
イトの制御データでセットアツプされた後、現に実行中
の命令に関係するアドレスのビット１５および１６（ラ
イン４６）と、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌ
ｏｇｉｒ　Ａｒｒａｙ）　５３からのビデオ選択ライン
６０の状態とにより、ビデオ制御論理５０のオペレーシ
ョンが開始される。ビデオ制御論理５０は、先に説明し
た最初の２つのモードでは、何らのアクションを採らず
メモリ読取／書込制御ライン６１も抑止されるので、転
送は生じない。

第３図の回路では、タイムシェアリングモードには選択
的に関係し後の２つのモードには絶えず関係する再配置
機構も実現されている。この再配置機構により、コプロ
セッサ３１から供給される２４ビツトアドレスの上位ピ
ット１７−２３が主メモリにおける仮想ビデオバッファ
をアドレス指定する上位ピットと交換される。この２４
ビツトアドレスは、通常は、実ビデオバッファをアドレ
ス指定するものである。第３図では、アドレスビットＳ
　Ａ　１−７．８−１５、および１６はレジスタ７０お
よび７１を介してコプロセッサ６１のアドレスラインか
ら供給される。再配置アドレス、すなわち、上位７ビツ
）ＬＡ１７−２３はビデオ制御レジスタ４４にモード制
御ビットがロードされたときに主プロセッサ１０よりロ
ードされたレジスタ４６かも供給される。したがって、
通常は実ビデオバッファに書き込まれていたであろうデ
ータが、ラインＬＡ１７−２３を介してレジスタ４３か
も供給されるアドレスで仮想ビデオバッファに書き込ま
れる。このアドレスはＲＡＭ１６内の仮想ビデオバッフ
ァのための上位アドレスを形成するものである。

第６図の回路で実現される残りの２つの機能は循環的待
ち行列の制御およびその待ち行列のアドレスのりスティ
ングに関する。後者は主プロセッサ１０によって実ビデ
オバッファにまだ転送されていない仮想ビデオバッファ
における変更を表わすものである。待ち行列オペレーシ
ョンが必要なのは、コプロセッサ３１からのデータが１
ウィンドウ表示１されるか又はコプロセッサ３１によっ
て走行するコードがコプロセッサで利用できないディス
プレイタイプのものであるようなモードの場合にだけで
あるということに留意されたい。

第６図において待ち行列の機能に関する回路はカウンタ
８０、マルチプレクサ（ＭＵＸ）８１．１２ビツトの比
較器８２、および待ち行列境界レジスタ（８３，８４お
よび３状態バツフア８５）を含む。待ち行列は各ディス
プレイユニットの仮想ビデオバッファと同じ１２８にの
メモリ領域内に存する。待ち行列のサイズは主プロセッ
サ１０かもビデオ制御レジスタ４４に供給される制御ビ
ットＱＳＯ１１で設定される。カウンタ８０は主プロセ
ッサ１０によって０にリセットすることができる。主プ
ロセッサ１０は３状態バツフア８５を介してカウンタ８
０の現在の状態を読み取って、新しく確立された待ち行
列の終わりのアドレスを待ち行列境界レジスタ８３およ
び８４にロードすることもできる。

待ち行列のサイズがＩＫ（１０２４個のアドレス）に設
定された場合、カウンタ８０は１０ピツトを使って現待
ち行列アドレスを定める。仮想ビデオバッファへの再配
置可能な書込みを生ずるコプロセッサの処理する命令が
あるたびに、カウンタ８０のカウント値が進む。カウン
タ８０は、コプロセッサ３１によって書き込まれるべき
待ち行列の次のエントリのアドレスへのポインタとみな
すことができる。先行の待ち行列アドレスのところに記
憶された情報は、再配置書込みオペレーションの結果と
して更新された仮想ビデオバッファにおける１バイトの
バッファアドレスである。主プロセッサ１０が仮想ビデ
オバッファを読み取らず実ビデオバッファを十分に速く
更新しないときは、待ち行列は一杯になる。これは比較
器８２が一致ラインを活動化することによって示される
。

すなわち、カウンタ８０の内容と待ち行列境界しｆ２ス
タの内容とが等しいときに待ち行列が一杯であることが
示される。これが生じた場合は、コプロセッサ３１が仮
想ビデオバッファへの書込みを試行すると、待ち行列空
間が用意されるまでは、それによってコプロセッサは停
止する。待ち行列を与えるか又は待ち行列のアドレスを
主メモリの中の他のアドレスに変更することにより、待
ち行列空間を用意することができる。

主プロセッサ１０は読み取るべき待ち行列のロケーショ
ンのアドレスを有するカウンタな保持する。このカウン
タは待ち行列カウンタ８０が０にセットされると同時に
０にセットされる。主プロセッサ１００カウンタの内容
と待ち行列カウンタ８０の内容との差は、その待ち行列
において提供しなければならない項目数７表わしている
。

待ち行列アドレスはレジスタ９０および９１に送られる
。待ち行列アドレスはカウンタ８０の内容か又は待ち行
列境界レジスタ８′５および８４の内容を表わし、さら
に、既に確立された待ち行列のサイズも表わす。

待ち行列アドレス、すなわち、変更された仮想ビデオバ
ッファアドレスのところに書き込まれるデータはレジス
タ９８および送受部９９を介してアドレスライン４１か
らライン５ＤＯ−１５に送られる。好適な実施例では、
仮想ビデオバッファの読取りオペレーションの制御は、
仮想ビデオバッファへの再配置書込みが遂行されるとき
コプロセッサ３１０発生する割込み要求信号によって主
プロセッサ１０を選択的に中断できるという概念に基づ
いている。主プロセッサ１０によってこの割込みを行う
と、待ち行列カウンタ８０および３状態バツフア８５で
指定される待ち行列アドレスに記憶されたバッファアド
レス情報が読み取られ、仮想ビデオバッファからの１バ
イトのデータで実ビデオバッファが更新される。最初の
割込みが遂行された後に別の割込みの受付けを処理中で
あるときは、その割込みはＩ１０バス２４の制御権を戻
す前に遂行される。

コプロセッサカード２６上のビデオ制御論理５０は主プ
ロセッサ１０によって制御可能な２ビツトの割込み制御
レジスタ（図示せず）を含む。一方のビットで制御バッ
ファディスプレイの書込み時の割込を制御し、もう一方
のビットで待ち行列が一杯であることを感知する際の割
込みを制御する。ディスプレイへの変更は一括して行わ
れることが多いので、主プロセッサ１０のオペレーショ
ンのモードが割込み駆動モードまたはポーリングモード
に適応するよう主プロセッサ１０をプログラムする。主
プロセッサ１０は一般的には割込み駆動モードにあって
、仮想ビデオバッファへの再配置可能な書込みが生じた
ことを示すコプロセッサの割込みを待っている。割込み
が感知されると、主プロセッサ１０は、仮想ビデオバッ
ファへの再配置可能な書込でそれ以上割込みをかけられ
ることがないよう、コプロセッサの割込み制御レジスタ
の割込み制御ビラトラ再書込する。そうして主プロセッ
サ１０は待ち行列の状態に周期的にポーリングをかけて
、仮想ビデオバッファにおいてなされた未決定の変更を
遂行する。仮想ビデオバッファへの変更が全く生じなか
ったということが多数のポーリングで示されるまでは、
主プロセッサ１０は自身のオペレーションのモードをポ
ーリングモードに維持する。上記の変更が生じなかった
ことは、カウンタの状態が固定されたままであることに
よって示される。主プロセッサ１０がそのような状態を
感知すると、コプロセッサの割込み制御レジスタの割込
み制御ビットを再書き込みすることによって自身のコー
ドを割込み駆動モードに戻す。

コプロセッサの待ち行列の動きが非常に速いときは、コ
プロセッサによって１待ち行列満杯−割込みが発生する
であろう。コプロセッサは待ち行列にリストされた個々
の変更を処理する代わりに仮想ビデオバッファからのデ
ータで実ビデオバッファ全体を単に更新することができ
る。このようなオペレーションは、普通、コプロセッサ
がディスプレイユニットの画面のクリアを要求したとき
に発生する。

Ｇ１発明の詳細 な説明したように本発明によれば、主プロセッサ、コプ
ロセッサ、および複数のディスプレイユニットを有する
データ処理システムをいろいろなモードで作動させるこ
とができる。しかもこれは、コプロセッサによって走行
されるプログラムコードおよびオペレータに対してはト
ランスペアレントである。さらに、本発明を実施するの
に必要な付加的な回路はほんのわずかでよく、またこれ
によってシステムの性能が落ちるということもない。

【図面の簡単な説明】

第１図は本発明を利用することのできるデータ処理シス
テムを示す図、第２図はコプロセッサカード２６の構成
を示す図、第６図はディスプレイユニットの実ビデオバ
ッファに向けられる読取り／書込み制御信号を選択的に
トラップするための回路を示す図である。 出願人　　インターナ４０ル・上メス・マシーンズ・コ
ーポレーション代理人　弁理士　　頓　　　宮　　　孝
　　　−（外１／？＝）

Claims (1)

1. 【特許請求の範囲】 主プロセッサと、コプロセッサと、メモリと、複数のデ
   ィスプレイ装置とを含み、前記複数のディスプレイ装置
   がそれぞれビデオバッファを有するようなデータ処理シ
   ステムにおいて、 前記コプロセッサによって要求された前記ビデオバッフ
   ァへのデータの転送に関して、前記ビデオバッファに前
   記データを転送するか、前記データの転送を抑止するか
   、または前記メモリに前記データを転送するかのいずれ
   かを行うようにしたことを特徴とする表示データ転送制
   御方法。