JP2851048B2 - アドレス生成装置 - Google Patents
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- JP2851048B2 JP2851048B2 JP63189571A JP18957188A JP2851048B2 JP 2851048 B2 JP2851048 B2 JP 2851048B2 JP 63189571 A JP63189571 A JP 63189571A JP 18957188 A JP18957188 A JP 18957188A JP 2851048 B2 JP2851048 B2 JP 2851048B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理システムに関する。より詳細に
は、複数の装置が共通バスによりメモリに接続され共通
バスを介して上記メモリに直接アクセスするデータ処理
システムに関する。
は、複数の装置が共通バスによりメモリに接続され共通
バスを介して上記メモリに直接アクセスするデータ処理
システムに関する。
従来の技術 従来の多くの計算機（コンピュータ）システムは、複
数の装置とメモリが共通のシステムバスに接続され上記
機器の各々が上記バスを介して直接メモリアクセスする
ことの可能なアーキテクチャを有している。典型的な場
合上記機器の一つはCPUであって、これはメモリ内に格
納（記憶）されたプログラムを実行し該プログラムに応
じてメモリ内に格納されたデータに対して算術論理演算
を行いデータをある記憶場所（メモリロケーション）か
ら別のメモリロケーションへ移動するようになってい
る。他の装置は入出力装置（I/Oプロセッサ）である。
各I/Oプロセッサはそれぞれ端末やそれに取付けたディ
スクドライブの如き一つ以上のI/O装置を備えていてCPU
からの入出力命令に応じてデータをI/O装置とメモリ間
に転送する。かかるコンピュータシステムの一例はウォ
ング ラボラリトーズ社により構成されたVS65である。
数の装置とメモリが共通のシステムバスに接続され上記
機器の各々が上記バスを介して直接メモリアクセスする
ことの可能なアーキテクチャを有している。典型的な場
合上記機器の一つはCPUであって、これはメモリ内に格
納（記憶）されたプログラムを実行し該プログラムに応
じてメモリ内に格納されたデータに対して算術論理演算
を行いデータをある記憶場所（メモリロケーション）か
ら別のメモリロケーションへ移動するようになってい
る。他の装置は入出力装置（I/Oプロセッサ）である。
各I/Oプロセッサはそれぞれ端末やそれに取付けたディ
スクドライブの如き一つ以上のI/O装置を備えていてCPU
からの入出力命令に応じてデータをI/O装置とメモリ間
に転送する。かかるコンピュータシステムの一例はウォ
ング ラボラリトーズ社により構成されたVS65である。
近年メモリの価格は著しく低下している。そのため低
価格システムでさえ大きなメモリを備えることができ
る。しかしながら、大きなメモリはアドレス指定するの
に多数のビットを要するため、結局メモリの大きさを大
きくするとアドレスの大きさが大きくなることとなっ
た。上記の如きアーキテクチャを有するコンピュータシ
ステムの場合、メモリの大きさを大きくするにはシステ
ム設計者が次の２つの魅力的とはいえない代替案のうち
の何れかを選択する必要があった。すなわち、システム
バスに接続される装置の全てを作り直すことによってそ
れらがより大きなアドレスを生成できるようにするか、
或は、より小さなアドレスを生成する装置を、そのよう
なアドレスによりアドレッシング可能なメモリ部分に限
定するかの何れかの方法である。
価格システムでさえ大きなメモリを備えることができ
る。しかしながら、大きなメモリはアドレス指定するの
に多数のビットを要するため、結局メモリの大きさを大
きくするとアドレスの大きさが大きくなることとなっ
た。上記の如きアーキテクチャを有するコンピュータシ
ステムの場合、メモリの大きさを大きくするにはシステ
ム設計者が次の２つの魅力的とはいえない代替案のうち
の何れかを選択する必要があった。すなわち、システム
バスに接続される装置の全てを作り直すことによってそ
れらがより大きなアドレスを生成できるようにするか、
或は、より小さなアドレスを生成する装置を、そのよう
なアドレスによりアドレッシング可能なメモリ部分に限
定するかの何れかの方法である。
発明が解決しようとする問題点 本願に記述した発明は上記の問題点を解決するもので
あってより小さなアドレスを生成する装置のメモリ全体
にアクセス可能にするものである。
あってより小さなアドレスを生成する装置のメモリ全体
にアクセス可能にするものである。
問題点を解決するための手段 本発明は、メモリ全体にアクセスするために必要なｎ
ビットアドレスよりも小さなｍビットアドレスを有する
装置の何れがシステムバス上にアドレスを生成している
かを判定する装置識別手段と、（ｎ−ｍ）最上位桁アド
レスビットを表わすアドレス線及び上記装置識別手段に
接続されｎビットアドレスを有する各装置に関連する接
頭部レジスタを備えた接頭部供給手段と、を備えたアド
レス生成装置を設けることによって上記従来の問題点を
解決するものである。一つの装置と関連するレジスタは
該装置と関連する（ｎ−ｍ）ビットアドレス接頭部を格
納している。接頭部供給手段は、所与の１つの装置の関
連する接頭部を（ｎ−ｍ）最上位桁アドレス線に出力す
ることによって、当該所与の装置の指定に応答し、その
結果アドレス線上のｎビットアドレスは当該所与の装置
から受取ったｍアドレスビットと接頭部供給手段から受
取った（ｎ−ｍ）ビットから形成されるようになってい
る。
ビットアドレスよりも小さなｍビットアドレスを有する
装置の何れがシステムバス上にアドレスを生成している
かを判定する装置識別手段と、（ｎ−ｍ）最上位桁アド
レスビットを表わすアドレス線及び上記装置識別手段に
接続されｎビットアドレスを有する各装置に関連する接
頭部レジスタを備えた接頭部供給手段と、を備えたアド
レス生成装置を設けることによって上記従来の問題点を
解決するものである。一つの装置と関連するレジスタは
該装置と関連する（ｎ−ｍ）ビットアドレス接頭部を格
納している。接頭部供給手段は、所与の１つの装置の関
連する接頭部を（ｎ−ｍ）最上位桁アドレス線に出力す
ることによって、当該所与の装置の指定に応答し、その
結果アドレス線上のｎビットアドレスは当該所与の装置
から受取ったｍアドレスビットと接頭部供給手段から受
取った（ｎ−ｍ）ビットから形成されるようになってい
る。
本発明の他の特徴に従えば、システムは装置の何れが
システムバスの制御を要求しているかを判定するための
バス裁定論理（回路）を備えている。装置識別手段は該
裁定論理に応答して該裁定論理がバスの制御（制御権）
を与えるべき装置を指定する。接頭部供給手段は更に、
装置識別手段及び接頭部供給手段に接続され、且つ装置
識別手段が或る装置を識別したときに接頭部の出力を禁
止するためのマスキング手段を備えている。デジタルコ
ンピュータシステムは更にマスキング手段内のマスクレ
ジスタ及び接頭部レジスタにロードしそれらのレジスタ
の内容を読取る手段を備えている。接頭部は、それに関
連する装置とメモリのある領域との間に一定の関係を確
立するが、その関係は関連する接頭部レジスタをローデ
ィングし直すことによって変更することができる。上記
ローディング手段は別個のバスによりアドレス生成装置
に接続されており、このため、メモリ動作中、接頭部レ
ジスタにロードすることができる。
システムバスの制御を要求しているかを判定するための
バス裁定論理（回路）を備えている。装置識別手段は該
裁定論理に応答して該裁定論理がバスの制御（制御権）
を与えるべき装置を指定する。接頭部供給手段は更に、
装置識別手段及び接頭部供給手段に接続され、且つ装置
識別手段が或る装置を識別したときに接頭部の出力を禁
止するためのマスキング手段を備えている。デジタルコ
ンピュータシステムは更にマスキング手段内のマスクレ
ジスタ及び接頭部レジスタにロードしそれらのレジスタ
の内容を読取る手段を備えている。接頭部は、それに関
連する装置とメモリのある領域との間に一定の関係を確
立するが、その関係は関連する接頭部レジスタをローデ
ィングし直すことによって変更することができる。上記
ローディング手段は別個のバスによりアドレス生成装置
に接続されており、このため、メモリ動作中、接頭部レ
ジスタにロードすることができる。
かくして本発明の目的は、改良されたデジタルコンピ
ュータシステムを供給することにある。
ュータシステムを供給することにある。
本発明の別の目的は、異なるアドレスサイズを有する
複数の装置を共通バスとメモリとに接続できるコンピュ
ータシステムを提供することにある。
複数の装置を共通バスとメモリとに接続できるコンピュ
ータシステムを提供することにある。
本発明の更に別の目的は、バスに接続されたある装置
により与えられたアドレスに接頭部を加えるためのアド
レス生成論理（回路）を提供することにある。
により与えられたアドレスに接頭部を加えるためのアド
レス生成論理（回路）を提供することにある。
本発明の別の目的は、ロード可能な接頭部レジスタか
ら接頭部が得られるようなアドレス生成論理を提供する
ことにある。
ら接頭部が得られるようなアドレス生成論理を提供する
ことにある。
本発明の更にまた別の目的は、ある装置についての接
頭部の出力を禁止する手段を含むアドレス生成論理を提
供することにある。
頭部の出力を禁止する手段を含むアドレス生成論理を提
供することにある。
本発明の更に別の目的は、接頭部の出力を禁止するた
めの手段がローディング可能なマスクレジスタであるア
ドレス生成論理を提供することにある。
めの手段がローディング可能なマスクレジスタであるア
ドレス生成論理を提供することにある。
本発明のこれらの及びその他の目的は、本文中に含ま
れる実施例の詳細な説明及び図面を参照した後には当業
者により理解されよう。
れる実施例の詳細な説明及び図面を参照した後には当業
者により理解されよう。
参照番号の最上位桁の数字は参照番号により示される
項目が現われる図面の番号を示す。残りの桁の数字はそ
の図面内の項目番号である。
項目が現われる図面の番号を示す。残りの桁の数字はそ
の図面内の項目番号である。
実施例 以下の説明は先ず本発明の好適な実施例が実現される
コンピュータシステムと同システム内における本発明の
作用についての概観を示した後好適な実施例における本
発明の具体化に関する詳細な説明を提示する。
コンピュータシステムと同システム内における本発明の
作用についての概観を示した後好適な実施例における本
発明の具体化に関する詳細な説明を提示する。
1.好適な実施例のコンピュータシステムの概観：第１図 本明細書中に示した本発明の実施例がウォングラボラ
トリーズ社製のVS75Eコンピュータシステム中に実現さ
れている。第１図はVS75Eコンピュータシステムのブロ
ック線図である。上記システムは一つのCPU103と、一つ
のバスプロセッサ（BP）109と、一つの主メモリ（MEM）
117、６個までの入出力プロセッサ（IOP）115を備え、
該IOP115はデータを該IOPに取付けた周辺装置とMEM117
との間で転送する。システムの全構成要素はシステムバ
ス113により接続される。該システムバス113は他の構成
要素からMEM117へアドレス、メモリ指令およびデータを
転送し、他の構成要素からMEM117へ及び117から他の構
成要素へデータを転送する。更に、それらの構成要素は
バスプロセッサI/Oバス（BPIOB）111により接続され、
該バスはSB113とは独立にBP109と他の構成要素間の交信
を可能にする。CPU103はMEM117内に格納されたプログラ
ムらの命令を実行する。その命令のうちあるものはI/O
操作を指定する。I/O操作はBP109の制御の下にIOP115に
より実行される。I/O命令に応じてCPU103、BP109、IOP1
15、MEM117が共働してI/O操作を実行する仕方はMEM117
からデータをIOP115（ａ）に取付けた周辺装置に書出す
操作に関する以下の説明から理解されよう。上記操作は
MEM117内のいくつかのデータ構造を伴っている。これら
のうちの第１のものはI/O指令ワード（指令語）（IOC
W）138であり、I/O操作と、そこからデータが読出され
たりそこへデータが書出されるMEM117内のロケーション
の開始アドレス及びサイズとを指定する。次のものはI/
O指令アドレス（IOCA）136である。MEM117はIOCA136の
配列（アレイ）を格納し、１つのIOCA136がシステムに
付属した各IOP115に対するものとなっている。IOCA136
のアレイのロケーションはBP109に知られている。所与
のIOP115を用いてI/O操作を実行する場合には操作を規
定するIOCW138のアドレスはIOP115のIOCA136内に含まれ
る。最後に入出力状況ワード（語）（IOSW）134は、BP1
09に知られているMEM117内の特定のロケーションにあ
り、且つシステム101により実行される最後のI/O操作か
ら得られる状況を含む。CPU103は操作を指定するI/O指
令語（IOCW）138をMEM117に書込むことによって書込み
操作を開始する。次にCPU103はIOCW138のアドレスをIOP
115（ａ）のためにIOCA136（ａ）に書込む。最後にCPU1
03はIOP115（ａ）の装置コードをCPU103内のレジスタに
置き、そのレジスタを指定する入出力開始命令（SIO）
を実行する。
トリーズ社製のVS75Eコンピュータシステム中に実現さ
れている。第１図はVS75Eコンピュータシステムのブロ
ック線図である。上記システムは一つのCPU103と、一つ
のバスプロセッサ（BP）109と、一つの主メモリ（MEM）
117、６個までの入出力プロセッサ（IOP）115を備え、
該IOP115はデータを該IOPに取付けた周辺装置とMEM117
との間で転送する。システムの全構成要素はシステムバ
ス113により接続される。該システムバス113は他の構成
要素からMEM117へアドレス、メモリ指令およびデータを
転送し、他の構成要素からMEM117へ及び117から他の構
成要素へデータを転送する。更に、それらの構成要素は
バスプロセッサI/Oバス（BPIOB）111により接続され、
該バスはSB113とは独立にBP109と他の構成要素間の交信
を可能にする。CPU103はMEM117内に格納されたプログラ
ムらの命令を実行する。その命令のうちあるものはI/O
操作を指定する。I/O操作はBP109の制御の下にIOP115に
より実行される。I/O命令に応じてCPU103、BP109、IOP1
15、MEM117が共働してI/O操作を実行する仕方はMEM117
からデータをIOP115（ａ）に取付けた周辺装置に書出す
操作に関する以下の説明から理解されよう。上記操作は
MEM117内のいくつかのデータ構造を伴っている。これら
のうちの第１のものはI/O指令ワード（指令語）（IOC
W）138であり、I/O操作と、そこからデータが読出され
たりそこへデータが書出されるMEM117内のロケーション
の開始アドレス及びサイズとを指定する。次のものはI/
O指令アドレス（IOCA）136である。MEM117はIOCA136の
配列（アレイ）を格納し、１つのIOCA136がシステムに
付属した各IOP115に対するものとなっている。IOCA136
のアレイのロケーションはBP109に知られている。所与
のIOP115を用いてI/O操作を実行する場合には操作を規
定するIOCW138のアドレスはIOP115のIOCA136内に含まれ
る。最後に入出力状況ワード（語）（IOSW）134は、BP1
09に知られているMEM117内の特定のロケーションにあ
り、且つシステム101により実行される最後のI/O操作か
ら得られる状況を含む。CPU103は操作を指定するI/O指
令語（IOCW）138をMEM117に書込むことによって書込み
操作を開始する。次にCPU103はIOCW138のアドレスをIOP
115（ａ）のためにIOCA136（ａ）に書込む。最後にCPU1
03はIOP115（ａ）の装置コードをCPU103内のレジスタに
置き、そのレジスタを指定する入出力開始命令（SIO）
を実行する。
SIO命令に応答してCPU103はBPIOB111内のラインを介
して割り込み及び装置コードをBP109に供給する。その
後BP109は装置コードを用いてMEM117内のIOP115（ａ）
に対するIOCA（ａ）136の位置を突き止め、IOCA（ａ）1
36内に含まれるポインタを用いて入出力操作のためにIO
CW138の位置をつきとめ、IOP115（ａ）に付属する周辺
装置の一つに書込みが行われるべきことを示すデータで
あって、書込まれるべきデータのMEM117内におけるロケ
ーションの開始アドレスと長さとを有するデータを、BP
IOB111を介してIOP115（ａ）にロードする。その後IOP1
15（ａ）は指定ロケーションのデータが全て転送される
まで、更なるBP109からの介入なしにデータをMEM117内
のロケーションから周辺装置へ転送する。MEM117から読
出すたびにIOP115（ａ）はSB113の制御をめぐってSB113
に付属する他の装置と競合する。IOP115（ａ）が制御を
受取ると、読取られるべきデータの次の部分のアドレス
と読出し指令とをSB113に供給しそれがSB113から受取る
データを周辺装置に転送する。各読出しの後にIOP115
（ａ）は丁度読出されたばかりのデータの大きさにより
それが次の読出しのために用いるアドレスを更新する。
操作完了後、IOP115（ａ）はBPIOB111を介してBP109へ
割込みを行う。BP109はIOP115（ａ）内のレジスタを読
出して動作状況を判断しその状況をIOSW134へ書込む。
その後BP109はBPIOB111を介してCPU103に割込みその割
込みに応答してCPU103はIOSW134を読出す。
して割り込み及び装置コードをBP109に供給する。その
後BP109は装置コードを用いてMEM117内のIOP115（ａ）
に対するIOCA（ａ）136の位置を突き止め、IOCA（ａ）1
36内に含まれるポインタを用いて入出力操作のためにIO
CW138の位置をつきとめ、IOP115（ａ）に付属する周辺
装置の一つに書込みが行われるべきことを示すデータで
あって、書込まれるべきデータのMEM117内におけるロケ
ーションの開始アドレスと長さとを有するデータを、BP
IOB111を介してIOP115（ａ）にロードする。その後IOP1
15（ａ）は指定ロケーションのデータが全て転送される
まで、更なるBP109からの介入なしにデータをMEM117内
のロケーションから周辺装置へ転送する。MEM117から読
出すたびにIOP115（ａ）はSB113の制御をめぐってSB113
に付属する他の装置と競合する。IOP115（ａ）が制御を
受取ると、読取られるべきデータの次の部分のアドレス
と読出し指令とをSB113に供給しそれがSB113から受取る
データを周辺装置に転送する。各読出しの後にIOP115
（ａ）は丁度読出されたばかりのデータの大きさにより
それが次の読出しのために用いるアドレスを更新する。
操作完了後、IOP115（ａ）はBPIOB111を介してBP109へ
割込みを行う。BP109はIOP115（ａ）内のレジスタを読
出して動作状況を判断しその状況をIOSW134へ書込む。
その後BP109はBPIOB111を介してCPU103に割込みその割
込みに応答してCPU103はIOSW134を読出す。
I/O動作におけるその役割の他にBP109はBPIOB111を介
してシステム101の他の構成要素を初期化し診断動作を
実行する。初期化の一部としてBP109はマイクロコード
をCPU103とIOP115にダウンロードする。更に、後に詳し
く述べるように、BP109は本発明のアドレス生成装置の
構成要素への読み出し及びそれからの書き込みができ
る。従ってBPIOI111はCPU103、IOP115及びMEM117内部の
レジスタとメモリのアドレスを伝えるアドレス線と、こ
れらレジスタとメモリへ読出されるもしくはそこから書
出されるデータを伝えるデータ線と、読出し書込み動作
とCPU103によるBP109の、BP109によるCPU103の、またIO
P115によるBP109の割込みを指定する制御線を有する。
してシステム101の他の構成要素を初期化し診断動作を
実行する。初期化の一部としてBP109はマイクロコード
をCPU103とIOP115にダウンロードする。更に、後に詳し
く述べるように、BP109は本発明のアドレス生成装置の
構成要素への読み出し及びそれからの書き込みができ
る。従ってBPIOI111はCPU103、IOP115及びMEM117内部の
レジスタとメモリのアドレスを伝えるアドレス線と、こ
れらレジスタとメモリへ読出されるもしくはそこから書
出されるデータを伝えるデータ線と、読出し書込み動作
とCPU103によるBP109の、BP109によるCPU103の、またIO
P115によるBP109の割込みを指定する制御線を有する。
SB113は以下の組の線を有する。即ち、メモリ指令コ
ードを伝えるコマンド線（Ｃ）130と、メモリアドレス
を伝えるアドレス線（Ａ）128（実施例では、0..23の番
号を付けた24本のアドレス線が存在する。）と、データ
を伝えるデータ線（Ｄ）133と、システムバス113に対す
るアクセスを裁定する信号を伝える裁定線（AR）127で
ある。
ードを伝えるコマンド線（Ｃ）130と、メモリアドレス
を伝えるアドレス線（Ａ）128（実施例では、0..23の番
号を付けた24本のアドレス線が存在する。）と、データ
を伝えるデータ線（Ｄ）133と、システムバス113に対す
るアクセスを裁定する信号を伝える裁定線（AR）127で
ある。
実施例中のIOP115の幾つかはアドレス線129内のアド
レス線ｎの数よりも小さいいくつかのビットｍを含むア
ドレスを生成し、他のものはｎビットを有するアドレス
を生成する。実施例においては、所与のIOP115は22ビッ
トアドレスか24ビットアドレスの何れかを生成する。22
ビットアドレスを生成するものはアドレス線0..21に接
続される。裁定線127は現在SB113に接続されているプロ
セッサの何れがSB113の制御を要求しているかを指示す
る信号を運ぶリクエスト（要求）線とどのプロセッサが
現在SB113の制御をもっているかを指示する信号を運ぶ
グラント（許可）線を備える。裁定はMEM117内のグラン
ト論理（回路）（GL）123により実行される。MEM117は
２つの機能部をもっている。すなわちメモリストレージ
部（MS）121とメモリインターフェース部（MI）119であ
って前者はアドレスとメモリコマンドに応答してデータ
の格納及び出力をし、後者はSB113とMEM117との間のイ
ンターフェースとしての働きを行う。本論の目的のため
MI119は先に論じたGL123とアドレス生成ロジック（論理
回路）（AGL）125を備える。AGL125はｍビットアドレス
に加えるべき付加的な（ｎ−ｍ）ビットを供給しｎビッ
トアドレスを形成する。実施例において、AGL125はアド
レス線22及び23に出力される２ビット接頭部を供給す
る。上記アドレス線22,23はアドレスの２つの最上位桁
ビットを伝えている。
レス線ｎの数よりも小さいいくつかのビットｍを含むア
ドレスを生成し、他のものはｎビットを有するアドレス
を生成する。実施例においては、所与のIOP115は22ビッ
トアドレスか24ビットアドレスの何れかを生成する。22
ビットアドレスを生成するものはアドレス線0..21に接
続される。裁定線127は現在SB113に接続されているプロ
セッサの何れがSB113の制御を要求しているかを指示す
る信号を運ぶリクエスト（要求）線とどのプロセッサが
現在SB113の制御をもっているかを指示する信号を運ぶ
グラント（許可）線を備える。裁定はMEM117内のグラン
ト論理（回路）（GL）123により実行される。MEM117は
２つの機能部をもっている。すなわちメモリストレージ
部（MS）121とメモリインターフェース部（MI）119であ
って前者はアドレスとメモリコマンドに応答してデータ
の格納及び出力をし、後者はSB113とMEM117との間のイ
ンターフェースとしての働きを行う。本論の目的のため
MI119は先に論じたGL123とアドレス生成ロジック（論理
回路）（AGL）125を備える。AGL125はｍビットアドレス
に加えるべき付加的な（ｎ−ｍ）ビットを供給しｎビッ
トアドレスを形成する。実施例において、AGL125はアド
レス線22及び23に出力される２ビット接頭部を供給す
る。上記アドレス線22,23はアドレスの２つの最上位桁
ビットを伝えている。
AGL125はCL123と、SB113のアドレス線A128と、BPIOB1
11とに接続され次の２つの主な構成要素を備える。すな
わち接頭部ロジック（PRL）137とマスクロジック（ML）
135である。PRL137は、GL123がSB113のIOP115制御を許
諾したときにA128の線22,23に対して22ビットアドレス
を生成する所与のIOP115と関連する接頭部ビットを供給
する。何れのIOP115が制御を与えられたかどうかを示す
信号はGL123からメモリグラント信号（MGS）を介して受
取られる。接頭部レジスタ（PR）129内にビットが格納
されるが、実施例では６個の２ビットレジスタを含み、
SB113に接続されるIOP115の各々に対して１つが使用さ
れる。IOP115とPR129内の所与のレジスタとの間の関係
はIOP115の装置コードにより決定される。かくして、も
しIOP115が装置コード０を有するばあい、PR129内のレ
ジスタ０はそのIOP115の接頭部を含む。マスクロジック
135はPRL137がIOP115の接頭部を供給することを禁止す
る。上記IOP115自体は24ビットアドレスを生成する。そ
のための接頭部が供給されるIOP115はマスクレジスタ
（MR）131により決定され、該レジスタ131は各IOP115に
対して１ビットを格納する。IOP115とそのビット間の関
連はIOP115の装置コードにより決定される。該ビットが
セットされて所与のIOP115が24ビットアドレスを生成す
ることを示す場合、AGL125は、所与のIOP115がバスの制
御を有することをMGS124が示すときにビット22,23をAl2
8に出力することを禁止される。第１図より明らかな如
く、PR129とMR131の双方ともBPIOB111によりBP109に接
続される。結果、接頭部とマスクビットはBP109からロ
ーディングされBP109により読出される。BPIOB111はSB1
13とは別になっているため、MEM117がSB113の上の指令
アドレスとに応じてメモリ動作を実行する間にPR129に
書込みがなされる。
11とに接続され次の２つの主な構成要素を備える。すな
わち接頭部ロジック（PRL）137とマスクロジック（ML）
135である。PRL137は、GL123がSB113のIOP115制御を許
諾したときにA128の線22,23に対して22ビットアドレス
を生成する所与のIOP115と関連する接頭部ビットを供給
する。何れのIOP115が制御を与えられたかどうかを示す
信号はGL123からメモリグラント信号（MGS）を介して受
取られる。接頭部レジスタ（PR）129内にビットが格納
されるが、実施例では６個の２ビットレジスタを含み、
SB113に接続されるIOP115の各々に対して１つが使用さ
れる。IOP115とPR129内の所与のレジスタとの間の関係
はIOP115の装置コードにより決定される。かくして、も
しIOP115が装置コード０を有するばあい、PR129内のレ
ジスタ０はそのIOP115の接頭部を含む。マスクロジック
135はPRL137がIOP115の接頭部を供給することを禁止す
る。上記IOP115自体は24ビットアドレスを生成する。そ
のための接頭部が供給されるIOP115はマスクレジスタ
（MR）131により決定され、該レジスタ131は各IOP115に
対して１ビットを格納する。IOP115とそのビット間の関
連はIOP115の装置コードにより決定される。該ビットが
セットされて所与のIOP115が24ビットアドレスを生成す
ることを示す場合、AGL125は、所与のIOP115がバスの制
御を有することをMGS124が示すときにビット22,23をAl2
8に出力することを禁止される。第１図より明らかな如
く、PR129とMR131の双方ともBPIOB111によりBP109に接
続される。結果、接頭部とマスクビットはBP109からロ
ーディングされBP109により読出される。BPIOB111はSB1
13とは別になっているため、MEM117がSB113の上の指令
アドレスとに応じてメモリ動作を実行する間にPR129に
書込みがなされる。
好適な実施例において、MS121は16MBの容量を有しSB1
13上のアドレスはバイトを指定する。22ビットアドレス
は16MBのうちの4MBを指定することが可能である。２ビ
ット接頭部MS121の４個の4MB領域（RGN）の一つを指定
する。22ビットアドレスを生成するIOP115を２ビット接
頭部と関連させる場合、PRL137もまたIOP115を接頭部に
より指定されたRGN139と関連付ける。そのIOP115により
実行されるメモリ動作は全て接頭部により指定されたRG
N139内で行われる。PR129にはBP109からロード可能なた
め、RGN139とIOP115間の関係は、コンピュータシステム
101の動作中に変化し得る。例えば、I/O操作のIOCW138
は指定されたI/O操作を実行すべきことになっているIOP
115と現在関連しているRGN139内に存在しないMEM117内
のデータのソースもしくは宛先を指定することができ
る。そのような状況においてBP109はPR129内のIOP115の
接頭部レジスタの内容を変更することによってその内部
に指定されたRGN139が指定ソースもしくは宛先を格納す
ることになろう。
13上のアドレスはバイトを指定する。22ビットアドレス
は16MBのうちの4MBを指定することが可能である。２ビ
ット接頭部MS121の４個の4MB領域（RGN）の一つを指定
する。22ビットアドレスを生成するIOP115を２ビット接
頭部と関連させる場合、PRL137もまたIOP115を接頭部に
より指定されたRGN139と関連付ける。そのIOP115により
実行されるメモリ動作は全て接頭部により指定されたRG
N139内で行われる。PR129にはBP109からロード可能なた
め、RGN139とIOP115間の関係は、コンピュータシステム
101の動作中に変化し得る。例えば、I/O操作のIOCW138
は指定されたI/O操作を実行すべきことになっているIOP
115と現在関連しているRGN139内に存在しないMEM117内
のデータのソースもしくは宛先を指定することができ
る。そのような状況においてBP109はPR129内のIOP115の
接頭部レジスタの内容を変更することによってその内部
に指定されたRGN139が指定ソースもしくは宛先を格納す
ることになろう。
AGL125の動作は以下の通りである。すなわちシステム
101の初期化の際、BP109はSB113に接続されたIOP115の
特性を決定する。IOP115が22ビットアドレスもしくは24
ビットアドレスの何れを生成するかがそれらの特性中に
含まれる。BP109は各IOPに対応するMR131内のビットを
セットしどの種のアドレスをIOP115が生成するかを示
す。IOP115が22ビットアドレスを生成する場合、BP109
はPR129内のIOP115と関連するビットをIOCW138内の開始
アドレスの最上位の２桁のビットからセットして、それ
らIOP115の一つを指定するSIO命令に応答することによ
って接頭部とIOP115より受取られたビットとから形成さ
れたアドレスがデータを格納するRGN139を指定すること
になる。BP109がBPIOB111を介してPR129にアクセスしIO
P115をしてそれがセットアップされるまでI/O操作を実
行することはできないようにするため、他のIOP115とCP
U103はBP109がビットをセット中MEM117にアクセスする
ことができる。次に、BP109はIOP115をセットアップし
て先に論じたようにメモリ操作を実行する。IOP115に供
給された開始アドレスはIOCW138内の開始アドレスの残
りのビットである。一旦セットアップされるとIOP115は
SB113を求めて他のIOP115と競合する。GL123がSB113をI
OP115に許諾する毎にそれは制御を有するIOP115を指定
するAGL125にMGS124を供給する。もしそのIOP115に対す
るMR131内のビットがどの接頭部も出力されるべきでな
いということを示すと、AGL125はアドレス線A128（22,2
3）に何れも出力しない。もしそのビットがある接頭部
が出力されることを示すと、AGL125はMGS124により指定
されたIOP115と関連した接頭部をアドレス線A128（22,2
3）に出力する。
101の初期化の際、BP109はSB113に接続されたIOP115の
特性を決定する。IOP115が22ビットアドレスもしくは24
ビットアドレスの何れを生成するかがそれらの特性中に
含まれる。BP109は各IOPに対応するMR131内のビットを
セットしどの種のアドレスをIOP115が生成するかを示
す。IOP115が22ビットアドレスを生成する場合、BP109
はPR129内のIOP115と関連するビットをIOCW138内の開始
アドレスの最上位の２桁のビットからセットして、それ
らIOP115の一つを指定するSIO命令に応答することによ
って接頭部とIOP115より受取られたビットとから形成さ
れたアドレスがデータを格納するRGN139を指定すること
になる。BP109がBPIOB111を介してPR129にアクセスしIO
P115をしてそれがセットアップされるまでI/O操作を実
行することはできないようにするため、他のIOP115とCP
U103はBP109がビットをセット中MEM117にアクセスする
ことができる。次に、BP109はIOP115をセットアップし
て先に論じたようにメモリ操作を実行する。IOP115に供
給された開始アドレスはIOCW138内の開始アドレスの残
りのビットである。一旦セットアップされるとIOP115は
SB113を求めて他のIOP115と競合する。GL123がSB113をI
OP115に許諾する毎にそれは制御を有するIOP115を指定
するAGL125にMGS124を供給する。もしそのIOP115に対す
るMR131内のビットがどの接頭部も出力されるべきでな
いということを示すと、AGL125はアドレス線A128（22,2
3）に何れも出力しない。もしそのビットがある接頭部
が出力されることを示すと、AGL125はMGS124により指定
されたIOP115と関連した接頭部をアドレス線A128（22,2
3）に出力する。
2.AGL125の詳細な説明：第２図 第２図はAGL125の詳細なブロック線図である。AGL125
はその入力としてBPIOB111とMGS124を受取り出力として
A128（22）、A128（23）とデータをBPIOB111上に作りだ
す。分かりやすいように第２図には、BPIOB111は３つの
サブバスから成るものとして示してある。すなわち、BP
109とシステム101の他の構成要素との間でデータを運ぶ
BPIOデータバス（BPIOD）201と、それによりBP109がシ
ステム101の構成要素内のレジスタをアドレス指定する
アドレスを伝えるBPIOアドレスバス（BPIOA）205と、制
御信号を伝えるBPIO制御バス（BPIOCTL）207である。
はその入力としてBPIOB111とMGS124を受取り出力として
A128（22）、A128（23）とデータをBPIOB111上に作りだ
す。分かりやすいように第２図には、BPIOB111は３つの
サブバスから成るものとして示してある。すなわち、BP
109とシステム101の他の構成要素との間でデータを運ぶ
BPIOデータバス（BPIOD）201と、それによりBP109がシ
ステム101の構成要素内のレジスタをアドレス指定する
アドレスを伝えるBPIOアドレスバス（BPIOA）205と、制
御信号を伝えるBPIO制御バス（BPIOCTL）207である。
本論述に関連する制御信号は以下のことを指定する。
すなわち、 BP109はIOP115若しくはMEM117内のレジスタから読出
していること。
すなわち、 BP109はIOP115若しくはMEM117内のレジスタから読出
していること。
BP109はIOP115若しくはMEM117内のレジスタに書込ん
でいること。
でいること。
BP109はIOP115若しくはMEM117の構成要素の操作を可
能にしていること。
能にしていること。
読出されたりもしくは書込まれたりあるいはイネーブ
ルとなる構成要素はBPIOA205上のアドレスにより指定さ
れる。本明細書中に記載された機能を実行するためにAG
L125に対して要求される制御ロジックは当業者にとって
明らかでありCTL209により表わされる。同CTL209はBPIO
CTL207とBPIOA205から入力を受取り所要の制御信号（CT
LS）211を出力して指定操作をAGL125のその他の構成要
素に対して実行する。CTL209内に含まれるのはBP109がA
GL125をイネーブルにして接頭部をA128に出力するよう
にしたかどうかを示す状態を保持するラッチである。同
ラッチはAGL125が接頭部を出力するために同時にイネー
ブルとなりPR129内の個々の接頭部レジスタに対して書
込み操作を実行することを可能にする。
ルとなる構成要素はBPIOA205上のアドレスにより指定さ
れる。本明細書中に記載された機能を実行するためにAG
L125に対して要求される制御ロジックは当業者にとって
明らかでありCTL209により表わされる。同CTL209はBPIO
CTL207とBPIOA205から入力を受取り所要の制御信号（CT
LS）211を出力して指定操作をAGL125のその他の構成要
素に対して実行する。CTL209内に含まれるのはBP109がA
GL125をイネーブルにして接頭部をA128に出力するよう
にしたかどうかを示す状態を保持するラッチである。同
ラッチはAGL125が接頭部を出力するために同時にイネー
ブルとなりPR129内の個々の接頭部レジスタに対して書
込み操作を実行することを可能にする。
マスクロジック（ML）135について続けるとML135は３
つの構成要素を有している。すなわち各IOP115に対して
マスクビットを格納するマスクレジスタ（MR）131と、
マスクプログラマブルアレイロジック（MSKPAL）213と
読取りドライバ（RD）203である。MR131はBPIOD201を介
してマスクビットを受取り、それらをMSKPAL213とRD203
に供給する。MSKPAL213はマスクビットの他にMGS124を
受取り接頭部がA128に出力されるべきかどうかを指示す
るADEN信号215を出力する。RD203はMR131からマスクビ
ットを、またPR129から接頭部を受取りそれらをBPIOD20
1に供給することによってBP109がMR131とPR129内の接頭
部レジスタを読出すことを可能にする。ML135の動作は
以下の通りである。すなわちMR131は常に出力に対して
イネーブルとなっている。すなわちBP109がAGL125をイ
ネーブルにして接頭部を出力させるとき、CTL209はMSKP
AL213からの出力をイネーブルにし、その結果MSKPAL213
は上記の如くADEN215を出力することによってMGS124に
応答する。BP109がMR131に対して書込み動作を指定しBP
IOA209上のMR131のアドレスとBPIOD201上のマスクビッ
トとを供給するとCTL209はMR131がデータを受取り格納
することを許可する信号を生成する。BP109が読取り動
作を指定しMR131のアドレスを供給すると、CTL209から
の信号がRD203をイネーブルにしてその内容をBPIOD201
に出力する。
つの構成要素を有している。すなわち各IOP115に対して
マスクビットを格納するマスクレジスタ（MR）131と、
マスクプログラマブルアレイロジック（MSKPAL）213と
読取りドライバ（RD）203である。MR131はBPIOD201を介
してマスクビットを受取り、それらをMSKPAL213とRD203
に供給する。MSKPAL213はマスクビットの他にMGS124を
受取り接頭部がA128に出力されるべきかどうかを指示す
るADEN信号215を出力する。RD203はMR131からマスクビ
ットを、またPR129から接頭部を受取りそれらをBPIOD20
1に供給することによってBP109がMR131とPR129内の接頭
部レジスタを読出すことを可能にする。ML135の動作は
以下の通りである。すなわちMR131は常に出力に対して
イネーブルとなっている。すなわちBP109がAGL125をイ
ネーブルにして接頭部を出力させるとき、CTL209はMSKP
AL213からの出力をイネーブルにし、その結果MSKPAL213
は上記の如くADEN215を出力することによってMGS124に
応答する。BP109がMR131に対して書込み動作を指定しBP
IOA209上のMR131のアドレスとBPIOD201上のマスクビッ
トとを供給するとCTL209はMR131がデータを受取り格納
することを許可する信号を生成する。BP109が読取り動
作を指定しMR131のアドレスを供給すると、CTL209から
の信号がRD203をイネーブルにしてその内容をBPIOD201
に出力する。
アドレス生成ロジック（AGL）125は６つの構成要素を
有する。すなわち、PR129を共に構成するPR129（ａ）、
（ｂ）と、何れのアドレス接頭部がA128（22,23）へ出
力されるかを決定するロジックを格納する出力セレクタ
ー（OSEL）217と、A128に対して出力するための接頭部
を一つ選択する接頭部マルチプレクサ（PRMUX）216
（ａ）とPRMUX216（ｂ）と、選択した接頭部をA128（2
2,23）へ出力する接頭部ドライバ（PD）219である。PR1
29（ａ）と（ｂ）は８ビットを全て同時に出力し常に出
力イネーブルとなっている１×８ビットラッチである。
上記ラッチは１ビットデータ入力とアドレス入力を有
し、書込みイネーブル信号を供給しアドレス線上にセッ
トされるべきビットのアドレスとデータ線上の入力を指
定することによってローディングされる。第２図に示す
ようにデータビットはBPIOD201のラインから到来し、ア
ドレスビットはBPIOA205から到来する。PR129（ａ）は
各接頭部のビット22を格納しPR129（ｂ）はビット23を
格納する。
有する。すなわち、PR129を共に構成するPR129（ａ）、
（ｂ）と、何れのアドレス接頭部がA128（22,23）へ出
力されるかを決定するロジックを格納する出力セレクタ
ー（OSEL）217と、A128に対して出力するための接頭部
を一つ選択する接頭部マルチプレクサ（PRMUX）216
（ａ）とPRMUX216（ｂ）と、選択した接頭部をA128（2
2,23）へ出力する接頭部ドライバ（PD）219である。PR1
29（ａ）と（ｂ）は８ビットを全て同時に出力し常に出
力イネーブルとなっている１×８ビットラッチである。
上記ラッチは１ビットデータ入力とアドレス入力を有
し、書込みイネーブル信号を供給しアドレス線上にセッ
トされるべきビットのアドレスとデータ線上の入力を指
定することによってローディングされる。第２図に示す
ようにデータビットはBPIOD201のラインから到来し、ア
ドレスビットはBPIOA205から到来する。PR129（ａ）は
各接頭部のビット22を格納しPR129（ｂ）はビット23を
格納する。
PRMUX216（ａ）、（ｂ）は接頭部ビットPRB（ａ）204
とPRB（ｂ）206をPR129（ａ）（ｂ）から受取り８ビッ
トの一つを選択し出力する。選択されたビットの補数は
それぞれ＊A221（23）と＊A221（22）で出力され、選択
されたビットは信号線DM220（22,23）で出力され、それ
らはRD203に対する入力である。選択はOSEL217からの入
力により制御される。該OSEL217はどのIOP115が現在バ
スを制御しているかどうかを指定するMGS124もしくはBP
IOA205上のアドレス信号に応じて何れの接頭部がPRMUX2
16（ａ）（ｂ）により選択されるべきかを指定する。A1
28（22,23）に対する接頭部ビットの実際の出力は最終
的にPD219により制御される。PD219はマスクビットとMG
S124に応じてMSKPAL213により生成されたADEN215により
イネーブルとなったときそれらをA128へ出力する。PD21
9はトライステート装置でそれがイネーブル状態となっ
ていない場合にはA128（22,23）に対して何らの値も与
えない。
とPRB（ｂ）206をPR129（ａ）（ｂ）から受取り８ビッ
トの一つを選択し出力する。選択されたビットの補数は
それぞれ＊A221（23）と＊A221（22）で出力され、選択
されたビットは信号線DM220（22,23）で出力され、それ
らはRD203に対する入力である。選択はOSEL217からの入
力により制御される。該OSEL217はどのIOP115が現在バ
スを制御しているかどうかを指定するMGS124もしくはBP
IOA205上のアドレス信号に応じて何れの接頭部がPRMUX2
16（ａ）（ｂ）により選択されるべきかを指定する。A1
28（22,23）に対する接頭部ビットの実際の出力は最終
的にPD219により制御される。PD219はマスクビットとMG
S124に応じてMSKPAL213により生成されたADEN215により
イネーブルとなったときそれらをA128へ出力する。PD21
9はトライステート装置でそれがイネーブル状態となっ
ていない場合にはA128（22,23）に対して何らの値も与
えない。
PRL137の動作は次の通りである。すなわちBP109がAGL
125をイネーブルにして接頭部を出力させる場合、CTLS2
11からの信号はMSPAL213をイネーブルにしてADEN215を
出力させCTLS211からのもう一つの信号はOSEL217をイネ
ーブルにしてMGS124に応答する。それに応答してOSEL21
7は、PR129（ａ）、（ｂ）の各々に格納した６つの接頭
部ビットのうちの一つを選択することによってPD219に
対して出力するための接頭部を選択するPRMUX216
（ａ）、（ｂ）に、信号を出力する。もしADEN215がそ
の接頭部がMR131内の１ビットによりマスクされていな
いことを指示するならばPD219がイネーブルとなり接頭
部をA128へ出力する。BP109がPR129に対する書込み動作
を指定したとき、BPIOCTL207は書込み信号を伝え、BPIO
A205は接頭部レジスタのアドレスを伝え、BPIOD201はそ
れぞれBR129（ａ）、（ｂ）に対するデータ入力として
の働きを行う線上のデータの２ビットを伝える。書込み
信号とアドレスに応答してCTL209はPR129（ａ）、
（ｂ）がアドレスにより指定されたロケーションで入力
ビットを書込むことを許可する制御信号を生成する。一
つの接頭部レジスタ上の書込み動作は残りの接頭部レジ
スタからの接頭部の出力に影響を与えないため書込み動
作中にAGL125が他の装置向けの接頭部を供給することを
可能にする。BP109が接頭部レジスタを読出す読出し動
作を指定すると、BPIOCTL207は読出し動作を指定し、BP
IOA205は読取られるべき接頭部レジスタのアドレスを伝
える。CTL209はOSEL217にBPIOA205上のアドレスを使用
させる信号を生成しその内容がPRMUX216（ａ）及び
（ｂ）により出力される接頭部レジスタを選択する。MS
KPAL213は読出し動作中は出力に対してイネーブルとな
らないためA128に対してビットの出力は存在しない。し
かしながら、CTL209もまた読出し動作に応じてRD203を
イネーブルとしたため、結局ビットDM220（22）及び（2
3）はBPIOD201上に駆動されBP109により読出される。
125をイネーブルにして接頭部を出力させる場合、CTLS2
11からの信号はMSPAL213をイネーブルにしてADEN215を
出力させCTLS211からのもう一つの信号はOSEL217をイネ
ーブルにしてMGS124に応答する。それに応答してOSEL21
7は、PR129（ａ）、（ｂ）の各々に格納した６つの接頭
部ビットのうちの一つを選択することによってPD219に
対して出力するための接頭部を選択するPRMUX216
（ａ）、（ｂ）に、信号を出力する。もしADEN215がそ
の接頭部がMR131内の１ビットによりマスクされていな
いことを指示するならばPD219がイネーブルとなり接頭
部をA128へ出力する。BP109がPR129に対する書込み動作
を指定したとき、BPIOCTL207は書込み信号を伝え、BPIO
A205は接頭部レジスタのアドレスを伝え、BPIOD201はそ
れぞれBR129（ａ）、（ｂ）に対するデータ入力として
の働きを行う線上のデータの２ビットを伝える。書込み
信号とアドレスに応答してCTL209はPR129（ａ）、
（ｂ）がアドレスにより指定されたロケーションで入力
ビットを書込むことを許可する制御信号を生成する。一
つの接頭部レジスタ上の書込み動作は残りの接頭部レジ
スタからの接頭部の出力に影響を与えないため書込み動
作中にAGL125が他の装置向けの接頭部を供給することを
可能にする。BP109が接頭部レジスタを読出す読出し動
作を指定すると、BPIOCTL207は読出し動作を指定し、BP
IOA205は読取られるべき接頭部レジスタのアドレスを伝
える。CTL209はOSEL217にBPIOA205上のアドレスを使用
させる信号を生成しその内容がPRMUX216（ａ）及び
（ｂ）により出力される接頭部レジスタを選択する。MS
KPAL213は読出し動作中は出力に対してイネーブルとな
らないためA128に対してビットの出力は存在しない。し
かしながら、CTL209もまた読出し動作に応じてRD203を
イネーブルとしたため、結局ビットDM220（22）及び（2
3）はBPIOD201上に駆動されBP109により読出される。
3.結論 実施例の上記の説明は当業者が如何にしてアドレス接
頭部を生成し、ｎビット未満のビットを有するアドレス
を生成するデバイスが、ｎ本のアドレス線を有するバネ
を介してｎビットアドレスを必要とするメモリにアクセ
スできるようにするアドレス生成装置を構成し使用する
ことができるかを開示した。
頭部を生成し、ｎビット未満のビットを有するアドレス
を生成するデバイスが、ｎ本のアドレス線を有するバネ
を介してｎビットアドレスを必要とするメモリにアクセ
スできるようにするアドレス生成装置を構成し使用する
ことができるかを開示した。
上記の説明はまた複数の装置の何れの装置がアドレス
接頭部を生成することを必要とするかを指定するための
装置と、所与の装置がメモリの異なるアドレスをアドレ
ス指定するようにアドレス接頭部をリセットするための
装置を開示した。
接頭部を生成することを必要とするかを指定するための
装置と、所与の装置がメモリの異なるアドレスをアドレ
ス指定するようにアドレス接頭部をリセットするための
装置を開示した。
本分中に述べた実施例は本発明を実施するために発明
者に現在知られている最良の方法を示したが本分中に述
べた原理を用いてしかも開示した実施例と異なったその
他の実施例を構成することもできる。例えば、プロセッ
サ以外の装置がアドレスビットを生成するようにしても
よい。更に、接頭部はもっと多い又は少ないビット数を
格納し、異なる装置が異なる長さの接頭部を受取るよう
にしてもよい。更に、接頭部を要する装置が本発明の目
的のために使用されたグラントロジック以外の手段によ
り指定されるようにしてもよい。当業者に明らかな変更
によって更に異なる装置が異なるサイズの接頭部を有す
ることが可能になろう。更に、その他の実施例はマスク
レジスタを備えないようにしてもよく、また、接頭部を
ロード可能としないことができる。最後に、他の実施例
はバスプロセッサもしくはバスプロセッサI/Oバスを備
えないようにすることもできる。かかる実施例の場合、
接頭部レジスタとマスクレジスタとは特別のバスプロセ
ッサによる代りにCPUにより読出しをしローディングす
ることができ、特別のバスの代わりにシステムバスを介
して読出しとローディングを行うことができる。
者に現在知られている最良の方法を示したが本分中に述
べた原理を用いてしかも開示した実施例と異なったその
他の実施例を構成することもできる。例えば、プロセッ
サ以外の装置がアドレスビットを生成するようにしても
よい。更に、接頭部はもっと多い又は少ないビット数を
格納し、異なる装置が異なる長さの接頭部を受取るよう
にしてもよい。更に、接頭部を要する装置が本発明の目
的のために使用されたグラントロジック以外の手段によ
り指定されるようにしてもよい。当業者に明らかな変更
によって更に異なる装置が異なるサイズの接頭部を有す
ることが可能になろう。更に、その他の実施例はマスク
レジスタを備えないようにしてもよく、また、接頭部を
ロード可能としないことができる。最後に、他の実施例
はバスプロセッサもしくはバスプロセッサI/Oバスを備
えないようにすることもできる。かかる実施例の場合、
接頭部レジスタとマスクレジスタとは特別のバスプロセ
ッサによる代りにCPUにより読出しをしローディングす
ることができ、特別のバスの代わりにシステムバスを介
して読出しとローディングを行うことができる。
かくして本発明を実施例の説明に開示した実施例によ
り説明したが本発明はそれらに限定されるものではな
い。本発明の範囲は請求の範囲により決定されるもので
あって請求範囲と均等な意味と範囲内に入る全ての実施
例を含むものである。
り説明したが本発明はそれらに限定されるものではな
い。本発明の範囲は請求の範囲により決定されるもので
あって請求範囲と均等な意味と範囲内に入る全ての実施
例を含むものである。
第１図はアドレス生成装置を格納するコンピュータシス
テム101の全体図であり、第２図はアドレス生成ロジッ
ク125の詳細ブロック線図である。尚、図面において、 109……バスプロセッサ、 111……バスプロセッサI/Oバス、 129……接頭部レジスタ、 131……マスクレジスタ、 135……マスクロジック、 137……接頭部ロジック、 213……プログラマブルアレイロジック、 216……接頭部マルチプレクサ、 217……出力セレクター、 219……接頭部ドライバ。
テム101の全体図であり、第２図はアドレス生成ロジッ
ク125の詳細ブロック線図である。尚、図面において、 109……バスプロセッサ、 111……バスプロセッサI/Oバス、 129……接頭部レジスタ、 131……マスクレジスタ、 135……マスクロジック、 137……接頭部ロジック、 213……プログラマブルアレイロジック、 216……接頭部マルチプレクサ、 217……出力セレクター、 219……接頭部ドライバ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−206925（ＪＰ，Ａ) 特開 昭52−137223（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/02,13/12,13/14,13/16,13/2 8,13/36,13/38,15/16
Claims (7)
- 【請求項１】デジタルコンピュータシステムにおいて使
用されるｎビットアドレスを生成するアドレス生成装置
であって、 コンピュータシステムメモリ（MS127）及び複数の入出
力装置（115a〜115n）の各々が、少なくともｎビットの
メモリアドレスを伝えるアドレス線を有するシステムバ
ス（113）と、前記入出力装置の何れが前記システムバ
スの制御をめぐって競合しているかを示すバス要求信号
を伝えるバス要求線（AR127）とへ接続され、 前記バス要求線は、何れの入出力装置が前記システムバ
スの制御を受け取るべきかを示すバスグラントロジック
（123）に接続され、 前記複数の入出力装置のうちの第１の或るものが、ｍ＜
ｎであるｍビットアドレスを含むメモリ要求を生成し、
前記複数の入出力装置のうちの第２の或るものがｎビッ
トアドレスを含むメモリ要求を生成するようになってい
る、 アドレス生成装置において、 マスクビットを記憶し且つ出力するためのマスクレジス
タ（131）であって、各マスクビットは一つの入出力装
置と関連し且つ関連する前記入出力装置がｍビットアド
レスを生成するかｎビットアドレスを生成するかを示す
ように働く、マスクレジスタ（131）と、 前記マスクレジスタと前記バスグラントロジックとに接
続されるマスクロジック（213）であって、前記マスク
ビットを受け取り、前記バスグラントロジックによって
前記システムバスの制御を与えられた競合する前記入出
力装置と関連するマスクビットが、制御を与えられた前
記入出力装置がｍビットアドレスを生成することを示し
たときに、イネーブル信号（215）を出力するマスクロ
ジック（213）と、 各々が一つの入出力装置と関連する（ｎ−ｍ）ビット接
頭部を記憶及び出力する接頭部レジスタ（129）と、 前記バスグラントロジックと前記接頭部レジスタとに接
続される接頭部選択手段（203、216、217）であって、
前記バスグラントロジックが前記システムバスの制御を
現在与えている入出力装置と関連する前記接頭部を選択
する接頭部選択手段と、 前記マスクロジックと、前記接頭部選択手段と、前記メ
モリアドレスの（ｎ−ｍ）最上位側ビットを伝えるアド
レス線（128）とに接続される接頭部出力ロジック（21
9）であって、選択された接頭部を受け取り、ｎビット
アドレスでアドレス指定可能なメモリのアドレス領域に
対してｍビットアドレスを生成する入出力装置（115a〜
ｎ）をイネーブルにする前記イネーブル信号（215）に
応答して、前記選択された接頭部を前記アドレスバスに
出力する、接頭部出力ロジックと を備えるアドレス生成装置。 - 【請求項２】デジタルコンピュータシステムにおいて使
用されるｎビットアドレスを生成するアドレス生成装置
であって、 コンピュータシステムメモリ（MS127）及び複数の装置
（115a〜115n）が少なくともｎビットのアドレスを伝え
るアドレス線（128）を有するシステムバス（113）に接
続され、前記複数の装置が前記システムバスに対するア
クセスを求めて競合し、前記装置に対してバスグラント
ロジック（123）によりアクセスが許諾され、前記装置
のうちの第１の或るものが、ｍ＜ｎであるｍビットを含
むアドレス生成し、前記装置の第２の或るものがｎビッ
トを含むアドレスを生成する、 アドレス生成装置において、 所与の装置がｍビットアドレスを生成するかｎビットア
ドレスを生成するかを示す情報を記憶する装置アドレス
タイプ指定手段（131）と、 前記装置アドレスタイプ指定手段に結合され、前記装置
のタイプを指定するデータを前記装置アドレスタイプ指
定手段へローディングする装置アドレスタイプローディ
ング手段であって、バスプロセッサバス（111）により
前記装置アドレスタイプ指定手段（131）に結合される
バスプロセッサ（109）を含み、前記バスプロセッサ及
びバスプロセッサバスは前記システムバスから独立して
いる、装置アドレスタイプローディング手段と、 前記バスプロセッサバスに結合され、前記装置の各々に
対する（ｎ−ｍ）ビット接頭部を記憶するアドレス接頭
部格納手段（129）と、 前記アドレス接頭部格納手段に接続され、前記バスグラ
ントロジック（123）に及び前記装置アドレスタイプ指
定手段によって記憶された情報（220）に応答し、前記
装置アドレスタイプ指定手段によって記憶された前記情
報がその装置がｍビットアドレスを生成することを示す
ときに、前記システムバス（113）に対して現在アクセ
スしている装置に対する接頭部を、前記アドレス接頭部
格納手段から、メモリアドレスの（ｎ−ｍ）の最上位側
ビットを伝えるアドレス線（128）に出力される接頭部
出力ロジック（216、217、219）と を備えるアドレス生成装置。 - 【請求項３】デジタルコンピュータシステムにおいて使
用されるｎビットアドレスを生成するアドレス生成装置
であって、 コンピュータシステムメモリ（MS127）及び複数の装置
（115a〜115n）が少なくともｎビットのアドレスを伝え
るアドレス線（128）を有するシステムバス（113）に接
続され、前記複数の装置が前記システムバスに対するア
クセスを求めて競合し、前記装置に対してバスグラント
ロジック（123）によりアクセスが許諾され、前記装置
のうちの第１の或るものが、ｍ＜ｎであるｍビットを含
むアドレス生成し、前記装置の第２の或るものがｎビッ
トを含むアドレスを生成する、 アドレス生成装置において、 所与の装置がｍビットアドレスを生成するかｎビットア
ドレスを生成するかを示す情報を記憶する装置アドレス
タイプ指定手段（131）と、 前記バスプロセッサバスに結合され、前記装置の各々に
対する（ｎ−ｍ）ビット接頭部を記憶するアドレス接頭
部格納手段（129）と、 前記アドレス接頭部格納手段に接続され、前記接頭部を
前記アドレス接頭部格納手段へ個別にローディングする
アドレス接頭部格納手段ローディング手段であって、バ
スプロセッサバス（111）により前記装置アドレスタイ
プ指定手段（131）に結合されたバスプロセッサ（109）
を含み、前記バスプロセッサ及びバスプロセッサバスは
前記システムバスから独立している、アドレス接頭部格
納手段ローディング手段と、 前記アドレス接頭部格納手段に接続され、前記バスグラ
ントロジック（123）に及び前記装置アドレスタイプ指
定手段によって記憶された情報（220）に応答し、前記
装置アドレスタイプ指定手段によって記憶された前記情
報がその装置がｍビットアドレスを生成することを示す
ときに、前記システムバス（113）に対して現在アクセ
スしている装置に対する接頭部を、前記アドレス接頭部
格納手段から、メモリアドレスの（ｎ−ｍ）の最上位側
ビットを伝えるアドレス線（128）に出力される接頭部
出力ロジック（216、217、219）と を備えるアドレス生成装置。 - 【請求項４】請求項３記載のアドレス生成装置におい
て、前記バスプロセッサは前記複数の装置のうちの所与
の一つの装置に対する接頭部を、前記接頭部出力ロジッ
クが前記複数の装置のうちの他のものに対する接頭部を
出力しているときに、前記アドレス接頭部格納手段にロ
ーディングする、アドレス生成装置。 - 【請求項５】請求項３記載のアドレス生成装置におい
て、 前記バスプロセッサバス（111）は前記バスプロセッサ
（109）を前記複数の装置（115）に接続し、該複数の装
置は、更に、前記バスプロセッサバスを介して前記バス
プロセッサから受け取った開始アドレスとコマンドとに
応答して前記アドレスバス上にアドレスを生成し、 前記コマンドを受け取る前記装置が前記第１の或る装置
のうちの一つであるときに、前記バスプロセッサは、そ
の装置によりアドレス指定される前記システムメモリの
領域（139A〜Ｎ）を決定し、その装置と関連する接頭部
を前記アドレス接頭部格納手段にローディングし、 その装置に対するｍビットアドレスを供給して、その装
置により生成されたｍビットアドレスと前記関連する接
頭部とから生成されたｎビットアドレスが関連する前記
メモリ領域におけるアドレスであるようにする、 アドレス生成装置。 - 【請求項６】デジタルコンピュータシステムにおいて使
用されるｎビットアドレスを生成するアドレス生成装置
であって、 コンピュータシステムメモリ（MS127）及び複数の入出
力装置（115a〜115n）の各々が、少なくともｎビットの
メモリアドレスを伝えるアドレス線を有するシステムバ
ス（113）と、前記入出力装置の何れが前記システムバ
スの制御をめぐって競合しているかを示すCPU（103）か
らのバス要求信号を伝えるバス要求線（AR127）とへ接
続され、 前記バス要求線は、何れの入出力装置が前記システムバ
スの制御を受け取るべきかを示すバスグラントロジック
（123）に接続され、 前記複数の入出力装置のうちの第１の或るものが、ｍ＜
ｎであるｍビットアドレスを含むメモリ要求を生成し、
前記複数の入出力装置のうちの第２の或るものがｎビッ
トアドレスを含むメモリ要求を生成するようになってい
る、 アドレス生成装置において、 前記入出力の装置のそれぞれに及びバスプロセッサ（10
9）に結合されるバスプロセッサバス（111）と、 前記バスプロセッサバスに結合され、前記バスプロセッ
サからマスクビットを受け取り、前記マスクビットを記
憶し且つ出力するためのマスクレジスタ（131）であっ
て、各マスクビットは一つの入出力装置と関連し且つ関
連する前記入出力装置がｍビットアドレスを生成するか
ｎビットアドレスを生成するかを示すように働く、マス
クレジスタ（131）と、 前記マスクレジスタと前記バスグラントロジック（12
3）とに接続されるマスクロジック（213）であって、前
記マスクビットを受け取り、前記バスグラントロジック
によって前記システムバスの制御を与えられた競合する
前記入出力装置と関連するマスクビットが、制御を与え
られた前記入出力装置がｍビットアドレスを生成するこ
とを示したときに、接頭部イネーブル信号（215）を出
力するマスクロジック（213）と、 前記バスプロセッサバスに結合され、それぞれが一つの
入出力装置（115a〜115n）と関連する（ｎ−ｍ）ビット
接頭部を受け取り、記憶し、前記システムバスに出力す
る接頭部レジスタ（129）と、 前記バスグラントロジック（123）に結合される接頭部
選択手段（203、216、217）であって、前記バスグラン
トロジックが前記システムバスの制御を現在与えている
前記入出力装置と関連する前記接頭部を選択する接頭部
選択手段と、 前記マスクロジックに結合され、ｍビットの入出力装置
がｎビットのメモリ領域をアドレス指定することをイネ
ーブルにするための前記マスクロジックからのイネーブ
ル信号（215）を受信すると、前記接頭部レジスタから
前記システムバス（113）の（ｎ−ｍ）アドレス線に
（ｎ−ｍ）ビットを出力する接頭部出力ロジック（21
9）と を備えるアドレス生成装置。 - 【請求項７】デジタルコンピュータシステムにおいて使
用されるｎビットアドレスを生成するアドレス生成装置
であって、 コンピュータシステムメモリ（MS127）及び複数の装置
（115a〜115n）が少なくともｎビットのアドレスを伝え
るアドレス線（128）を有するシステムバス（113）に接
続され、前記複数の装置が前記システムバスに対するア
クセスを求めて競合し、前記装置に対してバスグラント
ロジック（123）によりアクセスが許諾され、前記装置
のうちの第１の或るものが、ｍ＜ｎであるｍビットを含
むアドレス生成し、前記装置の第２の或るものがｎビッ
トを含むアドレスを生成する、 アドレス生成装置において、 所与の装置がｍビットアドレスを生成するかｎビットア
ドレスを生成するかを示す情報を記憶する装置アドレス
タイプ指定手段（131）と、 バスプロセッサバス（111）に結合され、前記装置の各
々に対する（ｎ−ｍ）ビット接頭部を記憶するアドレス
接頭部格納手段（129）と、 前記アドレス接頭部格納手段に接続され、前記接頭部を
前記アドレス接頭部格納手段へローディングするアドレ
ス接頭部格納手段ローディング手段であって、前記バス
プロセッサバスにより前記装置アドレスタイプ指定手段
（131）に結合されたバスプロセッサ（109）を含み、前
記バスプロセッサ及びバスプロセッサバスは前記システ
ムバスから独立している、アドレス接頭部格納手段ロー
ディング手段と、 前記バスプロセッサであって、前記複数の装置のうちの
所与の一つの装置に対する接頭部を、前記アドレス接頭
部格納手段ローディング手段が前記複数の装置のうちの
他のものに対して前記アドレス接頭部格納手段に接頭部
を出力しているときに、前記アドレス接頭部格納手段に
ローディングする前記バスプロセッサと、 前記アドレス接頭部格納手段に結合され、前記バスグラ
ントロジック（123）に及び前記装置アドレスタイプ指
定手段によって記憶された情報（220）に応答し、前記
装置アドレスタイプ指定手段によって記憶された前記情
報がその装置がｍビットアドレスを生成することを示す
ときに、前記システムバス（113）に対して現在アクセ
スしている装置に対する接頭部を、前記アドレス接頭部
格納手段から、メモリアドレスの（ｎ−ｍ）の最上位側
ビットを伝えるアドレス線（128）に出力される接頭部
出力ロジック（216、217、219）と を備えるアドレス生成装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80722 | 1987-07-30 | ||
| US07/080,722 US4799187A (en) | 1987-07-30 | 1987-07-30 | Memory address generator with device address type specifier |
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|---|---|
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| JP2851048B2 true JP2851048B2 (ja) | 1999-01-27 |
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| EP (1) | EP0301582B1 (ja) |
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| AU (1) | AU606178B2 (ja) |
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| DE (1) | DE3855148T2 (ja) |
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| US5857080A (en) | 1996-09-10 | 1999-01-05 | Lsi Logic Corporation | Apparatus and method for address translation in bus bridge devices |
| KR20120132278A (ko) * | 2011-05-26 | 2012-12-05 | 삼성전자주식회사 | 메모리 칩, 메모리 시스템, 및 메모리 칩에 대한 액세스 방법 |
| CN103123528A (zh) * | 2011-11-18 | 2013-05-29 | 环旭电子股份有限公司 | 即插式模块、电子系统以及相应的判断方法与查询方法 |
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| KR900007564B1 (ko) * | 1984-06-26 | 1990-10-15 | 모토로라 인코포레이티드 | 동적 버스를 갖는 데이터 처리기 |
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- 1987-07-30 US US07/080,722 patent/US4799187A/en not_active Expired - Lifetime
-
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- 1988-07-13 AU AU19005/88A patent/AU606178B2/en not_active Ceased
- 1988-07-28 CA CA000573274A patent/CA1304522C/en not_active Expired - Lifetime
- 1988-07-28 JP JP63189571A patent/JP2851048B2/ja not_active Expired - Fee Related
- 1988-07-29 EP EP88112354A patent/EP0301582B1/en not_active Expired - Lifetime
- 1988-07-29 DE DE3855148T patent/DE3855148T2/de not_active Expired - Lifetime
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