JPH0458050B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、DASD（直接アクセス記憶装置）の
如き支援記憶装置と、キヤツシユとして働く、好
ましくはランダム・アクセス・メモリより成る前
置記憶装置とを用いたページング・データ記憶シ
ステムに係る。 ［従来技術］ 従来、ページング及びスワツピング記憶装置は
幾つかの構成を有している。例えば、ページング
及びスワツピング・データを記憶するために、
種々のDASDが直接用いられている。その様な装
置を用いた場合には、記憶されたページング及び
スワツピング・データへのアクセス時間が比較的
長いという問題があり、これは全体的なCPU又
はデータ処理システムの性能に悪影響を与え得
る。IBM2305固定ヘツド記憶装置に関する。
IBM社発行の刊行物GA−26−1589は、ページン
グ及びスワツピング環境において用いられる記憶
ドラムについて記載している。記憶ドラムが
DASDよりも優れている点は、ページング及びス
ワツピング・データ信号へのアクセスが比較的速
いことである。記憶ドラムの不利な点は、所与の
容量の記憶ドラムのコストが比較的高いことであ
る。従つて、多くのページング及びスワツピング
の適用例においては、IBM2305固定ヘツド記憶
装置の如き記憶ドラムが活動ページのデータを記
憶し、比較的非活動状態のデータがDASD上に保
持されている。従つて、アクセスが高速で行なわ
れる前置記憶装置と、比較的大容量を有し、より
低コストであり、アクセスがより低速で行なわれ
る支援記憶装置との間で命令、ページング及びス
プーリング・データを自動的に転送する階層ペー
ジング記憶システムが望まれている。 更に、データへの多重アクセスが行なわれるべ
きである。即ち、所与のデータ単位にアクセスす
るために、２個以上のアドレスが使用可能である
べきである。この点に関して、IBM2305固定ヘ
ツド記憶装置は、アドレス０〜７が物理アドレス
０を有する磁気記憶ドラムへのアクセスを生じ、
アドレス８〜１５が物理アドレス８を有するドラ
ムを選択するという、多重要求を可能にしてい
る。勿論、各ドラムは、所与の時間に１つのアク
セスのみを許す。従つて、アドレスの１つによる
所与のドラムへの所与のアクセスは、上記ドラム
への全てのアドレスを使用中即ちアクセス不能の
状態にする。プログラムの実行並びにページング
及びスワツピング・データ・セツトの転送を改善
するために、多重アドレス領域においてより大き
な柔軟性が望まれる。 従来、種々の支援記憶装置を有する、種々の適
用例のための階層データ記憶装置が用いられてお
り、それらの支援記憶装置は、例えば、磁気テー
プ記録装置、DASDの如き磁気デイスク記憶装
置、比較的遅い揮発性のRAM、磁気バルブ又は
シフト・レジスタ型のメモリ、テープ・ライブラ
リ・システム等である。支援記憶装置への比較的
長いアクセス時間を補う様に設計されている前置
記憶装置も、従来、種々の構成を有している。例
えば、IBM3850大容量記憶システムにおいては、
支援記憶装置は磁気テープ・ライブラリより成
り、前置記憶装置は複数のDASDより成つてい
る。そのDASDへのアクセスは、自動テープ・ラ
イブラリに含まれるデータ・カートリツジに記憶
されたデータへのアクセスの場合よりは、比較的
早く行なわれた。 更に、米国特許第3569938号明細書においては、
階層記憶装置が、データ処理システムへの見掛け
上の記憶装置として述べられている。この特許明
細書においては、比較的高速でアクセスの行なわ
れる記憶装置が比較的低速でアクセスの行なわれ
る記憶装置へのバツフアとして働くという、キヤ
ツシユ概念が示されている。この例においては、
RAMが前置記憶装置即ちキヤツシユとして働
き、支援記憶装置はテープ又はデイスク・データ
記憶装置である。見掛け上の記憶装置の大きさは
上記支援記憶装置の容量であり、そのアクセス時
間は前置記憶装置の迅速なアクセスに等しい見掛
け上のアクセスを与えている。もう１つの階層記
憶装置が米国特許第3839704号明細書に示されて
おり、この場合には、DASDが記録機構によりア
クセス可能なRAMによつてバツフアされてい
る。その記録機構は、支援記憶装置即ちDASDへ
のアドレスを解釈し、それらのアドレスをデータ
処理技術において周知のテーブル索引機構により
バツフア・アドレスへ変換する。この配置も、
DASDへの比較的長いアクセス時間を補うことを
目的としている。又、この配置は、その階層記憶
装置に接続されたデータ処理システムがデータを
必要とする前にそのデータをDASDからバツフア
へ転送して、そのデータへのアクセス時間を最小
限にしている。これらの２つの特許明細書は、
種々の周辺記憶装置にキヤツシユを設けるための
一般的配置を示している。ページング及びスワツ
ピング記憶装置に対する今日の要求を充すために
は、更に制御が必要とされている。 キヤツシユを設けることによつて性能が改善さ
れたもう１つの技術分野は、コンピユータ又は
CPUの主記憶装置領域である。即ち、各データ
処理システムが、キヤツシユ即ち高速記憶装置を
有するCPUを含む。このキヤツシユのための支
援記憶装置が通常の主記憶装置である。CPUの
命令実行及びオペランド・データの転送が最大限
になる様にキヤツシユ動作を改善するために種々
の技術が従来用いられている。CPU及び主記憶
装置に関してキヤツシユの動作を制御する１つの
例が、米国特許第4075686号明細書に示されてい
る。この米国特許明細書は、キヤツシユを用いる
ことが常に有利とはいえず、或る場合には、キヤ
ツシユをバイパスすることにより性能が改善され
ることを記載している。キヤツシユのバイパス
は、幾つかの方法で行なわれる。１つの例におい
ては、主記憶装置がセグメント状に構成される。
それらのセグメントの一部は入出力動作又は周辺
動作のために専ら使用され、それらのセグメント
へのアクセスは全て、主記憶装置のキヤツシユを
バイパスする。同様にDASDのためのキヤツシユ
が、或る状況の下では、選択された装置又は装置
部分へバイパスされることがある。この米国特許
明細書に記載されているもう１つの態様において
は、指令に基きキヤツシユを選択的にバイパスす
ることによつて性能が改善される。その例におい
ては、主記憶装置領域への指令がキヤツシユ・バ
イパス・ビツトを含んでいる。そのビツトが１に
セツトされているとき、キヤツシユは使用されな
い（主記憶装置が直接アクセスされる）。キヤツ
シユ・バイパス・ビツトが０にリセツトされてい
るとき、キヤツシユが使用される。キヤツシユの
選択的なバイパスは、多くの場合において、主記
憶装置キヤツシユ・システム又はDASD−キヤツ
シユ・システムの如きデータ記憶システムの性能
を最適化することが出来るが、今日のページング
及びスワツピング・データ転送に対する厳しい要
求を充たすためには、更に制御は必要とされる。 階層における装置間に複数の経路を有するデー
タ記憶階層においては、性能を改善するためにデ
ータの移動において負荷を平衡化することができ
る。また、階層の或るレベルに揮発性のデータ記
憶装置が用いられている場合にも、その様な負荷
の平衡化によつて記憶システム及びデータの利用
可能性を改善することができる。 複数の装置間におけるデータ処理の負荷の平衡
化は、通常、いわゆるタスク割当て時間に行なわ
れる。即ち、データ処理作業が続いて行なわれる
前に、どの装置がそのタスクを実行すべきかが制
御機構により決定され、そのタスクが或る装置に
割当てられると、その装置は、後にそのシステム
における他の装置よりも大きな負荷を加えられて
も、動作を続ける。その様なタスク割当ての平衡
化の１例がIBM Technical Disclosure
Bulletin、第20巻、第３号、1977年８月、第937
頁乃至第938頁におけるJ.F.Baker及びD.E.Holst
による“Load Balancing Control for ａ
Multi−processor”と題する論文に示されてい
る。この論文は、システムを制御する種々のプロ
セツサに負荷平衡化表を有している。柔軟結合さ
れた多重プロセツサ制御記憶システムについて記
載している。負荷の平衡化は割当て時間に行なわ
れシステムにおける他の装置よりも大きな負荷が
加えられても動作が行なわれる。負荷の平衡化
は、割当て時間において、作業待ち行列の深さを
示す負荷平衡化表に基いて行なわれる。負荷平衡
化の情報が記憶システムの種々のプロセツサの間
で交換される。調時されたプロセスのスケジユー
リングについても記載されている。タスク割当て
時間における負荷平衡化のもう１つの例が、
IBM Technical Disclosure Bulletin、第14巻、
第11号、1972年４月におけるL.A.Jaikes等による
“Input／Output Channel／Device Load
Balancing Algorithm”と題する論文に示され
ており、この場合には、周辺サブシステムの作業
が作業割当て時間に平衡化される。 多重処理の配置におけるCPU又はホストの負
荷も、作業割当て時間に平衡化されることが多
い。米国特許第3648253号明細書に示されている
その１例においては、タスクが、後に第１５図に
関して述べるプログラム式スケジユーラにより、
現在のタスクへの移行時間に基いて、多重プロセ
ツサの配置に割当てられている。その作業負荷の
平衡化は、タスクが開始される前にタスクを割当
てることによつて行なわれる。米国特許第
4032899号明細書は、全体の処理の負荷に基いて
データ・トラフイツクを平衡化するデータ交換網
を示している。この平衡化は、個々のプロセツサ
によるポートへの出力トラフイツクを排他的割当
てベースでスケジユールすることにより達成さ
れ、即ち、この場合においても、負荷の平衡化
は、実行されるべきタスクが初めに割当てられる
ときに達成される。 又、負荷の平衡化は、エラー状態の検出に基い
て達成されている。例えば、米国特許第3787816
号明細書は、誤動作又はエラーの後にデータ処理
が続いて行なわれる様に、複数の特定の同様な装
置に割当てられている機能を再割当てするため
に、制御された方法で再構成し得る、多重処理シ
ステムを示している。 負荷を平衡化するために、活動モニタが従来用
いられている。米国特許第3588837号明細書は、
全ての主要データ経路の活動を、時間間隔による
サンプリング技術を用いてモニタするシステムを
示している。サンプルは、或る時間間隔における
サンプルの数と前の時間間隔におけるサンプルの
数との比を表わす様に動的に記録され、動的環境
内の全ての潜在的待ち合せ点の活動が、データ処
理及び通信装置の使用に関する統計的データを与
える様に記録される。この特許明細書は、モニタ
装置を示しているが、その様なモニタ装置により
駆動される負荷の平衡化については何ら示してい
ない。 作業負荷の平衡化が全て割当て時間に達成され
ている訳ではない。例えば、米国特許第4099235
号明細書は、２つの実時間データ・プロセツサを
有し、所与のタスクがそれらの一方のデータ・プ
ロセツサにおいて選択的に実行される、データ処
理システムの動作方法を示している。その様な選
択は、タスクの性質及びどのプロセツサがその様
なタスクに関して動作する様に選択されたかに依
存する。各データ・プロセツサは、その使用率を
連続的に決定するために連続的にモニタされる。
各プロセツサには、そのプロセツサの過負荷の限
界よりも低い、その様な使用率の所定の上限値が
割当てられている。その様な上限値を超えたと
き、一方の使用中のデータ・プロセツサにおいて
実行されているタスクが他方のデータ・プロセツ
サに割当てられ、その他方のプロセツサがそのタ
スクを実行する。この米国特許明細書は、デー
タ・プロセツサ間で活動タスクをシフトさせる方
法として、使用の閾値を用いている。その開示さ
れた方法は、好ましくは、使用率を示す、実行さ
れているタスクから生じる待ち時間と、自由時間
との比を用いている。この米国特許明細書は、デ
ータ・プロセツサ間に於る入出力負荷の平衡化に
関連して電気機械的スイツチにより周辺装置がそ
れらのデータ・プロセツサ間でスイツチングされ
る、米国特許第3665404号明細書に記載の方法に
も関連している。前述の米国特許第4099235号明
細書に記載の方法に於ては、多くの実時間動作が
バツチ処理と同様であり、従つて実行されていな
いタスクがプロセツサ間において容易に移転され
る。これは、負荷を平衡化する為に、非活動タス
クのみが移転される事を意味する。 活動が制御データ・プロセツサの制御範囲を超
えて変化する場合のある動的データ処理システム
においては、種々のデータ・プロセツサ／データ
処理経路間の負荷の平均化は、データ処理のスル
ープツトを最大限にするために負荷平衡化のため
のデータ転送が最小限になる様に、後の活動にお
ける未知の動的変化に充分適応すべきである。 ページング及びスワツピング環境においては、
記憶システムに対するホストの制御を最小限にし
て、多重タスク処理のページング・アクセスのた
めに、複数のアクセスが行なわれることが望まし
い。即ち、ページング及びスワツピング記憶シス
テムは、ページング及びスワツピング環境の完全
性を確保するために各々の独立した動作を維持し
て、ホスト又はCPUの動作を最大限にするため
の制御手段を有すべきである。ページング及びス
ワツピング環境における装置間の非同期的動作の
平衡化は、データ記憶システムの利用可能性を改
善することができる。 ［発明の概要］ 複数の装置を用いた環境において、実行される
べき作業を有していない或る装置が他の装置に照
会する。他の装置は、実行すべき動作を上記の或
る装置に移転させることができる。作業の有無の
評価は、種々の装置の作業待ち行列を調べること
により行なわれる。本発明の或る特定の態様にお
いては、複数の動作レベルを有するデータ記憶階
層の内部動作は該階層に関連する外部動作と実質
的に非同期的に実行される。該階層の或るレベル
における種々の装置は、より下位のレベルに関し
て実行すべき作業の待ち行列を有している。或る
レベルの或る装置が下位のレベルの作業を少しし
か又は全く有していないとき、その装置はそのレ
ベルにおける他の装置にその様な下位のレベルの
作業を自己に供給する様に要求し、他の装置に代
つてその作業を実行する。本発明のもう１つの態
様においては、或るレベルにおける各装置が、下
位のレベルに関して実行すべき作業（データ転送
の如き）を含む作業待ち行列を有している。上記
の或るレベルにおける或る装置の待ち行列が空に
なつたとき、その装置は他の装置に照会して、他
の装置の上記或るレベルの作業待ち行列から作業
を移転させることを要求する。 ［実施例］ 第１図乃至第４図は、本発明を用いた周辺デー
タ記憶階層を示している。第１図の全体的配置
は、データを記憶及び検索するためにデータ記憶
階層１０に結合された、CPU、多重処理環境等
の如き、ホスト１１を示している。データ記憶階
層１０は、いずれかのメモリ制御装置１７を経て
ホストに結合されている複数のDASD１６を含
む。メモリ制御装置１７は、半導体装置のランダ
ム・アクセス・データ記憶アレイより成り、通常
のアクセス回路２６を有しているいわゆるシステ
ム記憶装置３０中に埋め込まれたキヤツシユ４０
を共用している。アクセス回路２６は、各々メモ
リ制御装置１７に結合された１対の入出力両方向
ポートＰ１及びＰ２を有するアクセス制御スイツ
チを含む。記憶装置３０は更に、どのデータがキ
ヤツシユに記憶されているかを識別するための半
導体データ記憶アレイ中に記憶された記録装置４
３を含む。記録装置４３は、ホスト１１がDASD
１６のアドレスを用いてキヤツシユ４０に記憶さ
れているデータにアクセスできる様にキヤツシユ
に記憶されているその様なデータのアドレスを
DASD１６のアドレスに関連付ける。DASD１
６、メモリ制御装置１７及びホスト１１に関する
キヤツシユ４０の動作は、以下の説明から理解さ
れよう。 或るメモリ制御装置１７がもう１つのメモリ制
御装置１７に代つて作業を実行することにより作
業負荷を平衡化するために、両メモリ制御装置１
７に結合されているメツセージRAM１８を経て
メモリ制御装置間で制御メツセージが交換され
る。その動作は、一方のメモリ制御装置１７が軽
い負荷しか又は全く負荷を有していないとき、そ
のメモリ制御装置が作業の移転を要求する要求メ
ツセージを他方の作業移転側のメモリ制御装置１
７に供給する様に行なわれる。作業移転側のメモ
リ制御装置１７は、その作業負荷を調べ、適当で
あれば、所定数の作業ジヨブを作業要求側のメモ
リ制御装置に供給する。作業要求側のメモリ制御
装置は、作業移転側のメモリ制御装置に代つてそ
れらのジヨブを実行する。本発明の１つの好まし
い形においては、或るDASD１６に対する１つの
データ記憶アクセス要求（１つ又はそれ以上デー
タ・レコード）が代理作業単位を構成するが、本
発明がこれによつて限定されることはない。 データ記憶階層においてメモリ制御装置１７と
DASD１６との間で行なわれる重要な非同期的動
作の１つは、ホスト１１から受取られてキヤツシ
ユ４０に記憶されたデータをDASD１６上に記録
することである。“書込”と呼ばれるその様な動
作は、書込待ち行列（WRQ）１９に入れられ
る。それらの書込は代理作業の主要部分を構成す
るが、或る状況においては、DASD１６からキヤ
ツシユ４０へ“読取”られるべきデータが代理作
業として転送される。１つの実施例においては、
各メモリ制御装置１７がそれ自身の独立した書込
待ち行列を有している。第１図に示されている第
２の実施例における共通の書込待ち行列において
は、WRQ１９は両方のメモリ制御装置１７に共
通である。この第２実施例の配置においては、
WRQ１９は、両メモリ制御装置１７から書込み
ジヨブを受取り、それらを単一の待行列に入れ
る。いずれのメモリ制御装置１７がDASD１６に
書込を行なう必要があるとき又はデータがDASD
１６に書込まれるべきことを示す小さな負荷又は
他の作業状態を有するときには直ちに、そのメモ
リ制御装置１７がWRQ１９にアクセスして、デ
ータ記憶階層における全てのメモリ制御装置に関
連するデータをキヤツシユ４０からDASD１６へ
書込む。この第２実施例の配置は、暗黙の代理作
業の配置を与える。 第２図は、データ記憶階層において作業移転側
のメモリ制御装置１７のために代理作業を実行す
る作業要求側のメモリ制御装置１７の全体的機械
動作の流れを示している。代理作業の実行におい
ては、ホスト１１により供給された指定及び他の
要求に対する各メモリ制御装置１７の応答責任が
考慮される。ホスト１１の指令及び要求を受取る
ために、各メモリ制御装置１７は、複数のいわゆ
るチヤネル・アダプタ３２によつてホスト１１に
結合している。第２図に示されている如く、チヤ
ネル・アダプタ３２は、メモリ制御装置１７にお
ける後述するデイジタル・プロセツサがホスト１
１からの指令に応答することができる様に、ホス
トの要求を示す信号を供給する。機械動作のステ
ツプ３２０において、メモリ制御装置１７は、チ
ヤネル・アダプタ３２がホスト１１により供給さ
れた指令を実際に受取つているか否かを調べる。
メモリ制御装置１７は、ステツプ３２１において
受取られた指令に応答し、それから再びチヤネ
ル・アダプタ３２がホスト１１からの指令を受取
つているか否かを調べるためにアイドル・ループ
３２２に入る。この様にして、ホスト１１からの
指令は、メモリ制御装置１７により優先的に実行
される。いずれのチヤネル・アダプタ３２からも
何ら指令が送られてこなければメモリ制御装置１
７は、メモリ制御装置１７、キヤツシユ４０及び
DASD１６間における前述の非同期的動作を実行
するために、後述する作業待ち行列を調べる。非
同期的動作を開始するために、ステツプ３２３に
おいて、読取−書込（Ｒ−Ｗ）の優先順位が調べ
られて、データが初めにDASD１６からキヤツシ
ユ４０へ転送されるべきか（読取）又はキヤツシ
ユ４０からDASD１６は転送されるべきか（書
込）が決定される。その様な優先順位は、待ち行
列の長さ、キヤツシユの占有、キヤツシユの利用
可能なすなわち自由なスペース等に依存する。ス
テツプ３２３において読取が優先している場合に
は、メモリ制御装置１７は、ステツプ３２４にお
いて、読取待ち行列（RQ）を調べる。実行され
るべき非同期的作業が読取待ち行列において識別
されると、ステツプ３２３に示されている優先順
位によつて、読取動作（DASD１６からキヤツシ
ユ４０へのデータの転送）がステツプ３２５にお
いて実行される。それから、メモリ制御装置１７
は再びアイドル・ループ３２２に入つて、ホスト
１１からの指令を探索する。この様にして、非同
期的動作と指令の実行（各ホスト１１との同期的
動作）とが動的にインターリーブされる。ステツ
プ３２４において、実行されるべき作業が読取待
ち行列（RQ）において見出されない場合には、
メモリ制御装置１７は、ステツプ３２６におい
て、書込待ち行列（WQ）を調べる。（この待ち
行列は、局所及び代理の両方における全ての書込
の活動を含むことができる。）WRQ１９の如き、
その書込待ち行列にエントリが生じていれば、ス
テツプ３２７において書込が実行される。それか
ら、メモリ制御装置１７はアイドル・ループ３２
２に入つて、ホスト１１からの指令を再び探索す
る。或る状況においては、受取られた指令は、上
記の非同期的動作に割込むことができる。即ち、
非同期的動作の実行の決定と実際のデータの転送
との間において、時間が経過する。その様な遅延
の間に、非同期的動作に何ら干渉せずに、指令が
実行される。 ステツプ３２３において、データがキヤツシユ
４０からDASD１６に書込まれるべきであること
を示す、非同期的動作の優先順位が見出された場
合には、メモリ制御装置１７は、ステツプ３３０
において、初めに書込待ち行列（WQ）を調べ
る。書込待ち行列に何らかのエントリがあると、
ステツプ３２７において、書込が実行される。ス
テツプ３３０において、書込待ち行列が空であれ
ば、メモリ制御装置１７は、ステツプ３３１に進
んで、読取待ち行列（RQ）を調べる。読取待ち
行列にエントリが見出されれば、そのエントリに
対応する読取動作がステツプ３２５において実行
される。 ステツプ３２０において、実行されるべき指令
がなく、又読取待ち行列及び書込待ち行列に示さ
れている如き実行されるべき非同期的作業もない
場合には、ステツプ３３２において、メモリ制御
装置１７はステツプ３２６又は３３１から代理作
業を探索する。その様な代理作業は、読取待ち行
列又は書込待ち行列に加えられ、又は作業要求側
のメモリ制御装置により別個に実行されてもよ
い。代理作業の設定から実際のデータ転送の実行
迄の時間が経過した後、メモリ制御装置１７は再
びアイドル・ループ３２２に入る。この様にし
て、代理作業も又、指令の実行及び他の非同期的
動作と動的にインターリーブされる。キヤツシユ
４０とDASD１６との間のデータの転送について
は周知であるので、特に記載しない。 第３図及び第４図は、本発明を用いた周辺シス
テム即ちデータ記憶階層１０を示している。第３
図は該システムを論理の形で示し、第４図は該シ
ステムを電子回路又はハードウエアの形で示して
いる。第３図において、単一のホスト１１は、ペ
ージング及びスワツピング・データのために、周
辺システム１０と通信する。“ホスト”は、
CPU、データ処理システム、単一の装置として
働く多重処理の環境等を含む。複数の入出力接続
１２，１３，１４及び１５は、ホスト１１をペー
ジング記憶装置である周辺システム１０へ接続す
る。これらの入出力接続は、周知の如く、IBM
コンピユータと共に用いられているものでよい。 ページング及びスワツピング・データは、２レベ
ル階層記憶装置の下位レベルを構成する支援記憶
装置に記憶される。支援記憶装置は複数のDASD
１６より成る。各メモリ制御装置１７は、キヤツ
シユ４０をDASD１６に結合させる経路手段を構
成している。図示されている実施例においては、
単一のストリングのDASD１６が示されている
が、そのストリングは、周知の技術を用いて、第
１図に示されている如く、複数のメモリ制御装置
１７の間でスイツチング可能である。その動作に
おいて、4096バイトのデータ・ブロツクがホスト
１１とDASD１６との間を迅速に転送される。８
つのDASD１６が各々、任意の入出力接続１２乃
至１５を経て独立にアクセスされる様に、アドレ
スＤ０〜Ｄ７を有している。即ち、ホスト１１は
任意の入出力接続を経て任意のDASD１６をアド
レスすることができる。各DASD１６には、複数
のアクセス経路の他に、複数のアクセス・アドレ
スが与えられている。その様なアクセス・アドレ
スは、アドレス構造２０を有している。制御装置
（システム１０）アドレスは、典型的には３ビツ
トの部分CUにより示される。実際の物理的
DASDアドレスは、８つのDASD１６に対して３
ビツトを有する部分DEVにより示される。
DASD１６の実際のアドレスを修飾するアクセ
ス・アドレス修飾子の部分ACは、本実施例にお
いては、２ビツトより成る。装置Ｄ０をアドレス
する４つのアクセスのうち１つは、AC部分が全
てゼロである、直接アクセスである。装置Ｄ０へ
の他の３つのアクセスは、キヤツシユ４０を経て
行なわれ、01，10及び11より成るACビツト・パ
ターン２２によつて識別される。これらの３つの
アクセスのための装置アドレス部分DEVは全て
同じである。ホスト１１が、キヤツシユ４０を経
てデータにアクセスする場合を含む４つのアクセ
スの中の１つを用いて、DASD１６のデータにア
クセスするとき、任意のDASD１６に関して複数
の独立した入出力動作が実行され、各アクセスの
ために１つの独立した動作が実行される様に、各
アクセスが別個の論理装置として処理される。特
定の周辺システム１０の電子回路構成に応じて、
DASD１６は、キヤツシユに関連する３つの装置
アドレスによりキヤツシユ４０がアクセスされる
と同時に、そのアクセスから独立して、アドレス
２１によりアクセスされることができる。アドレ
ス２１は、任意の論理装置のアクセスの場合と同
様に、ホスト１１により、任意の入出力接続１２
乃至１５を経て供給されることができる。装置Ｄ
１は、AC部分が全てゼロであり、DEV部分が
001である、アドレス２４によつて直接アクセス
される。論理装置（キヤツシユ）アクセス２５
は、論理装置アクセス２２及び２３の場合と同様
なパターンを有し、他のDASD１６についても同
様である。 フロント記憶装置即ち周辺システム１０のペー
ジング記憶階層の上位レベルは、制御機構３１に
よりアクセス及び制御される。システム記憶装置
３０、制御装置３１及びホスト１１の間の信号転
送は、複数のチヤネル・アダプタ３２を介して行
なわれる。それらのチヤネル・アダプタ３２は
CAA，CAB，CAC，CADとして示されている。
それらのチヤネル・アダプタは、入出力接続１２
〜１５を介してコンピユータへ接続される制御装
置にある接続回路である。DASD１６とシステム
記憶装置３０との間の信号転送は、制御機構３１
の指示の下に、データ・フロー回路３３を介して
行なわれる。データ・フロー回路３３は、データ
処理システム中の通常のデイジタル信号を、当技
術分野において周知の如き、デイスク記憶装置と
共に使用可能な直列形式及びプロトコルに変換す
る。データ・フロー回路３３は、装置アダプタ
（DAA）３４、及びデイスク制御アダプタ
（DCA）３５を介して、信号を転送する。DASD
１６はアドレスDCHRによつてアドレスされる。
アドレスDCHRのＤは装置アドレスDEVに対応
し、Ｃはシリンダ・アドレスを示し、Ｈはヘツド
（記録表面）・アドレスを示し、Ｒはレコード番号
を示す。レコードは、周知の如く、デイスク記憶
装置上の回転位置によつて迅速に見出される。シ
ステム記憶装置３０は３つの主要部分を有する。
第１の部分はキヤツシユ４０である。キヤツシユ
４０は、ホスト１１によつて迅速にアクセスされ
るべきページング・データを記憶し、且つDASD
１６に書こまれるべきページング・データを記憶
するためのものであつて、ホスト１１がそのよう
なデータを受取るためにDASD１６を待機する必
要がない様にする。キヤツシユを設ける原理は、
前述の参照文献中に説明されている。キヤツシユ
４０に記憶されているデータへのアクセスは、複
数のレジスタより成るデイレクトリ（DIR）４３
を介して行なわれる。それらのレジスタはDASD
１６のアドレス（DCHR）、データが記憶されて
いるキヤツシユ４０中のレジスタのアドレス、及
び他の制御情報を識別する信号を含む。これにつ
いては、後に第５図に関連して説明する。キヤツ
シユ４０は比較的大きいので（数メガバイト）、
キヤツシユ４０へのアクセスは、ハツシユ回路４
４において実行されるいわゆるハツシユ法によつ
て改善される。アドレスのハツシングは周知であ
り、本発明と直接の関連を有しないので、更に詳
述しない。ちらし回路４４の出力は、散乱索引表
（SIT）４５をアドレスする。表４５は、記録装
置４３をアドレスしてキヤツシユ４０をアクセス
するために、記録装置４３へのちらし演算された
アドレスをインデツクスする。各キヤツシユ・ア
クセスにおいて、１つ又はそれ以上の記録装置エ
ントリが含まれていてもよい。所与のちらし演算
出力に関連する複数のエントリはちらしクラスと
呼ばれ、単一又は二重にリンクされたリストを用
いて相互にリンクされている。それによつて、記
録装置４３への単一のアクセスで、DASD１６の
所与のアドレス範囲について、キヤツシユ４０を
完全に走査出来る。キヤツシユ４０は、内部バス
４１を介してチヤネル・アダプタ３２との間で信
号を転送し、内部バス４２を介してデータ・フロ
ー回路３３との間で信号を転送する。システム記
憶装置３０のために使用されるRAMとDASD１
６との間のデータ信号の転送は周知であり、更に
詳述しない。 制御機構３１は３つの主要部分を有する。第１
の部分即ちアドレス及び指令評価器５０はバス接
続５１，５２，５３及び５４を介してチヤネル・
アダプタ３２に接続される。評価器５０は、チヤ
ネル・アダプタ３２を介してホスト１１から種々
の入出力指令を受取り、それを部分的にデコード
し、ホスト１１から指令と共に受取られたDASD
のアドレスが、直接アクセスのアドレスか論理ア
クセスのアドレスかを決定する。アドレス２１，
２４等によつて直接アクセスが指定されると、評
価器５０は、直接アクセス制御部５６を活動化す
る。制御部５６は、DASD１６をホスト１１へ接
続する制御装置の技術を用いて構成されている。
この様なアクセス制御は周知であるので、更に詳
述しない。ホスト１１から制御部５６を介して
DASD１６迄の動作は、チヤネル・アダプタ３２
の１つを介してDASD１６をホスト１１へ予約す
る能力を含む。これは、アドレスされたDASDへ
のアクセスが、特定のチヤネル・アダプタ３２に
限定されることを意味する。コンピユータを用い
て実行される予約及び解放原理は周知であり、更
に詳述しない。 評価器５０は、アドレスを伴う指令をホスト１
１から受取つて、ビツト・パターン２２及び２３
又は２５により示されている如き、３つの論理ア
クセスの１つを検出することができる。その場
合、評価器５０は、キヤツシユ４０にアクセスし
て、そこへページング・データを記憶し又はそこ
からページング・データを検索するために、経路
６０の１つを介してキヤツシユ・アクセス制御部
６１と通信する。論理アクセスがホスト１１から
の指令により指令された時、DASD１６は予約さ
れ得ない。即ち、装置Ｄ０がホスト１１によるア
クセスのためにチヤネル・アダプタCAAへ予約
されている場合、ホスト１１は、更に、経路１４
及び制御部６１を介して、周辺システム（記憶シ
ステム）１０へ独立したデータの要求を送ること
ができる。その要求されたデータがキヤツシユ４
０にない場合、制御部６１は、経路６６及び制御
部５６を介してDASD１６をアクセスする。それ
は、アドレスされたDASDがチヤネル・アダプタ
CAAへアクセスのために予約されている場合で
も行なわれる。この様にして、DASD１６は、デ
ータ処理動作のために予約されるが、ページン
グ・データ動作のアクセスのためには完全に解放
されている。 制御部６１は、複数の状況表示レジスタと共に
動作する。例えば、論理装置制御ブロツク・レジ
スタ（LDCB）６２は、後に第５図に関連して説
明される如く、キヤツシユ４０を介する論理装置
アクセスに関連した制御情報信号を含み、各々の
要求されたアクセスが独立的に処理される様にす
る。バス４１を介するキヤツシユ４０とチヤネ
ル・アダプタ３２との間のデータ信号の転送は、
１組のチヤネル制御ブロツク・レジスタ（CCB）
６３に記憶されている信号によつて示される。キ
ヤツシユ４０へのアクセスは、バス６４を介して
ちらし回路４４へちらし動作を要求することによ
つて開始される。ちらし回路４４が記録装置４３
にある正しいエントリを識別すると、そのエント
リはシステム記憶装置３０から１組のアクチブ・
デイレクトリ・エントリ・バツフア・レジスタ
（ADEB）７６へ転送され、制御部６１は、その
様な制御情報を得るために更にシステム記憶装置
３０を参照しないで、キヤツシユ４０と共に動作
することができるようになる。記録装置４３が、
論理アクセスにより要求されたデータがキヤツシ
ユ４０にないこと、即ち記録装置にエントリがな
いことを示すと、その要求されたデータはDASD
１６からキヤツシユ４０へ転送され、次いでホス
ト１１へ中継されねばならない。この動作は、読
取要求を１組の待ち行列レジスタ６９の読取待ち
行列RQに入れることによつて、極めて非同期的
に達成される。或る場合には、制御部６１は、記
録装置４３がちらし回路４４又は散乱索引表４５
に頼ることなくアクセスできるように、先行アド
レス情報を有する。このアクセスは、記録装置４
３に直接アクセスするバス４３Ａによつて示され
ている。キヤツシユ４０にミスが生じた場合、制
御部６１は、経路６６を介してDASD１６をアク
セスする。更に、他に通信が、両方向矢印６８に
より示されている。制御部５６がバス４２を介し
てデータ信号をDASD１６からキヤツシユ４０へ
転送した時（バス４２は、キヤツシユ４０への転
送とキヤツシユ４０からの転送とが同時に行なわ
れない時、バス４１と結合することができる）、
制御部５６は、制御部６１に経路６７を介して、
ページング・データがキヤツシユ４０へステージ
ング即ちプロモーシヨンされたことを知らせる。
次に、制御部６１は、適当な表示信号をホスト１
１に供給し、ホスト１１がシステム１０からデー
タを要求して、そのデータがキヤツシユ４０から
ホスト１１へ迅速に中継されるようにする。この
ような手順は従来技術において知られており、デ
ータ処理システムと関連して使用される場合に
は、チヤネル指令リトライと呼ばれる。 ホスト１１によつて周辺システム１０へ供給さ
れる入出力指令は、デイスク記憶装置を動作させ
ることに関連して使用される指令である。論理ア
クセスのための他の指令は、ページング・パラメ
ータ設定指令を含む。この指令は、後述する如
く、制御部６１を起動させる。複数アクセスのた
めのアドレス構造２０は、直接アクセス・アドレ
スのみを使用するデイスク記憶装置のためのアド
レス構造と同じである。従つて、本発明の実施に
おいては、制御部５６を介して通常のDASDを使
用するホスト１１の入出力配置に、最小限の変更
を加えるだけでよい。また、DASD１６及びホス
ト１１に関するキヤツシユ４０の動作は、改善さ
れた同時的アクセスを可能にし、キヤツシユ原理
に基く見掛け上の記憶装置を実現する。この記憶
装置は、高い性能、しかも大きな容量を有してい
る。 メモリ制御装置１７において代理作業を行なう
場合には、後述される如く、代理待ち行列８４が
評価器５０に加えられる。前述の如く、代理書込
動作には、書込待ち行列WQが、局所及び代理動
作の両方に用いられる。代理待ち行列８４は、
DASDからキヤツシユへの代理読取動作にも有用
である。実ましい実施例においては、代理待ち行
列８４は、１つのDASDに関して行われる１つの
書込又は読取動作の如き代理作業ジヨブをDASD
１６毎に１つだけ含む。更に、読取代理ジヨブが
用いられる場合には、代理ビツト（Ｐ）９７が
LDCB６２に含まれている。更に、各記憶デイレ
クタ１７の各々に設けられた作業待ち行列６９
は、読取待ち行列RQ及び書込待ち行列WQを含
んでおり、又共通即ち共用の作業待ち行列を用い
ずに非同期的代理作業ジヨブが完了したときに、
他のメモリ制御装置１７がその対応する記録を更
新することができる様に、その他のメモリ制御装
置１７に応答が供給されねばならないことを示す
ために、代理ビツトＰを含んでいてもよい。メツ
セージRAM１８はアクセス及び通信回路３３５
を含み、アクセス及び通信回路３３５は、メモリ
制御装置１７がRAMアレイ３３６をアクセス
し、他のメモリ制御装置１７における対応するメ
ツセージ・アレイを経て通信を行なうための命令
を与えることを可能にする。即ち、第１図に示さ
れているメツセージRAM１８は、１つの好まし
い実施例においては、各メモリ制御装置１７に１
つ、即ち２つのアレイより成つている。他の実施
例においては、いずれかのメモリ制御装置１７に
パツケージングを有する、単一のメツセージ
RAM１８が設けられてもよい。メツセージ
RAM１８において、アクセス及び通信回路３３
５は、データ処理技術の分野において周知である
通常のアクセス及び通信制御回路３３７を含む。
評価器５０により転送された代理データが代理待
ち行列８４に供給されて、Ｐビツト９７及び作業
待ち行列６９を更新する様に、データ・フロー即
ちパラメータ・データがメツセージRAM１８を
用いてバス３３８及び３４０を介して転送され
る。その様なパラメータ・データは、評価器５０
が、ホスト１１により供給された要求に応答して
指令を供給する場合と同様にして、制御部６１及
び５６に適当な指令を供給することを可能にす
る。通常のハンドシエーキング・タグ制御が、線
３４１により示されている如く制御回路３３７と
評価器５０との間に、そして線３４２により示さ
れている如く他の記憶制御装置へ与えられてい
る。その様なタグ制御は周知であるので、更に詳
述しない。 第４図は第３図に示される実施例の変形であ
る。制御機構３１がコンピユータ化された形態で
示されている。即ち、第４図のデイジタル・プロ
セツサ３１Ｐは、経路５１〜５４を介してチヤネ
ル・アダプタ３２と直接に通信する。ホスト１１
とDASD１６との間のデータ・フローは、チヤネ
ル・アダプタ３２からデータ・フロー回路３３へ
直接に延長されるバス７０を介して行なわれる。
チヤネル・アダプタ３２は、現今の制御装置によ
つて実施される如く、バス７０との間の切換えを
実行する既知の切換回路を有する。プロセツサ３
１Ｐは、周知の如く、バス７１を介してデータ・
フロー回路３３を制御する。プロセツサ３１Ｐ
は、バス７２を介してシステム記憶装置３０と通
信する。バス７２は、典型的にはアドレス信号、
読取指令信号、書込指令信号などをシステム記憶
装置３０へ送る。プロセツサ３１Ｐは、制御記憶
装置７３に記憶された１組のマイクロコード・プ
ログラムによつて制御される。プロセツサ３１Ｐ
は、バス７４を介してマイクロプロコード・プロ
グラムをフエツチして、第３図における制御機構
３１について説明した制御機能の全てを実行す
る。例えば、評価器５０は、その機能を、プログ
ラム（ACE）５０Ｐを実行するプロセツサ３１
Ｐによつて実行される。同様に、制御部５６は、
その機能を、プログラム（DAC）５６Ｐを実行
するプロセツサ３１Ｐによつて実行される。同様
に、制御部６１は、プログラム（CAC）６１Ｐ
に対応する。勿論、記憶システムを動作させるた
めには、診断その他のために、プログラム（OP）
７５によつて示される如き多くの他のプログラム
を必要とする。更に、制御記憶装置７３は、論理
装置制御ブロツク・レジスタ６２（代理ビツト９
７を含む）、アクチブ・デイレクトリ・エント
リ・バツフア・レジスタ７６、待ち行列レジスタ
６９（WR，RQ及びＰを含む）、チヤネル制御ブ
ロツク・レジスタ６３、及び本発明と関連を有し
ないがシステム１０を動作させるためにプロセツ
サ３１Ｐが使用する他のレジスタを含む。例え
ば、ちらし回路４４は、その機能をプログラム７
５によつて実行される。プログラム７５とシステ
ム記憶装置３０にある散乱索引表４５との通信
は、勿論プロセツサ３１Ｐを介して行なわれる。
プロセツサ３１Ｐは、プログラムを実行して、バ
ス７２を介して、適当な出力制御信号をシステム
記憶装置３０へ送る。表４５が制御記憶装置７３
に設けられれば、動作はスピード・アツプされ
る。 本発明の詳細な動作の説明を続ける前に、本発
明の実施を成功させるために必要な制御データを
含むレジスタについて、第５図を参照しながら説
明する。レジスタ６２は、論理装置の各々に関し
て記憶システム１０の全ての動作を効果的に処理
するために、プロセツサ３１Ｐによつて使用され
る制御データを含む。従つて、DASD１６の各々
のために、３つの論理装置制御ブロツクが存在す
る。８個の装置を有する記憶システム１０におい
て、24個の論理装置制御ブロツクが存在する。制
御部５６を介して処理されるDASD１６への直接
アクセスは、論理装置制御ブロツクを必要としな
い。制御部５６は、先行技術に基くデイスク記憶
装置と同じ様に処理するからである。 レジスタ６２は、制御データを４つの主要部分
に配列することによつて最も良く理解できる。基
本部分（FOUND）８０は、実施例の基本的構造
機能を説明する制御データに関連する。ページン
グ・パラメータ部分（PPARMS）８１は、ホス
ト１１から受取られたページング・パラメータ設
定指令に関連する制御データを含む。指令パラメ
ータ部分（CPARMS）８２は、ホスト１１から
受取らけたセクタ設定、シーク、及びID探索指
令に関連する制御データを含む。読取パラメータ
部分（RPARMS）８３は、データ信号をキヤツ
シユ４０へ転送するために、DASD１６にアクセ
スする時に使用される制御データを含む。 基本部分８０は、次の如き制御データ・フイー
ルドを含んでいる。装置フイールド（ODE）９
０は、現在の論理制御装置ブロツクに関連した論
理装置に関し、装置終了がホストのために生じた
ことを示す単一のビツトである。チヤネル・マス
ク・フイールド（CNL MASK）９１は、キヤツ
シユ４０を介して指定されたDASD１６のデータ
へアクセスするために、ホスト１１のどのチヤネ
ル・アダプタ３２が（従つて、どのチヤネルが）
論理装置を能動化したかを示す。論理アドレス・
フイールド（LDADDR）９２は、論理アドレス
のいずれが論理装置制御ブロツクに関連している
かを示す。例えば、DASD１６のフイールド９２
は、DASD１６に基く３つの論理装置の第１のも
のに対してビツト・パターン01000を含む。実際
問題として、論理装置制御ブロツクのアドレシン
グは、ベース・アドレスからのオフセツト値とし
て使用される論理装置アドレスによる。論理装置
アドレス・フイールド９２はレジスタ６２の検査
及びシーク指定機能を含む。指令フイールド
（CMD）９３には、指定された論理装置に対して
システム１０で現在活動状態になつているホスト
１１から受取られた指令が記憶される。シーケン
ス・フイールド（SEQ）９４は、順次的アクセ
スがホスト１１によつて指定されたかどうかを表
示する単一のビツトである。このビツトが活動状
態であれば、ホスト１１はデータの一連のページ
ング・ブロツクを所定のシーケンスで読取ること
を意味する。チヤネル指令リトライ・フイールド
（CCR）９５は、チヤネル指令リトライが進行中
であること（即ち、チヤネル指令リトライがホス
ト１１へ送られたこと）を示すビツトである。チ
ヤネル指令リトライは、既知の入出力システム動
作の一部であり、キヤツシユ４０のミスが生じた
時に使用される。ミス・フイールド（MISS）９
６にあるビツトは、記録装置４３の走査がミス条
件を示したことを表示する。即ち、この場合、所
望されたデータがキヤツシユ４０になかつたか、
ホスト１１によつて書込まれるべきデータについ
て、キヤツシユ４０の中でスペースが割当てられ
なかつたことを示す。代理ビツト（Ｐ）９７が、
基本部分８０に存在している。他の制御フイール
ドもあるが、それらは本発明と関連を有しないの
で説明を省略する。 ページング・パラメータ部分８１はシーケン
ス・フイールド（SEQ）１００を含む。フイー
ルド１００は、多数の連続したブロツク・アドレ
スがホスト１１によつて参照されることを示す。
フイールド１００は、シーケンス・フイールド
（SEQ）９４と同じ情報を含む。読出フイールド
（RO）１０１は、ホスト１１からの読取指令の
結果として、キヤツシ４０からチヤネル・アダプ
タ３２を介してホスト１１へ転送されたページン
グ・ブロツクが、データ転送に続いて無効にされ
てよいことを示す。カウント・フイールド（Ｂ
COUNT）１０２は、処理されるべきページン
グ・ブロツクの現在の数を示す。ベース・シリン
ダ・フイールド（BASE CYL）１０３は、ペー
ジング・パラメータ設定指令の実行中に受取られ
たベース・シリンダ・アドレスを示す。本発明に
関係のない他のフイールドもページング・パラメ
ータ部分８１に含まれている。 指令パラメータ部分８２は、デイスク記憶装置
のシークを実行するために、シリンダ及びトラツ
ク・アドレスと共にDASD１６のアドレスを含ん
でいるシーク・アドレス・フイールド（SEEK
ADDR）１０４を含む。探索フイールド（SID）
１０５は、探索識別引数を含む。セクタ・フイー
ルド（SECT）１０６は現在セツトされているセ
クタ値を含む。セクタ値は、ページング・ブロツ
クにアクセスするためのデイスク記憶装置の回転
位置を示す。 読取パラメータ部分８３は、ホストの要求を満
足させるため、DASD１６へのアクセスが必要で
あることを示す要求フイールド１１０（REQD）
を含む。この場合、データはDASD１６からキヤ
ツシユ４０へ転送され、ホスト１１へ中継されね
ばならない。進行フイールド（RIP）１１１は、
DASD１６からキヤツシユ４０への転送が現在進
行中であることを示す。後処理フイールド
（RA）１１２は、DASD１６からキヤツシユ４
０への転送の後処理が進行中であることを示す。
読取パラメータ部分には、DASD１６とキヤツシ
ユ４０との間の関係状態を示す他の制御フラグを
含ませることができる。装置アドレス・フイール
ド（DADDR）１１３は、読取動作と関連した
DASD１６のアドレスを含む。記録装置インデツ
クス・フイールド（DIR INDEX）１１４は記録
装置４３に対するインデツクスを含む。このイン
デツクスは、装置アドレスによつて指定された記
録装置中の対応するエントリのアドレス、及び対
応するシリンダ・ヘツド及びレコード番号を計算
するために使用される。記憶アドレス・レジス
タ・フイールド（SSAR）１１５は、システム記
憶装置３０の記憶アドレス・レジスタ（図示せ
ず）の指定情報を含む。この指定情報は、ページ
ング・ブロツクをDASD１６からシステム記憶装
置３０へ読出す時に使用される。この点に関して
説明すると、システム記憶装置３０は複数の（例
えば、８個又は16個）アドレス・レジスタ（図示
せず）を含み、これらのアドレス・レジスタは、
ホスト１１とキヤツシユ４０との間、及びDASD
１６とキヤツシユ４０との間で迅速なデータ転送
を実行するためにアドレス可能である単一の記憶
アドレス・レジスタ・フイールドでもよい。現ア
ドレス・フイールド１１８（CADDR）は、キヤ
ツシユ４０とDASD１６との間で信号を転送する
ために、キヤツシユ・ブロツクの現アドレスを含
む。保存フイールド（SAVE）１１９は、データ
処理において通常の如く実行される様に（特に周
辺装置の制御において）、切離された動作のパラ
メータを一時的に保存する領域である。 チヤネル制御ブロツク・レジスタ６３はページ
ング・パラメータ設定フイールド（SPP）１２０
を含む。フイールド１２０は、ページング・パラ
メータ設定指令が受取られたかどうかを示す。ペ
ージング・パラメータ設定指令は、ページング・
モードにおける動作のために、システム記憶装置
３０へのアクセスを能動化する。指令チエイニン
グ・フイールド（CC）１２１は、指令のチエイ
ニングがホスト１１によつて設定されたことを示
す。指令チエイニングは、データ処理技術分野で
広く行なわれている如く、１組の指令を結合する
動作である。読出リトライ・フイールド（RR）
１２２は、システム記憶装置３０で読出リトライ
が活動状態であることを示す。例えば、エラー状
態が発生した時、そのエラー状態からの回復は読
出リトライを必要とするかも知れない。指令フイ
ールド（CMD）１２３は、ホスト１１から受取
られた現在又は最後の指令を含む。この指令は、
記憶システム１０で現在処理されている。チヤネ
ル・マスク（CNL MASK）１２４は、どのチヤ
ネル・アダプタ３２がフイールド１２３の内容を
制御機構３１へ転送したかを示す。論理アドレ
ス・フイールド（LDADDR）１２５は、ホスト
１１によつて現在選択されている論理装置のアド
レスを含む。ポインタ・フイールド（LDCBP）
１２６は、現在の論理装置に関連した論理装置制
御ブロツク・レジスタ６２を指定するポインタ又
はアドレス値を含む。速度フイールド（SPEED）
１２７は接続されたチヤネルのデータ速度を示
す。カウント・フイールド（RWR）１２８は、
リトライが無効にされる前のオーバラン・カウン
トを含む。リトライの閾値は周知であるので、更
に詳述しない。チヤネル制御ブロツク・レジスタ
６３は、必要に応じて他の制御ビツト及び制御フ
イールドを含んでよい。 アクチブ・デイレクトリ・エントリ・バツフ
ア・レジスタ７６は、記録装置４３の１つのエン
トリを含む。従つて、レジスタ７６の説明は、記
録装置４３をも説明することになる。インデツク
ス・フイールド（INDEX）１０７は、その時の
記録装置エントリの論理アドレスである。このフ
イールドは、各エントリにおける自己識別データ
を与える。フイールド１０７は読取パラメータ部
分８３の記録装置インデツクス・フイールド１１
４に含まれる情報と同じものを含む。フイールド
１０８は、データを含むDASD１６のアドレスを
含む。このデータはキヤツシユ４０に転送されて
いるか、又はこれから転送されてよい。CCPフ
イールドは物理装置のシリンダ・アドレスを含
み、CCLフイールドは物理装置の論理シリン
ダ・アドレスを含む。Ｈフイールドはヘツド・ア
ドレスを含み（即ち、DASD１６のどの表面がア
クセスされるべきかを示し）、Ｄフイールドは装
置アドレスを含み、Ｒフイールドはレコード番号
を含み、SECTORフイールドはセクタ・アドレ
ス（即ち、回転的位置）を含む。Ｄフイールドは
装置アドレス１１３に対応する。上記の説明か
ら、レジスタ６２は論理装置の全ての制御情報を
含み、記録装置４３及びレジスタ７６は、論理装
置とは独立したDASD１６の制御情報を含むこと
が分る。即ち、DASD１６とシステム記憶装置３
０との間における記憶システム１０の動作は、全
ての論理装置について同じである。記憶機構３１
は、DASD１６への複数アクセスを与えるため、
ホスト１１とシステム記録装置３０との間に存在
する論理装置の分離状態及び連続状態を発生す
る。レジスタ７６のリンク・フイールド
（LINK）１０９は各ちらしクラスの記録装置４
３のエントリをリンクする。換言すれば、ちらし
回路４４は、表４５を介して、記録装置４３の最
初のエントリにアクセスる。もしこのエントリが
一致しなければ、記録装置４３から第２のエント
リをフエツチするために、リンク・フイールド１
０９が使用される。この第２のエントリは、同一
のちらしクラスにあり、従つて記録装置４３のた
めに、表45の表示によつて指定される。ちらしク
ラスの終りに、リンク・フイールド１０９はオー
ル・ゼロとなり、これはちらし演算の終り又は記
録装置４３におけるエントリの連鎖の終りを示
す。もし表45でオール・ゼロが出てくれば、ミス
が生じたのである。勿論、記録装置４３は、各エ
ントリのために他のフイールドを含むことが出来
る。この様なフイールドは、本発明の範囲外に属
する。 システム記憶装置３０及びDASD１６の間のデ
ータ転送動作は、ホスト１１及びDASD１６の間
の動作及びホスト１１及びシステム記憶装置３０
の間の動作に対して非同期的であり、且つ実質的
に独立している。この独立性を達成するために、
１組の読取待ち行列（RQ）及び書込待ち行列
（WQ）が１組の待ち行列レジスタ６９に設定さ
れる。待ち行列レジスタ６９は、書込待ち行列８
５を含む。書込待ち行列８５は、Ｄ０〜Ｄ４のラ
ベルを有するDASDの各々のために別個の書込待
ち行列を有する。各々の書込待ち行列は、記録装
置４３のインデツクス・フイールド１０７に対応
するインデツクスを含む。更に、この待ち行列
は、DASD１６にアクセスするために必要なアド
レスを記憶する。このアドレスは、シーク引数、
検索引数、セクタ、装置書込及び読取マスク、並
びにキヤツシユ４０にアクセスするためのアドレ
ス部分を含む。その様なアドレス部分としては、
例えばキヤツシユ・ブロツク・アドレス及びシス
テム記憶装置３０をアドレスするためのSSAR
（図示せず）等がある。代理書込ジヨブがもう１
つのメモリ制御装置１７に送られるとき、重複書
込が生じない様に、書込待ち行列８５を消去する
ことが出来る。しかしながら、非同期的書込が生
じる様にすることが重要である。従つて、代理書
込が他のメモリ制御装置へ出力されたことを、書
込待ち行列８５において示すことが望ましい。そ
の様な表示は、各装置に関連する書込待ち行列に
おける単一のビツトPWOによつて示されル。ビ
ツトPWOは、代理書込ジヨブを他のメモリ制御
装置へ送つているメモリ制御装置に、所与の
DASD１６への代理書込が開始されたことを示
す。本発明の１実施例においては、代理書込ジヨ
ブは、DASD１６のための単一の代理待ち行列８
４中に受取られる。両方のメモリ制御装置からの
書込を混合するために、入力代理書込ビツト
PWIが書込待ち行列８５に含まれており、ビツ
トPWIは、メモリ制御装置１７が書込待ち行列
８５を走査するときに、対応するDASD１６に更
に行なわれる書込動作に関して代理待ち行列８４
を調べる様に、メモリ制御装置１７に指示する。
ID３６１は、後述するビツト３５０乃至３６０
に記憶された信号により表わされる代理作業ジヨ
ブの識別を記憶する。その様なIDは、作業要求
側のメモリ制御装置１７のカウンタ即ち代理識別
カウンタ（PIDK）３６３によつて発生される
PIDK３６３は、代理要求がもう１つのメモリ制
御装置１７へ送られる毎に増分される。その様な
IDは、静的フイールド（SD）３６４におけるメ
モリ制御装置の識別を含む。WQ８５において、
書込待ち行列８５の次のエントリを含ませるため
に、リンク・フイールドを設けることが出来る。
又、次の装置書込動作（即ち、キヤツシユ４０中
のどのページがDASD１６へ次に書込まれるべき
か）を指定するためにも、リンク・フイールドを
設けることができる。従つて、書込待ち行列８５
は、所与のDASD１６のための１つ又は複数の書
込情報を含むことができる。 更に、待ち行列レジスタ６９は、読取待ち行列
を含む。その各々は、ラウンドロビン待ち行列を
構成する部分８６及び８７を含む。部分８６は、
どの論理装置が対応するDASD１６からキヤツシ
ユ４０へのデータ転送を必要とするかを示す論理
装置制御ブロツク（LDCB）レジスタ６２のアド
レスを含む。部分８７は、各待ち行列にある３つ
の可能なエントリの１つを指定するポインタを含
む。このエントリは、どの論理装置が次にサービ
スを受けるべきかを示す。例えば、アドレスＤ０
に対応する部分８７は数字２を含む。これは、
LDCB２が次にサービスを受け、それに続いて
LDCB３がサービスを受け、次にLDCB１がサー
ビスを受けることを意味する。アドレスＤ０は、
関連する全ての論理装置について、完全な読取待
ち行列を有する。アドレスＤ１は２つのエントリ
を有する。この読取待ち行列においては、LDCB
１及びLDCB３が部分８７におけるポインタ番号
３と共に指定され、LDCB３が次にサービスを受
けるべきことを示す。読取待ち行列の部分８６，
８７にアクセスすることによつて、プロセツサ３
１Ｐは正しいLDCBレジスタ６２へアクセスする
ように能動化される。それは、データがホスト１
１によつて要求されたシーケンスに対して適当な
シーケンスで、DASD１６からキヤツシユ４０へ
データを転送するためである。代理読取要求をよ
り良好にトラツキングするために、RQ部分８６
は、各LDCBエントリに対して、２ビツトの位置
PRO及びPRIを含むことができる。PROは、代
理読取が他のメモリ制御装置１７に出力されたこ
とを示し、PRIは、代理読取が他のメモリ制御装
置１７からに入力されたことを意味する。代理ビ
ツト９７は、PRO及びPRIビツトの両方を含む
ことができる。読取代理ビツトは、WQ８５に関
して述べた場合と同一である。 所与の時間に単一の代理作業ジヨブしか実行さ
れることができない実施例における代理待ち行列
８４は、代理作業ジヨブが待ち行列に入れられる
１組のレジスタを含む。対応する複数のレジスタ
が多重代理ジヨブ待ち行列を処理することがで
き、各組のレジスタは、同一の情報及びレジスタ
を相互にリンクするためのリンク・フイールド
（図示せず）並びにどの代理ジヨブが初めに行な
われるべきかを示す優先順位標識を含む。第５図
に示されている如く、代理待ち行列８４は、代理
デステージが受取られたことを示すビツトPDR
３５０を含む。“デステージ”は、キヤツシユ４
０から示されたDASD１６へデータを転送するた
めの書込動作に対応する。同様に、PSR３５１
は、代理ステージが受取られたことを示す単一の
ビツトである。“ステージ”は、データがDASD
１６からキヤツシユ４０へ転送される読取動作に
対応する。レジスタ３５２はDASD１６のアドレ
スを含み、装置の表示DO等並びにシリンダ、ヘ
ツド及びレコード番号の内部アドレス表示
（CCHHR）を含む。また、このアドレスは、ビ
ツト３５０及び３５１により表わされるデータ転
送のための適当なキヤツシユ４０の領域をアクセ
スするための記録装置４３への入力を供給する。
キヤツシユ４０におけるデータ記憶スペースの割
振り及び割振り解除は通常の手順に従う。ビツト
３５３には、ブロツク又はレコード・カウント
（BCOUNT）が記憶される。これは、非同期的
データ転送をより効率的に行なうために、単一の
代理要求が複数のレコードを処理することを可能
にする。ビツト３５４は、状況照会が行なわれた
こと、即ち作業要求側のメモリ制御装置１７が代
理作業を探索するために別のメモリ制御装置１７
に照会を行なつたことを示す単一のビツトであ
る。メモリ制御装置１７が、他のメモリ制御装置
にQSを送つて、ホスト１１から更に作業を受取
ることによつて、代理動作が禁止されることはな
い。PS３５５は、他の作業移転側のメモリ制御
装置１７に代つて、代理ステージが開始されたこ
とを示す。これに対応して、PD３５６は、代理
デステージが開始されたことを示す。同様に、
CPD３５８は、PD３５６により示された代理デ
ステージの完了を示す。PE３５９は、代理動作
中にエラーが生じたことを示す。その様なエラー
は、他のメモリ制御装置に送られるものとして供
給されることになる。ビツト３５４乃至３５９
は、メモリ制御装置１７に代理作業ジヨブの状況
を示すメツセージ状況ビツトを構成する。PA３
６０は、代理動作のための肯定応答が送られ又は
受取られたことを示す。QS３５４及びPA３６０
の両方が１に設定されたときは、代理照会が行な
われ、受取られた代理ジヨブが作業移転側のメモ
リ制御装置１７から独立して行なわれる様に、該
メモリ制御装置１７がその要求に対して肯定応答
している。第５図に示されているレジスタの他
に、他のレジスタを記憶システム１０を構成する
ために使用することができる。 第６図はプログラム５０Ｐとそのチヤネル・ア
ダプタ３２に対する接続を示すが、これらは、制
御機構３１の該当する部分に関して、本発明がど
のように実施されるかを示す。本発明に直接の関
係を有しない他の指令及び機能もプログラム５０
Ｐで実行されることを理解されたい。ホスト１１
からの指令は、入出力接続１２〜１５を介してチ
ヤネル・アダプタ３２へ供給される。チヤネル・
アダプタ３２は、通常の指令の前処理を行なう。
それは、指令コード及び論理装置コードをレジス
タ１３０へ供給することを含む。バス１３１は、
レジスタ１３０にあるアドレスの１部を搬送する
が、それは第３図に関して説明した如く制御装置
CUを識別する。バス１３２は、DASD１６のア
ドレスを搬送する。これは、アドレス構造２０
（第３図）のDEVに対応する。バス１３３は、ア
ドレス構造２０のAC部分を搬送するが、AC部分
は、アドレスされたDASD１６への直接アクセス
が行なわれるべきか、又は論理装置のいずれが現
在アドレスされつつあるかを識別する。バス１３
４は、受取らけた指令のコードを制御機構３１へ
搬送する。更に、チヤネル・アダプタ３２は、プ
ログラム５０Ｐを活動化するために、プロセツサ
３１Ｐへ割込信号を供給する。プロセツサ３１Ｐ
は、チヤネル・アダプタ３２からの割込信号によ
つて活動化されると、受取られた指令を処理する
準備として、ステツプ１３５において、本発明と
直接の関連を有しない機能を実行する。ステツプ
１３６において、アドレス部分ACが分析され、
DASD１６への直接アクセスが望まれているの
か、又は装置へのアクセスがキヤツシユ４０を介
して行なわれるのかが決定される。直接モードの
アクセスは、プログラム５６Ｐへの論理経路１３
７を経てプロセツサ３１Ｐによつて行なわれる。
プログラム５６Ｐが活動化されたとき、アドレス
されたDASD１６が使用中になつてキヤツシユ４
０に関しデータ信号を転送するために使用できな
いかどうか調べられる。ステツプ１３６において
直接モードが示されないとき、ページング・モー
ド（即ち、キヤツシユ４０を介して、DASD１６
のデータへアクセスする動作モード）が示され
る。論理ステツプ１４０において、プロセツサ３
１Ｐにある内部レジスタのページ・ビツトが、活
動状態にセツトされる。このビツトは、プログラ
ム５０Ｐがページング・モードで指令を処理して
いることを記憶するために、プログラム５０Ｐに
よつてのみ使用される。プログラム５０Ｐの動作
が完了すると、ページ・ビツトはリセツトされ
る。このため、内部レジスタのビツト位置は示さ
れていない。ステツプ１４０に続いて、本発明と
直接の関連を有しないステツプが141において実
行される。ステツプ１４２において、受取られた
指令がアドレスされた論理装置に対する感知指令
であるかどうか（ホスト１１は記憶システム１０
から感知情報又は状況情報を要求したかどうか）
が決定される。感知指令の場合、論理経路１４３
を経て、ステツプ１４４においてページ・ビツト
が０にリセツトされる。即ち、状況情報がホスト
１１に供給され、それ以上のページング機能は実
行されない。 非感知型の指令であれば、論理ステツプ１４５
が実行される。ステツプ１４５の準備動作とし
て、エラー・チエツク状態が存在するかどうかが
調べられ、また本発明の実施に必要でない他の内
部ハウスキーピング機能（例えば、アドレス設
定）が実行される。次いで、ステツプ145におい
て、プログラム５０Ｐは、ページング・パラメー
タ設定指令（SPP）を検出する。この指令が検出
されると、論理経路１４６を経て、第９図に設定
されたステツプへ行く。そうでなければ、本発明
と直接の関連を有しない機能がステツプ１４７に
おいて実行され、次いでステツプ１４８におい
て、NO−OP（ノー・ポペレーシヨン）が検出さ
れたかどうかが決定される。NO−OPが検出さ
れると、論理経路１４９を経て、本発明と無関係
の機能が実行される。NO−OPが検出されない
と、ステツプ１３８において、ページング・ビツ
トがゼロにリセツトされ、次いでステツプ１３９
において、本発明と無関係の機能が実行される。
次いで、第７図に示されている如く、プログラム
６１Ｐが活動化される。 第７図は、本発明の理解に必要なプログラム５
６Ｐの論理ステツプを示す。プログラム５６Ｐの
活動化は、プログラム５０Ｐ又は６１Ｐによつて
行なわれる。DASD１６への直接アクセスについ
ては、プログラム５０Ｐが５５（第３図参照）で
入ると、ステツプ１５０において、アドレスされ
たDASD１６が選択される。また、直接アクセ
ス・モードがステツプ１５０に続くことを示すた
め、フリツプ・フロツプ１５３（プロセツサ３１
Ｐの内部にある）がセツトされる。ステツプ１５
１においては、アドレスされた装置が、指令を受
取つたチヤネル・アダプタではない他のチヤネ
ル・アダプタ３２へ予約されているかどうかを、
プロセツサ３１Ｐが決定する。もし予約されてい
れば、論理経路１５２はプロセツサ３２Ｐを通常
の予約侵害コードへ導く。これは、要求中のチヤ
ネル・アダプタ３２へ、使用状況を表示する。も
し装置が他のチヤネル・アダプタへ予約されてい
なければ、装置の選択はプログラム５６Ｐにおい
て継続される。 プログラム５６Ｐを介して要求されたDASD１
６へのアクセスは、論理経路６６を介してプログ
ラム６１Ｐからも生じる。そのような要求は、フ
リツプ・フロツプ１５３を設定し、ページング・
アクセスが行なわれていることを示す。プログラ
ム６１Ｐからの要求は、予約評価ステツプ１５１
の後に論理経路６６を経て与えられるので、装置
の予約は、DASD１６へのページング・アクセス
に何の影響も及ぼさない。ステツプ１５１又は経
路６６のいずれからであつても、論理ステツプ
154は、ホスト１１又はプログラム６１Ｐのいず
れかによつてアドレスされたDASD１６が使用中
であるかどうか（即ち、現在データ処理機能を実
行しているのか、又はトラツクの回転方向の探索
の如く独立した機能を実行しているのか）を調べ
る。もし装置が使用中でなければ、ステツプ１５
５において装置使用中フリツプ・フロツプ（図示
せず）が活動状態にセツトされる。この様なフリ
ツプ・フロツプは、装置が使用中であるかどうか
を調べるため、チヤネル・アダプタ３２又はプロ
セツサ３１Ｐによつて感知されることができる。
ステツプ１５６において、アドレスされたDASD
１６の選択が完了して、データ転送が可能にな
る。ステツプ１５７において、動作が実行され
る。即ち、制御装置からアドレスされたDASDへ
の指令がシリンダのシークであれば、ステツプ１
５７において、シリンダ・シーク指令が、目標の
シリンダ・アドレスと共に、アドレスされた
DASD１６へ転送され、読取指令については、
DASD１６からホスト１１へバス７０（第４図）
を介して、又はキヤツシユ４０へバス４２を介し
て、データ信号が読取られる。 他方、アドレスされたDASDが使用中であれ
ば、ステツプ１６０において、装置使用中信号が
要求を出したチヤネル・アダプタ３２又はプログ
ラム６１Ｐへ転送される。装置を動作させるため
の制御データを含む装置制御ブロツクDCB（図示
せず）は、ステツプ１６１において、装置終了フ
ラグ（ODE）が１にセツトされる。プログラム
６１Ｐの場合、DASD１６への試みられたアクセ
スは、レジスタ６２（第５図）の装置フイールド
９０を活動状態にセツトする。ステツプ１６２に
おいて、プロセツサ３１Ｐは、実行されたばかり
の動作が直接アクセスのためであるかページン
グ・アクセスのためであるかを決定する。フリツ
プ・フロツプ１５３は線１６３を介してこの表示
信号を供給する。即ち、フリツプ・フロツプ１５
３が「61」状態にあるとき、プログラム６１Ｐへ
の論理経路６８がとられ、「50」状態の直接アク
セス・モードにあるとき、プログラム５０Ｐへ戻
つて、状況が報告されるとともに、チヤネル・ア
ダプタ３２の終了動作がとられる。このような状
況報告動作及び終了動作は、コンピユータに関し
て通常実行される動作であるので、更に詳述しな
い。 第８図は、システム１０の動作の全体的論理フ
ローを示す。ステツプ１７０において、後に第９
図を参照して説明する如く、プログラム５０Ｐか
らページング・モードがセツトされる。本発明と
無関係の機能がステツプ１７１において実行さ
れ、セツトされたページング・モードの完了が、
プログラム５０Ｐを介してステツプ１７２におい
て報告される。次いで、ホスト１１は他の指令を
送り、この指令はステツプ１７３においてデコー
ドされる。指令の実行はステツプ１７４において
開始される。記録装置４３の探索はステツプ１７
５において成される。それは、キヤツシユ４０中
の記憶スペースが、要求されたページング・ブロ
ツクへ正しく割振られたかどうかを調べるためで
ある。ステツプ１７６においてヒツトが検出され
ると、データ転送（ホスト１１への読取、又はホ
スト１１からの書込）がステツプ１７７において
実行される。次いで、データ転送のためにアドレ
スされたキヤツシユ４０の領域が、LRUリスト
更新ステツプ１７８において、最近時に使用され
たものとして示される。次いで、プロセツサ３１
Ｐは、指令の完了を報告するために、プログラム
５０Ｐへ戻る。受取られた読取指令により生じた
キヤツシユのミスについては、ステツプ１８０に
おいて、読取要求が成され、ステツプ１８１にお
いて、チヤネル指令リトライ信号がプログラム５
０Ｐを介してホスト１１へ送られる。書込指令に
ついては、キヤツシユ４０のセグメントが割振ら
れ、次いで論理経路１８２がとられてステツプ１
７７のデータ転送が実行される。注意すべきは、
キヤツシユへの書込みは、キヤツシユ４０中にス
ペースを割振るために必要な僅かな時間を除い
て、指令の実行を遅らせないことである。ステツ
プ１７３〜１８０は、指令の各連鎖の間、数回実
行されることができるが、ページング・モードは
指令の連鎖当り１回だけセツトされることを理解
されたい。 DASD１６からの非同期的データ転送は、プセ
ツサ３１Ｐによつて活動化されることを要する。
プロセツサ３１Ｐは周知の作業探索走査（アイド
ル走査）を実行する。論理経路１８３がとられる
と、待ち行列レジスタ６９がステツプ１８４にお
いて検査される。待ち行列レジスタ６９により、
データ転送を実行すべきことが示されると、その
ジヨブが送られる。ステツプ１８５においてキヤ
ツシユ・スペースが割振られ、ステツプ１８６に
おいて内部指令ワードの連鎖が形成される。内部
指令ワードは、チヤネル・アダプタ３２を介して
ホスト１１から受取られたCCWと同じである。
こうして、キヤツシユ４０とDASD１６との間の
非同期データ転送の動作は、プログラム５６Ｐを
介して実行される。これは、非同期動作が直接ア
クセス動作と同じレベルであることを意味する。
即ち、非同期的動作は、ホスト１１からの直接ア
クセス要求に優先順位を与えるのではなく、同一
の優先順位を有することを意味する。DASD１６
からキヤツシユ４０へデータを自動的に転送する
ために、処理はステツプ１８７においてプログラ
ム５６Ｐへ戻される。その転送が終ると、ステツ
プ１８８において、プロセツサ３１Ｐは、デイレ
クトリ４３等を更新するために、ハウスキーピン
グ機能を実行する。ステツプ１８９において、作
業は待ち行列６９からはずされる。読取動作につ
いては、装置終了信号がプログラム５０Ｐを介し
てホスト１１へ送られる。ホスト１１からのペー
ジング・パラメータ設定指令は、記憶システム１
０へ、後続する指令の連鎖において、３つの論理
アドレスの１つを介してDASD１６をアクセスす
るためにキヤツシユ４０を用いるデータ転送が行
なわれることを知らせる。 第９図に示されている如く、ページング・パラ
メータ設定論理ステツプの活動化は、論理経路１
４６を介して行なわれる。ステツプ１９０におい
て、チヤネル制御ブロツク（CCB）レジスタ６
３がアクセスされ、ページング・パラメータ設定
（SPP）フイールド１２０が１にセツトされ、指
令連鎖（CC）フイールド１２１が０にセツトさ
れ、読取リトライ（RR）フイールドが０にセツ
トされる。これは、ページング・パラメータ設定
指令の実行のために、レジスタ６３を初期設定す
る。次に、ステツプ１９１において、レジスタ６
３が再びアクセスされ、指令（CMD）フイール
ド１２３がSPPを表わすコードと同じに設定され
る。ステツプ１９２において、レジスタ６３が再
びアクセスされ、チヤネル・マスクが第５図のレ
ジスタ１２４へ転送される。次に、ステツプ１９
３において、論理装置制御ブロツク・レジスタ６
２のポインタが発生され、レジスタ６３のポイン
タ・・フイールド１２６へ転送される。レジスタ
６２のポインタは、レジスタ６２のベース・アド
レスを論理装置アドレスで修正したものである。
次に、ステツプ１９３において発生されたポイン
タに対応するレジスタ６２において、論理ステツ
プ１９４は、スタート入出力（SIO）ホスト選択
信号が受取られたことを示し（これは基本部分８
０に示されていない）、装置（ODE）フイールド
９０がゼロにリセツトされ、チヤネル指令リトラ
イ（CCR）フイールドがゼロにリセツトされ、
シーケンス（SEQ）フイールド９４がページン
グ・パラメータ設定指令から受取られた値にセツ
トされる。この値は、シーケンシヤル動作が実行
されるべきか否かを示す。同様に、ページング・
パラメータ設定指令によつて選択されたページン
グ・パラメータである「読取放棄」ビツトが、ペ
ージング・パラメータ部分８１の読取（RO）フ
イールド１０１に挿入される。ステツプ１９５に
おいては本発明と無関係の論理ステツプがプロセ
ツサ３１Ｐによつて実行される。次に、ステツプ
１９６において、レジスタ６２が論理アドレスに
おいて検査され、シーケンス（SEQ）フイール
ド９４が活動状態にセツトされているかどうかが
決定される。もしセツトされていなければ、プロ
グラム５０Ｐへの戻りが生じ、ページング・パラ
メータ設定指令が実行されたことを示す。シーケ
ンシヤル・モードについては、ステツプ１９７に
おいて、ブロツク・カウントがページング・パラ
メータ部分８１のカウント・フイールド１０２に
セツトされる。シーケンス・フイールド９４が活
動状態であるとき、ページング・パラメータ設定
指令は修飾バイトを有し、このバイトは、指令の
現在の連鎖中で転送されるべきブロツクの数を示
す。ステツプ１９８において、ブロツク・カウン
トが検査される。もしそれがゼロであれば、エラ
ーが生じている。即ち、ホスト１１がゼロ・ブロ
ツクの転送を示すのは正しくない。もしブロツ
ク・カウントがゼロでなければ、プログラム５０
Ｐへの戻りが生じ、ページング・パラメータ設定
指令が成功裡に完了したことが報告される。 単にプログラム５０Ｐが指令をデコードできる
だけでなく、プログラム６１Ｐもページング動作
に関連する指令をデコードできなければならな
い。第１０図は、そのようなデコーデイングに関
連した論理モジユールを示す。ページング・モー
ド論理アドレスの連鎖された再選択の間に、プロ
グラム５０Ｐからのエントリがなされ、プログラ
ム６１Ｐはレジスタ１３０（第６図）にある指令
をデコードし、適当な動作を開始する。エラー状
態も報告される。いくつかの内部レジスタ（IR）
がこのプログラム６１Ｐの実行中に使用される。
これらの内部レジスタは、図を簡略にするために
図示されていない。マイクロコードにおける内部
レジスタの使用及び他の型のプロセツサ３１Ｐの
機能は、周知である。レジスタ１３０（第６図）
にある指令と関連して、論理装置アドレスが与え
られる。処理速度を高めるために、レジスタ６２
の選択された部分がプロセツサ３１Ｐの内部レジ
スタ（図示せず）へ転送される。次に、ステツプ
２００において、基本部分８０にあるフイールド
９１のチヤネル・マスク及びフイールド９２の論
理アドレスがプロセツサ３１Ｐの他の内部レジス
タ（図示せず）へ転送される。ステツプ２０１に
おいては、レジスタ１３０からの指令が内部レジ
スタ（図示せず）へ転送される。ステツプ２０２
において、レジスタ６３がアクセスされ、フイー
ルド１２５（第５図）にある論理アドレスと、レ
ジスタ１３０（第６図）から受取られた論理アド
レスとが比較される。もしアドレスの変更がなけ
れば、ステツプ２０３と２０４が省略される。そ
うでなければ、レジスタ６３がステツプ２０３に
おいて初期設定される。即ち、チヤネル・アダプ
タ３２とレジスタ１３０から取られた現在の制御
データの全てが、レジスタ６３へ転送される。 ステツプ２０４においては、前述の如く、レジ
スタ６２に対する新しいポインタが計算され、レ
ジスタ６３のフイールド１２６へ転送される。ス
テツプ２０５においては、レジスタ６２のSIOフ
ラグ（図示せず）がゼロにリセツトされる。即
ち、現在、指令の実行へ進んでおり、SIOはもは
や新しいものとは考えられない。ステツプ２０６
においては、レジスタ６２の基本部分８０にある
フイールド９５が検査される。もしそれがゼロを
含めば、ステツプ２０７において本発明と無関係
のステツプが実行され、次にステツプ２０８にお
いて、レジスタ１３０に受取られ、且つ２０１で
内部レジスタに記憶された指令が、レジスタ６２
のフイールド９３に記憶される。フイールド１０
０，１０１等にあるフラグがプロセツサ３１Ｐの
内部レジスタ（図示せず）へ転送される。次い
で、ステツプ２０９において受取られた指令を実
行するためのコードが活動化される。指令が完了
した後、マイクロコードはプロセツサ３１Ｐをプ
ログラム５０Ｐへ戻す。指令としては、セクタ設
定、シリンダ・シーク、読取、書込等がある。そ
のような指令のコードは既知である。 もし２０６において、チヤネル指令リトライ
（CCR）が示されると、ステツプ２１２において
プロセツサ３１Ｐは、チヤネル・アダプタ３２か
ら受取られた指令が、レジスタ６２のフイールド
９３に記憶された指令に対応するかどうかを調べ
る。もしそれらが等しければ、ステツプ２１４に
おいてフイールド９５がゼロにリセツトされる。
次いで、ステツプ２０８及び２０９が実行され
る。もし指令が正しくなければ、ステツプ２１３
においてエラー状態が示され、直ちにプログラム
５０Ｐへの戻りが生じ、ホスト１１にエラー状況
が報告される。 ステツプ２０９において活動化される如き指令
の実行において、先ずなされるべきことは、要求
されたページング・ブロツクに対応して、キヤツ
シユ４０に割振られたスペースを求めて、デイレ
クトリ４３を検索することである。第１１図は、
論理装置アドレスを有するデータ読取及びデータ
書込の指令のための制御を実行する論理ステツプ
を示す。先ず、記録装置４３が探索される。もし
要求されたページング・ブロツクがキヤツシユ４
０になければ、ミスが生じる。次いで、第１３図
に示されている如く、或る機能が実行される。他
方、要求されたページング・ブロツクがキヤツシ
ユ４０にあることが識別されれば、キヤツシユの
ヒツトが生じ、データの転送が行なわれる。読取
指令又は書込指令の実行は継続する。詳細に説明
すると、ステツプ２２１において、本発明と無関
連の論理ステツプがエラー状況に関して実行され
る。例えば、受取られた指令が読取指令又は書込
指令でなければ、記録装置の探索は適当でなく、
エラー状態が示されねばならない。ステツプ２２
２において、装置アドレスＤ、シリンダ・アドレ
スＣ、ヘツド・アドレスＨ、及びレコードＲから
ブロツク識別情報が形成される。本実施例では、
トラツクごとに４つのレコードが存在する。従つ
てレコード番号は４つの値の１つである。ブロツ
ク識別情報の形成は、単にアドレスを取出しそれ
を２バイトの内部レジスタに置くことである。ス
テツプ２２３において、ちらし回路４４が実行さ
れる。ちらし回路の動作がどの様なものであれ、
その様な動作は、テーブル４５に対してアドレス
変位に対応するアドレス信号を発生する。テーブ
ル４５は記録装置４３のインデツクスを含む。次
に、ステツプ２２４において、そのポインタがテ
ーブル４５からフエツチされる。次に、ループ２
０５において、記録装置４３がちらしクラス内で
走査される。テーブル４５がステツプ２２４にお
いて読取られたとき、ちらしクラスの最初のエン
トリを構成する記録装置４３からのエントリがシ
ステム記憶装置３０からプロセツサ３１Ｐの内部
レジスタ（図示せず）へ読取られる。これは、割
込みが生じたとき、システム記憶装置３０を他の
動作へ解放する。いずれにせよ、記録装置の探索
は、ステツプ２２７において、レジスタ７６を、
アドレスされた記録装置エントリに等しくするこ
とを含む。この動作は、記録装置４３の適当なエ
ントリを読取つてそのエントリをレジスタ７６へ
転送することを含む。ステツプ２２８において、
本発明と無関連の論理ステツプが実行される。ス
テツプ２２９において、ブロツク識別情報の内要
が、レジスタ７６に含まれるフイールド１０８と
比較される。もし２つの値が等しければ、ヒツト
が生じ、論理経路２３０がとられる。もし２つの
値が等しくなければ、デイレクトリ４３の探索が
実行される。ステツプ２３１において、リンク・
フイールド１０９の内要が適当な内部レジスタ
（図示せず）へ送られる。ステツプ２２６におい
ては、リンク・フイールドが調べられて、ちらし
連鎖の終り（EOC）かどうかが調べられる。も
しエントリがハツシユ・リンク・チエインの最後
のエントリであれば、キヤツシユのミスが生じて
おり、キヤツシユのミスを表わすリターン・コー
ドRCがステツプ２３３においてセツトされる。
他方、走査は、連続して記録装置のエントリをレ
ジスタ７６へ転送することによつて、キヤツシユ
のヒツトを探索しつつ、ステツプ２２７及び２２
９を反復しながら継続する。 ステツプ２２９において、キヤツシユのヒツト
が生じると、２４０において、プロセツサ３１Ｐ
は、レジスタ７６のフイールド１０８のCCLを
シリンダ値Ｃと比較する。もし所望のレコードに
対応するレコードがキヤツシユ４０になければ、
ステツプ２４１において、リターン・コードRC
が「レコード無し」のコードにセツトされる。ス
テツプ２４０における比較で一致が生じれば、ス
テツプ２４２において、レコードの発見又はヒツ
トが示され、ステツプ２４３において、内部レジ
スタ（図示せず）がレジスタ７６（第５図）のイ
ンデツクス・フイールド１０７と等しくセツトさ
れる。ステツプ２５０において、本発明と無関係
の機能を実行するために、論理経路２３４がとら
れる。次いで、ステツプ２５１において、キヤツ
シユのミスが示されたかどうかが検査される。キ
ヤツシユのミスが示されなかつた場合（ヒツトの
場合）、ステツプ２５４において、レコードが発
見されたかどうかが検査される。即ち、ステツプ
２４１における「レコード無し」のリターン・コ
ード、又はステツプ２４２における「レコード発
見」のリターン・コードが調べられる。「レコー
ド無し」の場合、ステツプ２５５において、エラ
ーが示され、プロセツサ３１Ｐはプログラム５０
Ｐへ戻つて、エラー状態が報告される。レコード
が発見された場合、読取指令が実行され、データ
がキヤツシユ４０からホスト１１へ（又はその逆
方向に）転送される。これについては、後に第１
２図を参照して説明する。他方、ステツプ２５１
におけるキヤツシユのミスの場合、ステツプ２５
２において、プロセツサ３１Ｐはアドレスされた
論理装置を求めてレジスタ６２をアクセスし、基
本部分８０にあるミス・フイールド９６を１にセ
ツトする。次いで、ステツプ２５３において、プ
ロセツサ３１Ｐは指令実行のためにキヤツシユ４
０を準備する様に進行する。これについては、後
に第１３図を参照して説明する。 キヤツシユ４０のヒツトの場合、読取指令であ
れ、書込指令であれ、第１２図の論理ステツプは
論理経路２５６をとり、ステツプ２６０におい
て、本発明と無関係のエラー検出論理ステツプを
実行する。ステツプ２６１において、読取モード
又は書込モードが検査される。モードのチエツク
は、レジスタ６２の基本部分８０にある指令フイ
ールド９３に記憶された指令コードを検査するこ
とによつて行なわれる。読取指令の場合、論理経
路２６２がとられ、書込指令の場合、論理経路２
６３がとられる。 読取指令のヒツトの場合、データはキヤツシユ
４０からホスト１１へ転送される。ステツプ２７
０において、データをホスト１１へ中継するため
に、データをキヤツシユ４０からバス４１（第３
図）を介してチヤネル・アダプタ３２へ転送する
ことによつて、データ転送が実際に生じる。その
データ転送が完了すると（この動作は、データ処
理技術分野において広く実施されている既知の自
動的データ転送回路（図示せず）によつて達成さ
れる）、記憶システム１０の制御は、現在の指令
を処理するために戻される。ここで理解すべき
は、キヤツシユ・ミスを処理している間の制御機
能は、チヤネル・アダプタ３２のデータ転送機能
とインタリーブされてよいことである。いずれに
せよ、ステツプ２７１において、プロセツサ３１
Ｐはレジスタ６２の読取フイールド１０１を検査
する。もしフイールド１０１がゼロに等しけれ
ば、読取の後の放棄は生じない。ステツプ２７２
において、ブロツク識別情報は、最近時に使用さ
れた（MRU）キヤツシユ・セグメントとして、
LRUリスト中にセツトされる。LRUリストは周
知であるので、更に詳述しない。プロセツサ３１
Ｐは、ステツプ２７２から、詳述するステツプ２
７７に進む。ステツプ２７１におして、もしフイ
ールド１０１が１に等しければ、ステツプ２７３
において、プロセツサ３１Ｐはレジスタ７６のフ
イールド２６９を調べる。それは、キヤツシユ４
０中の指定されたページング・ブロツクがDASD
１６中のデータのコピーから変更されたがどうか
を決定するためである。フイールド２６９は、所
与のレコードについて、書込指令がキヤツシユ４
０に対して実行されたときにセツトされる。もし
キヤツシユ４０に記憶されたページング・ブロツ
クに変更が生じていないことが、記録装置によつ
て示されると、ステツプ２７４において、ページ
ング・ブロツクを記憶するキヤツシユ４０の領域
が解放され、レジスタ７６の内容及び記録装置４
３中の対応するエントリが消去される。この動作
は、キヤツシユ４０からページング・ブロツクを
効果的に消去する。論理経路２７５で示される様
に、或る種のエラー状態が検査される。ステツプ
２７６において、プロセツサ３１Ｐは本発明と無
関係の論理ステツプを実行し続ける。 変更されたデータ・ブロツクを記憶するキヤツ
シユ４０の部分が解放される前に、そのページン
グ・ブロツクはキヤツシユ４０から対応する
DASD１６へ移動されねばならない。本発明の一
実施例において、そのような変更されたページン
グ・ブロツクは、指令連鎖中の最後の指令の直後
であつて、その連鎖が完了される前にDASD１６
へ転送される。本発明と無関係のステツプ２７６
には、バツフアからバツキング記憶装置へデータ
を直接にデステージするために使用される制御ブ
ロツク（図示せず）へ、DASD１６へ転送される
ことに備えて、ページング・ブロツクをリストす
ることが含まれる。そのような機構は周知であ
り、詳細に説明しない。次いで、ステツプ２７７
において、プロセツサ３１Ｐは、シーケンシヤ
ル・データが処理されているかどうかを調べるた
めに、レジスタ６２のシーケンス・フイールド９
４を検査する。もし順次的データが処理されてい
なければ、ページング・データの１ブロツクのみ
がホストへ送られ、指令の完了がプログラム５０
Ｐによつて報告される。もし順次的データが処理
されていれば、プロセツサ３１Ｐは、ステツプ２
７８において、ページング・パラメータ部分８１
（第５図）のカウント・フイールド１０２に示さ
れたブロツク・カウントを検査する。もしブロツ
ク・カウントがゼロでなければ、ステツプ２７９
において、ブロツク・カウントから１が減算さ
れ、指令の完了がプログラム５０Ｐを介してホス
ト１１に報告される。もしブロツク・カウントが
ゼロであれば、ステツプ２７９において、順次的
データの全てはホスト１１へ転送されており、指
令の完了が直ちにプロセツサ５０Ｐを介してホス
ト１１に示される。 書込指令については、プロセツサ３１Ｐは論理
経路２６３から入り、先ずステツプ２８９におい
て、本発明と無関係の機能を実行する。その様な
無関係の機能は、ホスト１１から適当なチヤネ
ル・アダプタ３２及びバス４１を介して、キヤツ
シユ４０へデータを転送するために、自動的デー
タ転送回路（図示せず）を設定することを含む。
データ転送は、ステツプ２９０において生じる。
データ転送の間、プロセツサ３１Ｐは、制御機能
領域で、他のチヤネル・アダプタ３２と動作を継
続することができる。同時に、データ信号を転送
するために、DASD１６への直接アクセスが生じ
る。即ち、チヤネル・アダプタCAAが入出力接
続１２を介してキヤツシユ４０とホスト１１との
間で信号を転送している間、チヤネル・アダプタ
CADは、入出力接続１５を介してホスト１１と
DASD１６との間でデータ信号を転送することが
できる。その様な重複動作は、記憶システム１０
の効率を高める。データ転送に続いて、プロセツ
サ３１Ｐは、ステツプ２９１において、エラーに
関連した機能を実行する。次にステツプ２９２に
おいて、転送されたデータ信号のブロツク識別情
報が能動状態であるかどうかがテストされる。も
し能動状態であれば、これは、ブロツクがキヤツ
シユへ監禁されない（即ち、置換されたよい）こ
とを意味する。その場合、ステツプ２９３におい
て、変更フイールド２６９が１にセツトされ、ス
テツプ２９４において、ブロツク識別情報が
LRUリスト（図示せず）中で最近時に使用され
たもの（MRU）として示さる。次に、ステツプ
２９５において、本発明と無関係の機能が実行さ
れる。最後に、書込指令について状況を報告する
ために、プロセツサ３１Ｐの制御はプログラム５
０Ｐへ戻る。 第１１図においてキヤツシユ・ミスの場合、プ
ロセツサ３１Ｐは第１３図のステツプへの論理経
路２５３をとる。ステツプ３００において、プロ
セツサ３１Ｐは、指令が読取指令か書込指令かを
検査する。読取指令の場合、後に第１４図を参照
して説明され又第５図に示されている如く、ステ
ツプ３０１において、読取要求が待ち行列に入れ
られる。次に、ステツプ３０２において、本発明
と無関連の機能が実行され、且つチヤネル指令リ
トライ信号がプログラム５０Ｐを通してホスト１
１へ送られる。チヤネル指令リトライ信号は、装
置終了信号が記憶システム１０によつて送られた
後に、ホスト１１へ指令の再転送を求めるもので
ある。装置終了信号は、データが今やキヤツシユ
４０にあることを示す。 ステツプ３００における書込指令については、
プロセツサ３１Ｐは、キヤツシユ・ブロツクを割
振るために、ステツプ３０３へ行く。エラー状態
は、論理経路３０４を介して報告されるエラーで
見出される。ステツプ３０５において、第５図の
レジスタ７６で示されるフオーマツトを使用し
て、新しいエントリが記録装置４３へ加えられ
る。次に、ステツプ３０６において、実際のデー
タ転送が生じ、ホスト１１からの信号がチヤネ
ル・アダプタ３２およびバス４１を介して、キヤ
ツシユ４０へ転送される。次に、ステツプ３０７
において、第１２図のステツプ２９１〜２９５が
実行される。 読取待ち行列は、第１４図に示されている如
く、形成される。第１４図において、プロセツサ
３１Ｐは、内部レジスタの内容を論理アドレス・
フイールド１２５の内容と等しくセツトするため
に、ステツプ３１０において、チヤネル制御ブロ
ツク・レジスタ６３をアクセスする。ステツプ３
１１において、フイールド１２５の内容はAC部
分を削除することによつて、物理装置アドレスへ
変換される。ステツプ３１２において、装置に対
応する読取待ち行列が１に等しくセツトされる。
即ち、論理装置に対応する第５図の部分８６が１
にセツトされる。次いで、この単一ビツトは論理
装置制御ブロツク・レジスタ６２のアドレスに変
換される。何故ならば、論理装置制御ブロツクの
ベース・アドレスは、論理アドレスであるオフセ
ツト値によつて知られるからである。レジスタ６
２にあるその部分の位置は論理アドレスであるか
ら、論理装置制御ブロツクのオフセツト値も知ら
れる。次いで、ステツプ３１４において、プロセ
ツサ３１Ｐは、第５図の部分８７がゼロであるか
どうか（即ち、読取待ち行列があるかどうか）を
決定する。もし部分８７が空であれば、ステツプ
３２０において、読取待ち行列に対するポインタ
が論理装置（即ち、どの論理装置がフイールド１
２５にあるかどうかに従つて、１，２又は３）に
セツトされる。ステツプ３２１において、レジス
タ６２がアクセスされ、読取リトライ・フイール
ド１２２及びカウント・フイールド１２８が１に
セツトされる。もし部分８６に読取待ち行列のエ
ントリがあれば（即ち、読取待ち行列が既に挿入
されていれば）、ステツプ３１５において、待ち
行列ポインタが１だけインデツクスされる。ステ
ツプ３１６において、待ち行列ポインタが再び検
査される。もしポインタが３より少なければ、プ
ロセツサ３１Ｐは、論理経路３１８をとり、部分
８６中の次の位置が空であるかどうかを再検査す
る。もしそれが空でなければ、サイクルが反復さ
れる。その反復は、空の待ち行列位置が発見され
るか、又はステツプ３１７において、エラー状態
が示されるまで継続する。このエラー状態は、読
取待ち行列が一杯であるとき（即ち、ポインタが
３に等しいとき）、待ち行列読取要求が与えられ
たことを示す。 第１５図は、負荷の平衡化を達成しそしてデー
タ記憶階層１０の性能を改善するために、代理作
業を移転及び受取るための両メモリ制御装置１７
における論理フローを示している。論理は両メモ
リ制御装置において同一であるので、２つのメモ
リ制御装置における対応する論理部分が同一番号
で示されている。メモリ制御装置１７Ａは作業要
求側のメモリ制御装置であり、メモリ制御装置１
７Ｂは代理作業要求に応答する、作業移転側のメ
モリ制御装置である。メモリ制御装置１７Ａ及び
１７Ｂの間で交換されるメツセージの形式が３種
類示されているが、特に状況を要求するために、
即ち作業トランスフア側のメモリ制御装置１７Ａ
が作業要求側のメモリ制御装置１７Ａにより実行
されている代理作業の状況を要求したい場合のた
めに、更に他のメツセージが用いられることを理
解されたい。 初めに、代理に関連する機械動作を統括するた
めに、メツセージ構成について述べる。各代理動
作は、代理識別ID３８５を含む代理要求メツセ
ージにより開始され、その様な識別は好ましく
は、どのメモリ制御装置１７がその初めの要求及
びその要求の通し番号を送つたかを含む。この様
にして、各々のメモリ制御装置１７における最も
高い通し番号を単に比較することによつて、どの
様に良好に作業がメモリ制御装置間で平衡化され
ているかを評価するために、ホスト１１は周期的
にメモリ制御装置に照会を行うことができる。キ
ヤツシユ４０の状況（自由空間の量が最小）のた
めに、作業要求側のメモリ制御装置１７Ａは、
PWビツト３８６を１にセツトすることにより、
代理書込が優先されることを示してもよい。同様
に、RRビツト３８７を１にセツトすることによ
り、代理読取動作が優先されることを示してもよ
い（キヤツシユ４０は、最大の自由なスペースを
有する）。PAビツト３８８は、如何なる形の代理
動作でもよい（キヤツシユ４０の自由なスペース
が所定の平均値である）ことを意味する。状況要
求ビツトSR３８９は、応答側の記憶デイレクタ
１７Ｂが作業要求側の記憶デイレクタ１７Ａに
ID３８５に関連する代理作業の状況を要求する
ために用いられる。状況の報告は周知であるの
で、状況の要求及び供給については詳述しない。 応答側のメモリ制御装置１７Ｂにより要求側の
メモリ制御装置１７Ａに供給される代理応答メツ
セージはID３７５を含み、ID３７５は、要求側
のメモリ制御装置が応答を要求に結びつけること
ができる様に、ID３８５に等しいコードを有し
ている。PSV３７６は、応答側即ち作業転移側
のメモリ制御装置１７Ｂの状態ベクトルを意味す
る１組のビツトを含む。これは、何ら代理作業が
行われないこと等を含む。フラツグ（FLG）３
７７は、代理作業が実行されるべきホスト１１の
処理の識別、代理作業の優先順位状況等の如き、
雑多な情報ビツトを含む。代理フラツグ（FLG）
３７８は、代理応答の性質、即ち読取、書込等を
示す。代理ステージ・パラメータ（PARMS）３
７９は、読取動作のための代理待ち行列８４のフ
イールド３５２及び３５３に含まれている情報を
含み、代理ステージ・パラメータ（PARMS）３
８０は、デステージ代理のための同一の情報を含
む。代理動作状況３８１は、代理動作の現在の状
況を示すための代理要求メツセージ中の状況要求
に応答して用いられる。状況の報告については詳
述していないので、そのフイールドについても更
に詳述しない。参照番号３８２は、代理応答メツ
セージに更にフイールドが加えられ得ることを示
す。代理状況メツセージは、要求側のメモリ制御
装置１７Ａによる代理動作の完了時に供給され
る。その状況メツセージは、代理要求メツセージ
及び代理応答メツセージと同じコードを有する識
別（ID）３９０を含む。戻りコード（RC）３９
１は、エラーのない代理動作が生じたか否かを示
す。エラーが生じた場合には、RC３９１がゼロ
でなく、参照番号３９２により示されている如
く、更にエラー・パラメータが供給される。更
に、代理読取動作については、ホスト１１のため
の終了状況が代理状況メツセージ内に供給され
る。その様な終了状況は、ホスト１１のアーキテ
クチヤに依存し、その理由で省かれ得る。 第１５図に示されている機械動作の順序は、プ
ロセツサ３１Ｐのいわゆるアイドル・ループで開
始される。ステツプ４００において、アイドル・
ループは割当て作業機能を探索する。データ転
送、指令実行、チヤネル指令リトライ・チエツク
等を含む、その様な作業機能は周知であるので、
更に詳述しない。割当て作業機能のアイドル走査
は、行われるべき割当て作業を何ら見出さない場
合がある。それから、要求側のメモリ制御装置１
７Ａは、ステツプ４０２への論理経路４０１をと
る。ステツプ４０２において、要求側のメモリ制
御装置１７Ａは、待ち行列６９を調べることによ
り、その非同期的作業レベルを調べる。待ち行列
６９が比較的高い作業レベルを示した場合には、
論理経路４０８を介して割当て作業機能４００に
戻り、待ち行列６９を走査して、該待ち行列中に
示されている作業を実行する。１例において、読
取待ち行列RQは２つの閾値４０４及び４０５を
有する閾値４０４は、未処理又は現在のホスト１
１の要求に直接関連していない読取を行うための
低い方の閾値である。閾値４０５は、要求側のメ
モリ制御装置１７Ａにより行われねばならない余
分な数の読取を示す。読取待ち行列がその長さを
有する場合には、代理作業を要求することはでき
ない。１実施例においては、閾値４０４は未処理
でない読取要求に等しい。同様に、WQは閾値４
０６を有する。閾値４０６は、DASD１６をより
効率的にアクセスするために書込条件がバツチ化
又はグループ化される様に選択されることができ
る。いずれにしても、待ち行列６９のRQ及び
WQの内容が、１対の線４０７により示されてい
る如く、作業レベルの評価において考慮される。
RQおよびWQが比較的低い作業レベルを有して
いる場合には（好実施例においては、ゼロのレベ
ルが用いられる）、代理作業要求が作業移転側即
ち応答側のメモリ制御装置１７Ｂに移転される。
初めに、タイム・アウト４１０（２秒間の如き）
がセツトされ、その間の応答側のメモリ制御装置
１７Ｂは即時代理作業要求に応答することができ
る。ステツプ４１１における代理要求メツセージ
の形式化において、PIDK３６３（第５図）が初
めに増分され、それからフイールド３６３及び３
６４の内容がID３８５として形成されて、代理
待ち行列８４のID３６１中に記憶される。ステ
ツプ４１１において形式化されている要求は、キ
ヤツシユ４０において用いられる割振り可能な自
由なスペースを示す入力をLRU（図示せず）４１
２から受取る。LRUリストの知られている技術
を用いたLRUにより示されている如く、割振り
可能なスペースに基いて、各々ビツトPW３８６
及びPR３８７により示されている代理書込又は
代理読取のいずれかが、応答側のメモリ制御装置
１７Ｂに対して要求される。LRUは、キヤツシ
ユ４０のデータ内容によつて両メモリ制御装置１
７の動作に影響を与えるので、最も暇なメモリ制
御装置は、キヤツシユ４０のスペース管理への入
力を更に有している。例えば、割振り可能なキヤ
ツシユ・データ記憶スペースが比較的少ない場合
には、キヤツシユ４０中の割振り可能なスペース
を増すために、代理書込が要求される。一方、キ
ヤツシユ４０の大部分が割振り可能である場合に
は、ホスト１１に関するデータ記憶階層の性能を
改善するために代理読取が要求される。LRU４
１２により示される割振り可能なスペースが割振
り可能なスペースの２つの閾値の中間である場合
には、PA３８８は、応答側の記憶デイレクタ１
７Ｂが、要求側のメモリ制御装置１７Ａに移転さ
れるべき代理動作の型を選択できることを示す。 次に、ステツプ４１１において設定されている
代理要求が、タグ線３４２を経てパラメータ・デ
ータ交換を適切にセツト・アツプした後に、デー
タ・バス３４０を介してメツセージRAM１８を
経て応答側のメモリ制御装置１７Ｂに供給され
る。応答側のメモリ制御装置１７Ｂは、要求側の
メモリ制御装置１７Ａにより供給された代理要求
メツセージが処理される様に、インターリーブさ
れた機械動作の間にアイドル時間を有している。
ステツプ４２２において、応答側のメモリ制御装
置１７Ｂは、各々の長さについてその待ち行列６
９を調べることを含めて、その作業状況を調べ
る。それは、要求側のメモリ制御装置１７Ａが既
に同じことを考慮した場合でも、キヤツシユ４０
の割振り可能な自由なスペースの検査を含むこと
ができる。ステツプ４２２における作業状況が比
較的少ない場合には、効率のために、代理作業は
行われない方がよい。従つて、ステツプ
（HOLD）４２５において、応答側の記憶デイレ
クタ１７Ｂは、作業を移転せずに、それ自身の作
業を保持する。代理応答メツセージにおいて、
PSV３７６は、PSV状態ベクトルが比較的少な
い作業状況を示しているために何ら作業が移転さ
れないことを示す。その様な閾値は、待ち行列６
９の閾値４０４及び４０６に良好に対応する。一
方、応答側のメモリ制御装置１７Ｂは、ステツプ
422において、その作業レベルが比較的高く、即
ち例えば閾値４０６又は４０５よりも高いことを
見出すことがある。その場合には、代理作業が選
択されて、機械動作ステツプ（SEND）４２６に
より示されている如く移転される。機械動作ステ
ツプ４２６は、RQ又はWQからのデータ転送動
作を選択すること、及び前述の如く要求側のメモ
リ制御装置１７Ａに送られている代理応答メツセ
ージ内に制御パラメータをそれとともに挿入する
ことを含む。HOLD又はSENDのいずれかのメ
ツセージが各々ステツプ４２５及び４２６におい
て発生されると、ステツプ４２７において、応答
側のメモリ制御装置１７Ｂは、メツセージRAM
１８を経て要求側のメモリ制御装置１７Ａへ、代
理応答メツセージを転送する。更に、応答側のメ
モリ制御装置は、要求側のメモリ制御装置に移転
された代理作業の重複を防ぐための動作インター
ロツクとして、待ち行列レジスタ６９（第５図）
のエントリPWI，PWO，PRI及びPROを用いて
もよい。移転されている代理作業は、代理応答メ
ツセージを代理待ち行列８４に割当て作業機能と
して転送することによつて、要求側のメモリ制御
装置１７Ａにより処理される。それから、要求さ
れたデータの転送がセツト・アツプされ、あたか
もホスト１１により割当てられた作業であるかの
如く、要求側のメモリ制御装置１７Ａによつて実
行される。代理作業が実行されている間、他の作
業がホスト１１から受取られて、代理作業とイン
ターリーブされてもよいことを理解されたい。 キヤツシユ４０と代理応答メツセージにおいて
要求されたDASD１６との間のデータ転送が完了
すると、要求側のメモリ制御装置１７Ａは、割当
て作業機能から代理状況ステツプ４３３へ延びて
いる論理経路４３２により示される如く、代理状
況メツセージを供給する。代理状況メツセージの
組立ては、メモリ制御装置が完了した機械動作を
ホスト１１に報告するための終了状況を組立体て
る場合と同じである。その手順は周知であるの
で、詳述しないが、戻りコードRC３９１はエラ
ーのない状況の場合にはゼロであり、代理データ
転送中にエラーが発生した場合にはゼロでなくな
る。 代理状況メツセージは、線４３４により示されて
いる如く、応答側のメモリ制御装置１７Ｂに転送
されて、応答側のメモリ制御装置１７Ｂにおける
レコードを更新するために、割当て作業機能４０
０に代理作業のいわゆる後処理を行わせる。その
様な活動は、あたかも応答側のメモリ制御装置１
７Ｂが要求されたデータをDASD１６からキヤツ
シユ４０へ実際にステージしたかの如く、要求さ
れたデータがキヤツシユ４０中に存在して、ホス
ト１１に転送される様に準備されていることをホ
スト１１に示すために、代理読取データ転送の後
に、ホスト１１に装置終了を送ることを含んでも
よい。 要求側のメモリ制御装置１７内の代理待ち行列
は、次の様にして更新される。ステツプ４１１に
おける要求が送られるとき、QS３５４が活動状
態にセツトされる。同様に、割当て作業機能４０
０が、作業の完了時に、CPS３５７又はCPD３
５８を更新する。エラー状態は、PR３５９にお
いて、割当て作業機能４００により示される。ス
テツプ４３３における代理状況メツセージが応答
側のメモリ制御装置１７Ｂに送られると、要求側
のメモリ制御装置１７Ａは、代理待ち行列８４の
内容を消去し、又メモリ制御装置内に含まれる
ID３６１に関連する、全ての他の代理を示すビ
ツトを消去する。応答側のメモリ制御装置１７Ｂ
も、同様にして、そのレコードを更新する。 第１６図は、特にキヤツシユ４０からDASD１
６にデータを書込む（デステージする）ための代
理作業の代替方法を示す。作業要求側のメモリ制
御装置１７Ａにおける作業レベル・ステツプ４０
２は、主に読取待ち行列RQによつて影響される
が、それに限定されることはない。読取待ち行列
の作業レベル低い場合に、ステツプ４５０におい
て、WRQ１９がチエツクされる。WRQ１９が、
線４５１により示されている如く、閾値４０６を
超える数のエントリを有していれば、ステツプ４
５２において、DASD１６への書込が行われる。
０でない閾値４０６を与えることにより、キヤツ
シユ４０からDASD１６へデータをより効率的に
転送するために、種々のレコードをグループ化す
ることができる。WRQ１９が何らエントリを有
していない場合（閾値４０６は０にされ得る）に
は、作業要求側のメモリ制御装置１７Ａは経路４
５３をとつて、行われるべき他の作業を探索して
走査を行う。そうでない場合には、ステツプ４５
２から、ホスト処理動作のための割当作業機能４
００への経路がとられる。先に、第１５図に関し
て述べた如く、共用の書込待ち行列WOQ１９を
用いた場合には、書込が局所動作として処理され
て、WRQ１９及び記録装置４３における共用デ
ータ・ベースが、同期化及びデータの完全性のた
めに２つのメモリ制御装置１７間で通信を行う。
この代理的実施例における読取待ち行列の代理動
作は、第１５図において示された手順に従つて行
われる。 第１７図は、第２図の流れ図に対応する機械動
作を詳細に示す流れ図である。アイドル走査ルー
チンの一部として、メモリ制御装置１７は、ステ
ツプ４６０において、LRUリストを調べて、キ
ヤツシユ４０において使用され得る割当て可能な
スペースを量を決定する。LRUリストは、一般
に、キヤツシユ４０における割振り可能な対応す
るデータ記憶スペースが割振りのために使用可能
が否かを示す標識を有している。一般に、データ
記憶スペースは、LRUリストが所与の閾値より
も少ない場合、及びデータ記憶領域におけるキヤ
ツシユの内容がDASD１６におけるデータのコピ
ーと同一である場合に、割振り可能である。いず
れにしても、ステツプ４６０において、キヤツシ
ユ４０における割振り可能なデータ記憶スペース
の量が低ければ、即ち所与の閾値以下であれば、
ステツプ４６１において、メモリ制御装置１７は
待ち行列６９のWQ部分を調べる。これは、割振
り可能なデータ記憶スペースの量を増すために
DASD１６へのデステージング又は書込動作を行
うことができる様に、最初に行われる。従つて、
メモリ制御装置１７は、後に詳述するデータ転送
ステツプ４６３への論理経路４６２をとつて、待
ち行列６９のWQにおけるエントリにより識別さ
れたキヤツシユ４０に記憶されているデータのコ
ピーをDASDへ転送する。データ転送ステツプ４
６３の後、メモリ制御装置１７は、第１８図に示
されている如き、ステツプ４６４における後処理
に進む。 待ち行列６９のWQが何らエントリを有してい
ないとき、メモリ制御装置１７は、ステツプ４６
５において、待ち行列６９のRQ部分を調べる。
この第２優先順位の非同期的データ転送動作は、
DASD１６からキヤツシユ４０へのデータを転送
する。メモリ制御装置１７は、データ転送ステツ
プ４６３への論理経路４６６をとる。待ち行列６
９のRQ及びWQ部の両方が空の場合には、ステ
ツプ４７０において、前述の代理動作が開始され
る。それと同時に前述の如く、矢印４７１により
示されている如く、応答側のメモリ制御装置１７
Ｂに、作業状況の照合が行われる。タイマ４１０
は、例えば２又は３秒後のタイム・アウトにおい
て、論理経路４７５を介してエラーが示される様
にセツトされる。ステツプ４７０において、作業
状況の照合が成された後、作業要求側のメモリ制
御装置１７Ａは、そのアイドル・ループに行き、
そこでホスト１１から他の指令を受取り又は任意
のDASD１６からアテンシヨン信号を受取る。そ
の様なアテンシヨン信号は周知であり、詳述しな
い。ステツプ４７２においては、応答側のメモリ
制御装置１７Ｂが代理作業要求メツセージに応答
する前であつても、他の割当て作業が行われても
よい。応答側のメモリ制御装置１７Ｂは線４７４
により示されているその代理応答メツセージを供
給し、その代理応答メツセージは、参照番号３３
２により示されている如く、肯定応答ステツプ４
７３を次のステツプ４８０へ進ませる。応答側の
メモリ制御装置１７Ｂから代理応答メツセージが
受取られる迄、作業要求側のメモリ制御装置１７
Ａは、アイドル・ループ４７２によりタイマ４１
０を活動状態に保つて、行われるべき作業を探索
し続ける。 作業要求側のメモリ制御装置１７Ａが代理応答
メツセージを受取つたとき、ステツプ４８０にお
いて、メモリ制御装置１７Ａは、読取データの転
送が行われるべきか又は書込データの転送が行わ
れるべきかを選択する。ステツプ４７３におい
て、メモリ制御装置１７Ａは、メツセージ（図示
せす）により代理応答メツセージが実際に受取ら
れたことを肯定応答する。この肯定応答は、メツ
セージRAM１８を介して応答側のメモリ制御装
置１７Ｂへ延びているタグ線３４２の中の１本の
タグ線を活動化することによつて、簡単に行われ
ことができる。ステツプ４８０は、第１５図にお
いて参照番号４１１により示されている、代理要
求メツセージを送るステツプに対応する。次に、
作業要求側のメモリ制御装置１７Ａは、そのアイ
ドル・ループ４８１に戻つて、サービスを必要と
するDASDを探索し、そしてホスト１１から指令
を受取る。それから、ステツプ４８２において、
代理応答メツセージが受取られ、このステツプは
第１５図のステツプ４２７に対応する。次に、ス
テツプ４８３において、作業要求側のメモリ制御
装置１７Ａは、アドレスされるべきDASD１６の
状況を調べる。DASDが使用中であれば、代理要
求されたデータ転送が、第５図に示されている如
く、RQ又はWQのいずれかにおいて、代理ビツ
トと共に、装置の待ち行列に入れられる。代理待
ち行列８４の内容は変更されないことに注目され
たい。アドレスされたDASDが解放されてアクセ
ス可能になるとすぐに、作業要求側のメモリ制御
装置１７Ａは、待ち行列を調べ、ステツプ４６３
において、既知のデータ処理技術を用いて、デー
タ転送を開始する。ステツプ４８３において、ア
ドレスされたDASD１６が使用中でないならば、
ステツプ４８５において、その装置の待ち行列が
WQ８５又はRQ８６から除かれる。ステツプ４
８６において、作業要求側のメモリ制御装置１７
Ａは、ビツト３５０及び３５１を調べることによ
り、代理作業が読取動作又は書込動作のいずれで
あるかを調べる。代理読取（PR）の場合には、
ステツプ４６３において、読取データの転送が開
示され、代理書込（PW）の場合には、ステツプ
４６３において、書込データの転送動作が開始さ
れる。 第１８図において、第１７図のステツプ４６３
におけるデータ転送に続く、作業要求側のメモリ
制御装置１７Ａによる後処理は、ステツプ５００
において、完了したばかりのデータ転送が代理デ
ータ転送であるか否かを調べることにより行われ
る。代理データ転送でない場合には、ステツプ５
０１において、通常の後処理動作が行われ、作業
要求側の記憶デイレクタ１７Ａはステツプ５０１
からアイドル走査へ進む。ステツプ４６３におい
て、代理データ転送が行われた場合には、ステツ
プ５０２において、作業要求側のメモリ制御装置
１７Ａは、記録装置４３を更新する。記録装置４
３は作業要求側及び応答側の両方のメモリ制御装
置１７に共通であるので、作業要求側のより暇な
メモリ制御装置が、応答側のより多忙なメモリ制
御装置に代つて、ハウスキーピングを行つてい
る。次に、ステツプ５０３において、作業要求側
のメモリ制御装置１７Ａが、読取又は書込のいず
れの動作が生じたかを調べる。これは、応答側の
メモリ制御装置１７Ｂに供給される情報の型に影
響を与える。ホスト１１から完全に独立している
書込動作の場合には、ステツプ５０４において、
状況が設定される。この様な状況は、第１５図に
示されている代理状況メツセージを介して、応答
側のメモリ制御装置１７Ｂに供給される。読取動
作の場合には、ステツプ５０５において、作業要
求側のメモリ制御装置１７Ａは、応答側のメモリ
制御装置１７Ｂのための終了状況を設定し、代理
状況メツセージの一部としてその状況を送る。ス
テツプ５０４又は５０５に続いて、ステツプ５０
６は、実際においてメツセージRAM１８を介し
て状況メツセージを送る。代理待ち行列８４は、
ゼロにリセツトされて、新しい代理動作の実行を
可能にする。次に、ステツプ５０７において、ア
イドル走査に戻される。 第１９図は、応答側のメモリ制御装置１７Ｂの
動作を示している。応答側のメモリ制御装置１７
Ｂは、その動作のアイドル走査部分に達する迄、
即ち代理要求に対する応答が他のデータ処理動作
との間でインターリーブされる迄、代理状況メツ
セージに応答しない。ステツプ５１０において、
要求を受取つた後、応答側のメモリ制御装置１７
Ｂは、ステツプ５１１において、LPUスペース
を調べ、即ちキヤツシユ４０が多くの割振り可能
なスペースを有しているか否かを調べる。キヤツ
シユ４０における割振り可能なデータ記憶スペー
スの量が少ない場合には、応答側のメモリ制御装
置１７Ｂは、ステツプ５１２において、初めに書
込待ち行列（WQ）８５を調べる。その待ち行列
がゼロに等しい、即ち何らエントリを有しない場
合には、読取待ち行列（RQ）８６がステツプ５
１３において調べられる。RQ８６又はWQ８５
のいずれかがエントリを有していれば（全てがゼ
ロでないならば）、ステツプ５１４において、作
業が作業要求側のメモリ制御装置１７Ａに移転さ
れる。ステツプ５１４は、第１５図におけるステ
ツプ４２２の作業状況分析に続く応答ステツプ４
２７に対応するが、それらは第１９図においては
説明を簡潔にするために示されていない。それか
ら、ステツプ５１５において、アイドル走査に戻
されて、より忙しいメモリ制御装置１７内で割当
てられた作業が実行される。ステツプ５１１にお
いて、LRUスペースが充分であると思われる場
合には、データ記憶階層１０の性能を改善するた
めに、データをDASD１６からキヤツシユ４０中
に転送することが望ましい。従つて、ステツプ５
１６において、RQ８６が初めに調べられ、RQ
８６が幾つかのエントリを有していれば、ステツ
プ５１４において、待ち行列中の読取が作業要求
側のメモリ制御装置１７Ａに代理作業として供給
される。ステツプ５１６において、RQ８６が空
であれば、ステツプ５１２において、WQ８５が
前述の順序のステツプに従つて調べられる。この
例においては、RQ８５は２回調べられる場合が
ある。RQ８６及びWQ８５の両方が空である場
合には、ステツプ５１７において、応答側のメモ
リ制御装置１７Ｂは、PSV３７６中に任意に４
３として選択されたコードを示すことにより、第
１５図の代理応答メツセージ中に、代理のために
転送されるべき作業がないという表示を供給す
る。 第１５図の代理要求メツセージに示されている
如く、作業要求側のメモリ制御装置１７Ａは読取
又は書込動作のいずれかを要求することができ
る。その場合には、書込代理要求に対しては、応
答側のメモリ制御装置１７Ｂが、ステツプ５１０
から直接ステツプ５１２へと論理経路５２０をと
り、LRUスペース分析ステツプ５１１が省かれ
る。他方、読取代理要求に対しては、応答側のメ
モリ制御装置１７Ｂが、直接ステツプ５１６へ論
理経路５２１をとつて、初めにRQ８６を調べ、
ステツプ５１１が省かれる。従つて、作業要求側
のメモリ制御装置１７Ａは読取又は要込代理動作
に対する優先性を示すことができるにも拘らず、
応答側のメモリ制御装置１７Ｂは要求された動作
の代りにもう１つのデータ処理動作を行うことが
できる。その状態がこの場合に最も適していると
き、２つのメモリ制御装置１７の間の共同作用
は、最小限の制御で、改善された動作を与える。

【図面の簡単な説明】

第１図は本発明を用いた複数装置のシステムを
示す図、第２図は本発明を実施するための第１図
に示されているシステムの機械動作を簡単に示す
流れ図、第３図は本発明の原理を使用した階層ペ
ージング及びスワツピング記憶システムの論理
図、第４図は第３図に示されているシステムの代
替的実施図、第５図は第１図乃至第４図に示され
ているシステムと共に使用可能な制御レジスタを
示す図、第６図は第３図のアドレス及び指令評価
器を示す論理及びフローの結合図、第７図は第３
図の直接アクセス制御部を示す論理フロー図、第
８図は第３図のシステムで使用可能なキヤツシ
ユ・アクセス制御部を示す図、第９図は第３図の
システムで実行されるページング・パラメータ設
定指令の論理フローを示す図、第１０図は第３図
のアドレス及び指令評価器で指令が受取られた時
に実行される動作の論理フローを示す図、第１１
図は第８図に示されているキヤツシユ・アクセス
制御部の記録装置探索に関連した動作の論理フロ
ーを示す図、第１２図は第８図に示されているキ
ヤツシユ・アクセス制御部の読取指令又は書込指
令に関連した動作を示す図、第１３図はキヤツシ
ユへのアクセスがミスを生じたときの第８図に示
されているキヤツシユ・アクセス制御部の動作に
関連する論理フロー図、第１４図は要求されたデ
ータがキヤツシユ中になく読取要求をバツキング
記憶装置で待機させる場合の第８図に示されてい
るキヤツシユ・アクセス制御部の動作に関連した
論理フロー図、第１５図及び第１６図は各々別個
の及び共用の書込待ち行列を用いている第１図乃
至第４図に示されているシステムの動作を示す流
れ図、第１７図乃至第１９図は第１図乃至第１４
図に示されているシステムにおいて本発明を実施
するための機械動作を詳細に示す流れ図である。 １０……周辺（記憶）システム、１１……ホス
ト、１６……直接アクセス記憶装置（DASD）、
１７……メモリ制御装置、１８……メツセージ
RAM、１９……書込待ち行列、３０……システ
ム記憶装置、３１……制御機構、３２……チヤネ
ル・アダプタ、４０……キヤツシユ、４３……記
録装置、４５……スキヤツタ・インデツクス・テ
ーブル、５０……アドレス及び指令評価器、５６
……直接アクセス制御部、６１……キヤツシユ・
アクセス制御部、６２……論理装置制御ブロツ
ク・レジスタ、６９……待ち行列レジスタ、７３
……制御記憶装置、８４……代理待ち行列、９７
……代理ビツト。

Claims (1)

1. 【特許請求の範囲】 １ 複数の第１装置と第２装置との間に介在する
   複数の制御装置を有し、任意の制御装置を介して
   任意の第１装置と第２装置との間のデータ転送を
   制御するデータ転送制御装置において、各制御装
   置に、 上記データ転送に関して実行すべき作業の待ち
   行列を維持する手段と、 上記待ち行列における作業の量を検出し、該作
   業の量が所定の低レベルにあるとき、そのことを
   示す検出手段と、 上記待ち行列における作業の量が所定の低レベ
   ルにあることを上記検出手段が示すとき、要求側
   制御装置としての当該制御装置から応答側制御装
   置としての他の制御装置に対して、応答側制御装
   置における作業を要求側制御装置へ移転するよう
   要求する要求メツセージを送る手段と、 当該制御装置が応答側制御装置として要求メツ
   セージを受け取ることに応じて、上記待ち行列を
   調べて、その中の作業の量が上記所定の低レベル
   より高い所定のレベル以上のとき、上記待ち行列
   における１つの作業を要求側制御装置へ移転する
   手段と、 要求メツセージに応じて応答側制御装置から移
   転された作業を実行する手段と を備え、上記複数の制御装置におけるデータ転送
   を含む作業負荷を平衡化することを特徴とするデ
   ータ転送制御装置。 ２ 上記複数の第１装置が複数の直接アクセス記
   憶装置であり、上記第２装置がキヤツシユ・メモ
   リ装置であり、上記待ち行列がキヤツシユ・メモ
   リ装置から直接アクセス記憶装置へのデータ転送
   に関する作業のための書込待ち行列と直接アクセ
   ス記憶装置からキヤツシユ・メモリ装置へのデー
   タ転送に関する作業のための読取待ち行列とを有
   する特許請求の範囲第１項記載のデータ転送制御
   装置。