JPS6149709B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理周辺システムに関するもの
であり、具体的には周辺デバイスを予定の基準状
態へ選択的にリセツトするための上記システムに
対する制御に関する。

背景技術 データ処理ホスト（上位）システムと、それに
取付けられる周辺データ記憶装置を含む周辺シス
テムとの間の協力関係は、システムとデータの完
全性を保証するため制御信号の交換を必要とす
る。そのような制御に含まれるのはリセツテイン
グの可能性である。周辺システムの１つ又はそれ
以上のデバイス内に予定の動作状態を再設定する
ためホスト・システムは周辺システムへ周辺シス
テム・リセツト・コマンドを送ることが出来る。
そのようなリセツテイングはエラー回復の目的及
び再調整等の目的にも有用である。一般に周辺シ
ステムでは２つの形のリセツトが起きる。第１の
形のリセツト、所謂選択的リセツトは入出力チヤ
ネル又は接続を介して行なわれる。周辺デバイス
又は周辺システムの故障が検出されたとき、選択
的リセツトは入出力チヤネルがそれに接続された
デバイスに対して予定の再スタート可能な動作状
態にリセツトするよう信号を出すことが出来る。
第２の形として、ホスト・システムが内部リセツ
ト、初期プログラム・リセツト、システム・クリ
ヤ・リセツト又は電源投入リセツトを行うとき、
システム・リセツトが起きる。周辺システム・リ
セツトは入出力接続が、そのホスト・システムに
接続された選ばれたチヤネル又はサブチヤネルに
関する動作を終結するように仕向ける。各デバイ
スはリセツト・コマンドの形式に従つて選択的に
リセツトされる。割込み条件、及びサブチヤネル
に含まれた状況情報がリセツトされる。周辺シス
テムは、システム・リセツト信号が供給された入
出力チヤネルに関連するすべてのデバイス及び動
作をリセツトすることにより応答する。周辺シス
テム及び周辺デバイスには多様性があるので、
個々のリセツト動作は広範に相異することを承知
されたい。共通の要件は、周辺機システム及びデ
バイスを夫々予定の再スタート可能な（即ち基準
的な）動作状態にリセツトすることである。或る
状況下での選択的リセツトは、ホスト・システム
及び周辺デバイス間に通常挿間される所の制御装
置に影響を与えることなく周辺デバイスのみに影
響を与える。

大概の場合、各周辺デバイスは単一の独自のア
ドレスを介してアドレスされる（即ちアクセスが
複数の径路で可能であつてもデバイスはシステム
の中で常に一義的に限定される）。或る種のペー
ジング及びスワツピングを行う周辺システムは各
周辺デバイスに対して複数のアドレスを使用す
る。物理的デバイスに対する各アドレスは周辺シ
ステムの「論理的デバイス」とも呼ばれる。各論
理的デバイスはそれ自身の独自のアドレスを持
つ。その独自のアドレスは物理的な周辺デバイス
と容易に関連づけられるのが望ましい。周辺シス
テムは各論理的デバイスが他の論理的デバイスか
ら独立するようなアドレシング態様及び制御を採
用するのが望ましい。この構成は単一の周辺デバ
イスに対して複数の多様な動作状態をもたらすこ
とになる（物理的デバイスをアクセスするのに用
いた論理デバイスの各々に対して１つの動作状態
を与える）。更に、周辺システムは論理的デバイ
スのすべての動作を単一の物理的デバイスの動作
に組合わせる（まとめる）ことが出来る。そのよ
うなまとめは（取りわけ作業待ち行列化）は周辺
システムの効率を上げることができ、従つて動作
のコスト及びアクセス時間を減少する。

論理的デバイスをリセツトするとき、再スター
ト位置へのそのようなリセツトは他の独立した論
理的デバイスに影響を与えてはならない。複数の
論理的デバイスから単一の周辺デバイスへと共通
の作業待ち行列化及びアクセスが行なわれている
ときのリセツトは、動作の共通性を通じて他の論
理的デバイスへ不本意に伝播されるかも知れな
い。周辺記憶システムに於て、キヤツシユ・メモ
リはデイスク記憶装置を通常含む所の直接アクセ
ス記憶デバイス（DASD）のような、保存的記憶
力を有するバツク・アツプ記憶装置と関連して使
用されてもよい。キヤツシユ中のデータは任意の
論理的デバイスを介してアクセス可能である。従
つて、所定の論理的デバイスのリセツテイング
が、他の論理的デバイス用に予定されたキヤツシ
ユに記憶されたデータに対するアクセスを不本意
に除去又は変更しないように保証するための制御
が設けられなければならない。

本発明の要約 本発明の目的は、複数の論理的デバイスから選
ばれた論理的デバイスをリセツトすると共に、そ
のような動作のための制御を含む論理的デバイス
のリセツトにより不本意に影響される他の論理的
デバイスの動作状態の回復性を同時に維持するこ
とである。

機械に実施される本発明の方法は、複数のアド
レス可能デバイスを有しその各アドレス可能デバ
イスは相当する複数の個々の独立の論理的デバイ
スとして複数のアドレスの任意の１つを介してア
ドレス可能になつている所の周辺システムを動作
する。ホスト・システム及びすべてのアドレス可
能デバイスへ結合された中間的制御装置は複数の
ホスト・システムの入出力接続のうちの任意の１
つを通り任意の論理的デバイスを経由して、ホス
ト・システム及び任意のアドレス可能デバイス間
に信号を中継する。周辺システムは各論理的デバ
イスのための入出力接続からデータ転送要求を独
立的に受信する。１つの物理的アドレス可能デバ
イス毎に複数の論理的デバイスが生じる。すべて
の受信データ転送要求（通常は受信した周辺又は
入出力コマンドの形で）はアドレス可能物理的デ
バイスに従つて作業待ち行列状に記憶されるのが
必須ではないが望ましいことである。アドレス可
能デバイス及びそれらの中間ユニツト間のデータ
転送は論理的デバイス・アドレスとは独立であ
る。単一の論理的デバイスがリセツトされるがそ
れは中間ユニツト及びそのリセツト・コマンドで
指示されたアドレス可能記憶デバイス間で現在行
なわれている如何なるデータ転送をも打切ること
を含む。論理的デバイスをリセツトした後で、共
有する物理的デバイスを介してアドレスされた論
理的デバイスと連動可能な他の論理的デバイスの
すべてが、不本意にリセツトされなかつたか否か
について検査される。この検査は各論理的デバイ
ス及びその相当する動作状態を決める所の制御ブ
ロツクの利用を介して達成されるのが望ましい。
リセツトが他の論理的デバイスの動作に対し既に
不本意に影響を与えたとき、それらの影響を受け
た動作は、たとえそのような動作が中断又は取消
されたとしても完了したものとして指示される。
周辺システムに関するこの変則的指示の効果は、
中断された動作が事実上行なわれず、従つて中断
された動作の始めから再試行することが許される
ことである。そのような中断されたリセツト動作
に関連したホスト・システムによる次の要求で、
不本意に影響された他の論理的デバイスに対する
動作を再スタートしてよいかどうかを周辺システ
ムがホスト・システムへ問合わせる。この要領で
不本意なリセツトからの回復が達成される。作業
待ち行列は、そのような論理的デバイスに関連し
たすべてのエントリを削除し、リセツト・コマン
ドに含まれない論理的デバイスに関連したすべて
のエントリを残すことにより、アドレスされた論
理的デバイスに対して実行される。

システム・リセツトでは、リセツト・コマンド
を送つている入出力接続に対して服従関係又は他
の動作的関連を有するすべての論理的デバイス
は、あたかも別々にアドレスされたかのようにリ
セツトされる。そのような論理的デバイスは複数
の物理的周辺デバイスと関連されてもよく、この
ことはリセツト機能の任意の不本意な伝送が周辺
システム全体に影響を及ぼしうることを示す。そ
のようなリセツト伝播からの回復が提供される。

実施例 図について説明すると、種々の図に於て同じ参
照番号は同じ部分及び構造的特徴を示す。ホスト
１１で使用するデータ信号の受取り及び供給のた
め、階層周辺記憶システム１０がホストに取付け
られる。記憶システム１０の代表的な適用例で
は、ホスト１１は中央処理装置（CPU）より成
る。他の変形ではホスト１１は１つの仮想的機械
であつてもよく、ハードウエアCPUで動作する
１組の仮想的機械であつてもよい。ホスト１１は
マルチ・プロセツサであつてもよく、複数のプロ
セツサが取付けられた単一プロセツサ又は類似の
ものであつてもよい。本発明は広い範囲の記憶シ
ステム１０に適用可能であるけれども、望ましい
実施例はページング及びスワツピング・データ・
セツトを取扱うためのページング周辺記憶システ
ムを示す。一般にそのようなページング及びスワ
ツピング・データ・セツトはホスト１１のための
プログラム・データ・セツトの記憶に関連する。
そのように記憶システム１０は単一のホストに取
付けられるのに対して、一般業務の周辺記憶シス
テムは複数のホストに取付けられる。本発明は何
れの形式の周辺記憶システムにも適用可能であ
る。

記憶システム１０及びホスト１１間のコミユニ
ケーシヨンは、IBM社製の370シリーズ・コンピ
ユータの入出力周辺チヤネル仕様に従つて構成さ
れた複数の入出力接続１２−１５を介して行なわ
れる。そのような入出力接続は一般にチヤネル又
はサブチヤネルと呼ばれて周知であるから説明を
省く。記憶システム１０は複数の直接アクセス記
憶デバイス（DASD）１８（但し個別的にD0、
D1、………等の記号が付される）より成る低階
級又はバツク・アツプ記憶部分を有する。周辺記
憶システム１０に対するホスト１１によるデータ
のアクセス及びデータの記憶は、すべて直接アク
セス記憶デバイス１８（以後DASD１８と呼ぶ）
をアドレスすることによつて行なわれる。このア
ドレシングは１組の論理ブロツク１９に要約され
た入出力接続１２−１５の構成を用いて達成され
る。論理ブロツク１９はIBM入出力接続のための
チヤネルで用いられるようなチヤネル・コマン
ド・ワード（CCW）を表わす。各チヤネル・コ
マンド・ワード１９はアドレス・バイト２０を含
むのが普通である。各アドレス・バイト２０は、
（コマンドを受取るため）制御ユニツト（CU）を
指名するための複数のビツトCUを含む。複数の
ビツトDEVはアクセスされるべきDASD１８を一
義的に決める。ページング及びスワツピング記憶
システム１０では、各DASD１８は複数の論理的
デバイス・アドレスを備える。例えばDASD、
D0は４つのアドレスのうちの任意の１つによつ
てアドレスされうる。そのような多重アドレシン
グはIBM2305ページング記憶システムに於て限ら
れた範囲で実施されている。各DASD１８に対す
る論理的アドレスはアドレス・バイト２０中のビ
ツトACで指示される。従つてACは、４つの論理
的アドレスのうちのどれがDASD、D0をアドレ
スするためホスト１１によつて使用されているか
を指示するための２つのビツトを有する。本発明
の実施例では論理的アドレスの１つ００がDASD
１８に対する直接アクセスを指示する。このとき
ホスト１１はあたかも周辺記憶システム１０が階
層システムではなかつたかのようにDASD１８を
働かせ、すべての階層は直接アクセスのためにバ
イパスされる。01、10、又は11等のACビツトに
対しては、後述の階層はDASD１８のからデータ
を入手するため又はそれらのDASD１８に対して
データを供給するためにアクセスされ、それらの
DASD１８のパフオーマンスがそれら３つの論理
的デバイス・アドレスに基づいて高められるよう
にする。ACなる略符号は、ビツトDEVによつて
指示されたデバイスに対するアクセス径路（論理
的）を指示することを意図する。

CCW１９の第２番目のバイト、即ちコマン
ド・バイト２１はどのような機能が達成されるべ
きかを周辺記憶システム１０に指示するコード列
を含む。第３のバイト２２は、バイト２１で指示
されたコマンドを実行するための種々の動作モー
ドを周辺記憶システム１０へ電気的に指示する所
の、複数の制御フイールドを有するコマンド修正
バイトである。ページング・モード（AC＝01、
10、又は11）に於て、ホスト１１から受取られた
ビツト・パターンSEQは、今度の転送の組（通
常は読取り型の転送）で転送されるべきデータは
順次データであろうことを、周辺記憶システム１
０に指示する。バイト２２のSEQ部分が順次デ
ータを指示するとき、付加的なコマンド修正バイ
ト２３がCCW１９に含まれて、DASD１８から
ホスト１１へ、又はその反対方向に、順次的なデ
ータ組として転送されるであろうデータのブロツ
ク又はセグメントの数を指示するように働く。ペ
ージングの場合、そのような順次的データの組は
屡々マツピング・データ・セツトと呼ばれる。更
にバイト２２は、セクシヨンRDに於て読取り及
び放棄を指示できる。それは一旦ホスト１１が階
層からデータを入手すると、その階層キヤツシユ
中のデータは放棄可能であることを意味する。
DASD１８中のデータは保持される。以後の制御
は所謂「ゲスト・オペレーテイング・システム」
ゴーによつて与えられる。ホスト１１に対する仮
想コンピユータ方式では、オペレーテイング・シ
ステムのうちの１つがページング周辺記憶システ
ム１０の識別手段を持つてもよい。周辺記憶シス
テムに対するアクセスは、データをアクセス又は
記憶するため他のオペレーテイング・システムに
対して引渡されてよい。そのような他のオペレー
テイング・システムは最初のオペレーテイング・
システムのゲスト（客）であり、従つて周辺記憶
システムの制御状態を修正することは許されな
い。他の制御フイールドもバイト２２内で用いら
れるが、それは本発明の実施例の範囲外である。

階層はDASD１８のためのキヤツシユとして指
名された部分４０を持つ半導体ランダム・アクセ
ス型式のシステム記憶３０を含む。キヤツシユの
原理は当業者に周知であるから、DASD１８に関
するキヤツシユ４０の目的及び趣旨の説明は省略
する。制御３１は、ACの任意の３つの論理的デ
バイス・アドレスに基づいてキヤツシユ４０に対
するアクセスを与えるだけでなく、論理的デバイ
ス・アドレスACのうちの１つを介してDASD１
８をアクセスするため、ホスト１１から周辺コマ
ンドを受取る。データは周辺記憶システム１０に
よつてキヤツシユ４０とDASD１８との間で自動
的に転送される。これらの転送はホスト１１と
DASD１８との間で用いられたのと同じデータ転
送原理を用いて達成される。ホスト１１は個別的
にCAA、CAB、CAC、及びCADと指名されたチ
ヤネル・アダプタ３２を通り、バス７０、データ
回路３３、デバイス・アダプタ３４及びデバイス
制御付加機構DCA３５を介して、直接モード
（AC＝00）で、DASD１８をアクセスする。受取
られたCCW１９は制御３１によつて解釈されて
ホスト１１及びDASD１８間のデータの流れの方
向及び他の機能を判定する。DASD１８に対する
キヤツシユ４０の関係はホスト１１及びDASD１
８間の関係と実質的に同じである。即ちホスト１
１が一連のCCW１９を介して制御を与えている
間は、制御３１は後述のようにCCWに対するの
と同様に構成された複数の内部コマンド・ワード
（ICW）を用いることによつて、キヤツシユ及び
DASD１８間のアクセスを与える。CCW１９に
関してICW２４を交換することにより、一定の
効率及び動作の転換が与えられうる。チヤネル・
アダプタ３２を介して進む代りに、制御３１はシ
ステム記憶３０を動作し且つICW２４を用いて
アクセス制御DAC５６を準備する所のキヤツシ
ユ・アクセス制御CAC６１を持つ。チヤネル・
アダプタ３２の代りに、リンケージ・ポート
LKP２５がCAC６１及びDAC５６間の転送に備
える。LKP２５は第３図に関して後述される。

各ICW２４はコマンド・バイト２１と類似の
コマンド・バイト２６を含み、若干のICWコマ
ンド・バイトは如何なるCCWコマンド・バイト
によつてもコマンドされなかつた記憶システム１
０機能に関係する。同じコストに対するコード列
は同じでよいことを承知れたい。バイト２１のた
めの若干のコマンドは捨てられるにも拘らず、若
干の追加のコマンドが用意される。コマンド修正
バイト２７はチエン制御ビツト「CHAIN」を含
む。そのチエン制御ビツトはチヤネル・アダプタ
３２を介して制御３１へホスト１１によつて通常
与えられるチエニング指示と置き換る。（ホスト
１１によるチエニング指示は、「抑制」タグ信号
を供給することである。）最終的状況が周辺記憶
１０によつてホスト１１へ報告される予定である
とき、「抑制」はチエニング、即ち前に説明され
且つ入出力接続１２−１５と関連して用いられた
ような一連の密接に関連した周辺コマンドの表
示、を示す。CAC６１はタグ信号を用いないの
で、コマンド修正（モデフアイヤ）バイト２７は
そのタグ制御信号を交換するのに使用される。
「セツト・セクタ及びシーク」コマンドに対して
は各ICW２４のフイールド２８はDASD１８に於
けるデータ・アドレスの制御３１内の記憶された
ロケーシヨンを指示する。アドレス・バイト２８
はシリンダ・アドレス(C)、ヘツド又はトラツク・
アドレス(H)のような「シーク及びセツト・セク
タ」コマンドに関し、且つレコード・アドレス
（Ｒ）の「サーチ」コマンドに関するDASD１８
制御に関連する。レコード・アドレスは大概のデ
イスク記憶装置に於て用いられるセクタ・アドレ
ス（回転位置）に相当する。良好な実施例では４
つのレコード（Ｈアドレス）が単一のトラツクに
設けられ、従つて回転基準点に対してデイスクの
０゜、90゜、180゜及び270゜の有効配向に対応し
て、レコード・アドレスは１，２，３又は４とな
る。設計上のパラメータ次第で有効直交配向とは
異なる現実の回転配向を与えてもよい。ICW２
４は物理的アドレスのみを用い、すべての論理的
デバイス・アドレシングは物理的アドレスに変換
される。

キヤツシユ４０はバス４１及びチヤネル・アダ
プタ３２を介してホスト１１とデータ信号の転送
を行う。同様に、データ信号はバス４２及びデー
タ回路３３を介してDASD１８及びキヤツシユ４
０間で転送される。キヤツシユ４０及びホスト１
１又はDASD１８間の同時転送が希望されないと
きは、バス４１及び４２がそのデータ転送によつ
て共有される単一のバス時間に統合される。比較
的大きいメモリ（数メガバイト）でよいアクセス
用キヤツシユ４０は、シリンダアドレス及びレコ
ード・アドレスCHRと一緒にデバイス・アドレ
スをバス６４経由でハツシユ回路４４へ転送する
ためCAC６１を必要とする。ハツシユ回路４４
（マイクロコードで実施されてもよい）はデバイ
ス・アドレスをハツシユ・クラス指示子に変換す
る。キヤツシユ４０の記憶容量はデバイス１８の
記憶容量よりも可成り小さいので、DASD１８の
アドレス範囲はアクセスの容易のためハツシユ・
クラスと呼ばれるクラスに集中される。分散イン
デツクス・テーブルSIT４５はハツシユ回路４４
によつて定義づけられる各クラスのために１つの
レジスタを有する。SIT４５中のレジスタの内容
はDASD１８からキヤツシユ４０中のデータをア
クセスするのに使用されるアドレスDCHRを収容
した登録簿DIR４３に対するアドレス・ポインタ
である。データがキヤツシユ４０に記憶されると
き、DASD１８DCHRアドレスはキヤツシユ４０
アドレスと一緒にDIR４３の所謂エントリに記憶
される。複数のDASD１８アドレスは１つのハツ
シユ・クラスに相当するので、単一にリンクされ
たハツシユ・クラス・リストがDIR４３のエント
リに用意されて、ハツシングのみを用いたキヤツ
シユ４０スキヤニンングは所与のハツシユ・クラ
ス内のエントリをスキヤンすることのみが必要で
あるようにする。登録簿４３の内容に基づいて、
キヤツシユ４０は既知の技術を用いてアクセスさ
れる。若しも関連するエントリが登録簿４３中で
発見されないならば、ホスト１１からデータを受
取るためキヤツシユ４０のスペースを割振るか、
又はICW２４及びリンケージ・ポートLKP２５
を用いてデバイス１８からデータを転送するかの
何れかをCAC６１に要求するようなミスを生じ
る。

制御３１はホスト１１に取付けられる通常の周
辺制御ユニツト部分を含む。例えばアドレス及び
コマンド評価器ACE５０はホスト１１からコマ
ンド信号を受取り且つホスト１１へ状況信号を供
給するためにバス５１，５２，５３及び５４を介
してチヤネル・アダプタ３２とコミユニケートす
る。ACE５０はCCW１９を評価して、コマンド
された機能を達成することを周辺記憶システム１
０に指令する。そればかりかチエニング状態を指
示したり、ホスト１１に中継するため周辺記憶シ
ステムの他の部分から状況信号を受取つたりす
る。直接モード、即ちAC＝00に於ては、ACE５
０は既知のDASD周辺記憶技術を用いてデータ信
号がデータ回路３３及び適当なチヤネル・アダプ
タ３２間で転送されるようにバス５５を介して
DAC５６へコマンド信号を供給する。その機能
を実行するに当り、DAC５６は通常の態様でデ
ータ回路３３で制御を働かせる。

ACE５０は、バイト２０に於ける論理的デバ
イス・アドレスを受取りそれが階層に対するアク
セスを指示しているとき、受取つたコマンド信号
を３つのバス６０のうちの１つを介してCAC６
１へ供給する。３つのバスは夫々のキヤツシユ４
０のアクセスを指示する論理的バスである。
CAC６１は受取つたコマンド及び修正（モデフ
アイヤ）データをチヤネル制御ブロツク・レジス
タCCB６３に記憶する。DAC５６及びCAC６１
はコマンド実行のためこの情報を入手するよう
CCB６３をあとでアクセスする。

各論理的デバイスは論理的デバイス制御ブロツ
クLDCB６２によつて限定される。各DASDに対
して３つの論理的デバイスがあることを想起され
たい。従つて若しも８個のDASD１８があるなら
ば、24個の制御ブロツクLDCB６２があることに
なる。各論理的デバイスの決定及び動作状況は論
理的デバイス制御ブロツクLDCB６２の夫々の１
つに保持される。

論理的デバイス（それはキヤツシユ４０中のレ
ジスタをバイト２０のフイールドAC及びDEVで
指示されたアドレスに割振ることにより表わされ
る）に対するアクセスはアドレス・バス６４を介
してハツシユ回路４４になされる。CAC６１が
DIR４３のハツシユ・クラスをサーチすることか
ら間違つた指示を受取つたとき、DASD１８から
キヤツシユ４０へのデータ転送のための要求は、
バス６６，DAC５６，LKP２５へ供給される。
バス６６の信号はその要求についてDAC５６に
警報し、且つICWが今やLKP２５経由でアドレ
ス可能であることを表示する。望ましいマイクロ
コード実施例では、LKP２５は後で説明される
ようにマイクロコード・リンケージである。
DAC５６はそれがCCW１９に応答するのと同じ
態様でICW２４に応答する。LKP２５を介して
要求されたようなデータ転送が完了すると、
DAC５６はバス６７を介してCAC６１に状況信
号を供給する。そのときキヤツシユ４０はホスト
１１が利用しうるデータを持つている。CAC６
１及びDAC５６間の以後のコミユニケーシヨン
はバス６８を介してなされる。そのようなコミユ
ニケーシヨンはすべてLKP２５に於ける記憶メ
ツセージ・データを含む。DASD１８は複数の論
理的デバイス・アドレスを介してアクセスされる
ので、１組の待ち行列レジスタ６９がCAC６１
によつて要求された装置に関連した動作の順番を
待つ。この態様では、DAC５６は論理的デバイ
スを介して待ち行列要求に関係することはおそら
く無いが、ホスト１１のために、又はCAC６１
のために直接アクセスDASDモードで動作するこ
とが出来る。この態様では、DAC５６は階層と
関連して使用されるばかりでなく、階層を用いな
いような周辺記憶システムでも使用されうる。

CAC６１は追加の制御を含む。例えばレジス
タADEB７６はCAC６１の現在の動作をもたら
す登録簿４３の１つのエントリを収容している。
即ちキヤツシユ４０中の１ビツト又はキヤツシユ
４０の１部分にもたらされたDASD１８のアドレ
スはホスト１１によつて供給されるべきデータに
割振られた。そしてそのエントリをレジスタ
ADEB７６に置くことによりCAC６１の動作が
高められる。即ち登録簿４３はシステム記憶３０
の１部分であり、アクテブ・エントリをADEB７
６に置くことにより、システム記憶３０は制御３
１とは独立的にバス４１及び４２を介してデータ
を自由に転送する。装置バツフア（DEV BUF）
レジスタ７７はDASD１８に関連した制御情報を
収容し、装置アクセスを設定する際にDAC５６
を介してCAC６１によつて使用される。そのよ
うなレジスタは本発明のマイクロコード実施例で
は書込み可能制御記憶で見出される。バツフア７
７は無指定のデータ構造を有する制御記憶の割振
られた部分であるに過ぎない。BST７８は第４
図に関連して後述されるバツフア順序テーブルで
ある。PCB５９は、第４図で説明されるようにキ
ヤツシユ４０を巻込むページング動作を制御する
ために使用されるページング制御ブロツクであ
る。それは順序的データ転送中にキヤツシユ４０
のアクセスのためにどの登録簿インデツクスが使
用されるべきかを決定するためのスキヤニング制
御機構ばかりか、バス４２を介して、一連のデー
タ・ブロツクの形で転送されるべきデータ・ブロ
ツクの各々に対する登録簿４３のためのポインタ
を含んでいる。この態様で順序的転送はDASD１
８からのブロツクのバーストが割込みなしで行な
われるようにアドレシング設定を免除することが
出来る。

第２図は第１図に示された実施例の制御３１に
相当するプログラムされたマイクロプロセツサ３
１Ｐを用いた実施例のブロツク図である。バス７
０はチヤネル・アダプタ３２からデータ回路３３
へ延びており、第１図に示されたのと同じ態様で
動作する。バス４１及び４２が夫々チヤネル・ア
ダプタ３２及びデータ回路３３からシステム記憶
３０へ延びている。バス４１及び４２は単一のバ
ス中を時分割でデータ転送するならば１つのバス
に統合されてもよい。データ回路３３及びシステ
ム記憶３０間の転送を制御するときプロセツサ３
１Ｐは、バス７１を介してデータ回路３３へ制御
信号を与え、且つバス７２を介してシステム記憶
３０へアドレス及び順序制御信号を与える。複数
のシステム記憶アドレス・レジスタSSAR７９が
システム記憶３０へアドレスを与える。例えば８
個又は16個のSSAR７９が用意されてもよい。従
つて、プロセツサ３１Ｐがシステム記憶３０をア
クセスするとき、それはシステム記憶３０のアド
レスをSSAR７９に与えるばかりでなく、どの
SSARが記憶のアクセスに使用されるべきである
かをも指示する。多重のアドレシング・レジスタ
と記憶の関係は当業者に知られているから説明を
省く。

順序的データ・ブロツクの各バーストに対して
プロセツサ３１Ｐは、相次ぐ順序的ブロツクの中
間でアドレスがSSAR７９にロードされなくても
よいように、SSAR内にキヤツシユ４０のアドレ
ス（システム記憶３０の１部分）をロードするこ
とによりシステム記憶３０に予じめ教え込んでお
く。アドレスを受取るSSAR７９の数はデータ転
送の順序に於て転送されるべきデータ・ブロツク
の数に等しい。実際の順序的データ転送中、プロ
セツサ３１Ｐはキヤツシユ４０及びDASD１８間
のデータ信号の転送の開始のためSSARに問合わ
せるだけである。キヤツシユ４０はシステム記憶
３０内に所定のアドレス・スペースを有すること
に注意されたい。同様にして登録簿４３は異つた
アドレス範囲を有する。SSAR７９はシステム記
憶３０のメモリ・アレイ外部の別個の電子的レジ
スタである。プロセツサ３１Ｐは第１図の４つの
バス５１，５２，５３，５４に相当する単一のバ
ス５１−５４を介してチヤネル・アダプタ３２と
コミユニケートする。

プロセツサ３１Ｐの動作は書込み可能であるこ
とが望ましい制御記憶７３（１部分が書込み可能
であれば他の部分に読取り専用のプログラムを収
容していてもよい）に記憶されたマイクロコー
ド・プログラムに従つて行なわれる。バス７４が
プロセツサ３１Ｐを制御記憶７３に結合する。制
御記憶７３の中には、プログラムACE５０Ｐ
（アドレス及びコマンド評価器５０の機能を備え
る）、プログラムDAC５６Ｐ（直接アクセス制御
５６の機能を備える）、CACプログラム６１Ｐ
（キヤツシユ・アクセス制御６１の機能を備え
る）、及びプログラムOP７５（記憶システム１０
に関連した他のプログラムであるが、本発明の理
解のためには必ずしも必要ではない）がある。プ
ログラム５０Ｐ，５６Ｐ及び６１Ｐを介して記憶
システム１０を制御するためプロセツサ３１Ｐに
よつて使用されるレジスタとして、CCB６３，
LDCB６２、待ち行列レジスタ６９，ADEB７
６，SIT４５、バツフア７７，PCB５９，LKP及
びBST７８を含む。性能向上のため、SIT４５の
ページを収容するための１組のレジスタが制御記
憶７３中に準備されてもよい。

第２図に示された実施例の動作は、本発明の動
作を理解するために必要なマイクロコード部分に
対する機械動作図ばかりかデータ構造を詳細に図
解した第３図乃至第１２図を参照することによつ
て良好に理解される。第３図は論理的装置を用い
る周辺記憶１０を動作するためブロセツサ３１Ｐ
によつて使用されるデータ構造を図解する。
LDCB６２は制御記憶７３に於いてデータ信号を
収容する一連のレジスタであつて、４つのセクシ
ヨンより成る。第１のセクシヨン８０は所謂基本
データ構造であつて、一般動作的な意味で周辺記
憶１０の機能を限定し且つ支持する部分である。
第２のセクシヨンPPARMS８１は後述のセツ
ト・ページング・パラメータ周辺コマンドを介し
て確立されるページング及びスワツピング機能を
限定するパラメータに関連したLDCB６２の部分
である。CPARMS８２はホスト１１によつて出
されるセツト・セクタ、シーク、サーチIDコマ
ンドのようなコマンド・パラメータを含む。これ
らのコマンドは既知のデイスク記憶装置周辺記憶
に関連して使用される所のものである。
RPARMS８３は読取り活動を支持するための、
即ちDASD１８からキツシユ４０へ信号を転送す
るための、パラメータを含む。

基本部分８０はデバイス終了（DE）が周辺記
憶システム１０によつて出されているか否かをホ
スト１１へ知らせる所のビツトODE９０を含
む。CNLマスク９１はどのチヤネル・アダプタ
３２が現在のコマンドを受取つたか、即ち論理的
装置はどのチヤネルに親せき関係又は服従関係を
持つかを示すビツト・パターンを含む。
LDADDR９２はコマンドと共に受取られた論理
的アドレス、即ち第１図のバイト２０のAC及び
DEVのビツト・パターンを表わすコード列を含
む。CMD９３は第１図のバイト２１からのコー
ド列を含む。SEQ９４は第１図のバイト２２の
SEQ区域の内容を含む。CCR９５はチヤネル・
コマンド再試行が周辺記憶１０によつてホスト１
１へ送られてしまつたかどうかを指示する。これ
に関して付言すると、キヤツシユ・ミスが区域９
６に指示されるとき、チヤネル・コマンド再試行
はホスト１１に送られた。従つてLDCB６２はミ
スがキヤツシユ４０に対して生じたとき、周辺記
憶１０が適当なCCR信号を供給したかどうかを
知らせる。チヤネル・コマンド再試行は、周辺コ
マンドの実行の遅延が必要とされることをホスト
１１に知らせるだけである。コマンドが実行され
うる状態に到達したとき周辺記憶１０はデバイス
終了（DE）信号をホストへ送る。次にホスト１
１はその後コマンドが周辺記憶１０によつて実行
されうるように、次回のため周辺コマンドを送
る。

PPARMS８１はバイト２２の順序的ビツト
SEQに相当する順序的ビツトSEQ１００ばかり
か、バイト２２のRDセクシヨンからRD指示子１
０１を含む。Ｂカウント１０２はバイト２３から
のブロツクの数を含む。順序的データの各ブロツ
クがホスト１１へ転送されるとき、Ｂカウント１
０２は１だけ減算される。従つてそれはキヤツシ
ユ４０を介してホスト１１へ更に送られるべきブ
ロツクの数を示す。この数はDASD１８からキヤ
ツシユ４０へ移動されるべきデータ・ブロツクの
数の表示に際して次のキヤツシユ・ミスで使用さ
れる。BASE CYL１０３は仮想機械（VM）ミニ
デイスクのシリンダ・アドレスＣを含み、このフ
イールドはゲスト・オペレーテイング・システム
がDASD１８をアクセスするかも知れないことを
周辺記憶１０に対してホスト１１が指示したとき
にのみ有効である。CPARMS８２はSEEK
ADDR１０４にDASDシーク・アドレスを、SIO
１０５に最後又は現在のサーチIDアーギユメン
トを、及びSECT１０６に最後又は現在のセツ
ト・セクタ値を含む。

RPARMS８３はDASD１８からキヤツシユ４
０へのデータ転送が要求されていることを指示す
るREQD１１０を含む。RIP１１１は読取りが
DASD１８からキヤツシユ４０へ進行中であるこ
とを指示する。RA１１２はDASD１８からの読
取りは完了したこと及び特定の後処理機能が行な
われつつあることを指示する。DADDR１１３は
アドレスされつつある実際のDASD１８を指示す
るためバイト２０（第１図）からのDEVのビツ
ト・パターンを含む。DIR INDEX１１４はどの
登録簿エントリ・レジスタが特定のLDCB６２レ
ジスタで同定された論理的デバイスに相当するエ
ントリを含んでいるかを指示するための登録簿４
３インデツクス値を含む。SSAR１１５はDASD
１８及びキヤツシユ４０間のデータ転送に於てど
のSSAR７９がキヤツシユ４０のアクセスに使用
されるかを同定する。SAVE１１９は割込み動作
を含め種々の動作中に制御データを保管するため
プロセツサ３１Ｐが使うLDCB６２の領域を指示
する。読取り動作をスケジユールするために、読
取り待ち行列（図示せず）が各装置のために確立
される。各読取り待ち行列は、夫々のDASD１８
に於けるデータに対するアクセスのための要求の
FIFO（先入れ先出し）リストである。

第４図は登録簿４３の各エントリが構成された
のと同じ要領で構成されたADEB７６を示す。従
つてADEB７６の説明は登録簿４３の説明に等し
い。登録簿４３及びADEB７６の各エントリに於
て、INDEX１０７は登録簿エントリの論理的ア
ドレスである。このフイールドは各エントリに対
する自己同定データを収容する。区域１０８はキ
ヤツシユ又は記憶のために割当てられた部分に記
憶されたデータに相当するDASD１８のアドレス
を収容する。CCPは物理的シリンダ・アドレ
ス、即ちDASD１８のシリンダの実際の物理的ア
ドレスであり、Ｈはヘツド（デイスク表面）アド
レスである。Ｒはレコード・アドレスであり、Ｐ
はバイト２０のDEV区域に相当する装置アドレ
ス・ビツト・パターンである。セクタは実際のセ
クタ値、即ち近くでサーチIDと読取りが始まる
デイスクの回転位置である。４つのレコードを有
するトラツクに対するＲ値は１から４まで変化す
ることが出来ると同時にセクタ値は実際のセク
タ・アドレスである。DASDをアドレスするに当
つて、Ｒ値は通常のDASDアドレシング技術で行
なわれるようにバイト・レベルで回転位置指示子
に翻訳される。或る種のホスト・オペレーテイン
グ・システムに於けるＲ値は１乃至120又は他の
数の範囲であつてよく、そのような場合にはアド
レシングに用いられたADEB７６に記憶された大
きいＲ値は１つのトラツク中のレコードの数のモ
ジユロＮ値に減少される。それからＲ値、モジユ
ロＮはデイスクの回転アドレスに変換される。そ
のようなセクタ値は最少の待ち時間遅延でレコー
ドに対するアクセスを開始するのに適している。
CCLは物理的デバイスに関して定義された論理
的デバイスに対して用意されたような論理的シリ
ンダ・アドレスである。LINK１０９はハツシ
ユ・クラスのすべてのエントリを一緒にリンクす
るための単一的にリンクされたリストのデータ信
号コード列を収容する。所定のハツシユ・クラス
の最後のエントリはチエンの終り又はクラスの終
りを指示する特別のコード・パターン（零）を持
つ。Ｍビツト２６９はキヤツシユ４０中のデータ
がDASD１８から受取られたのでそれは修正され
ているか否かを指示する。他のコード列がADEB
７６及び各登録簿４３エントリへ付加されてもよ
く、（これは本発明の理解に関係がない）例えば
MRU−LRUリストが含まれてもよい。

LKP２５はプログラムACE５０Ｐ，DAC５６
Ｐ及びCAC６１Ｐによつてアクセス可能な制御
記憶７３中の領域であつて、それはこれらのアイ
クロコード・ユニツトの実行の相互作用を制御す
るためのリンケージ・ポート又はメツセージ領域
を作り上げる。１つの実施例で、ACE５０Ｐ及
びDAC５６Ｐは、LKP２５が単一のユニツトの
ようにこれら２つのマイクロコード、セグメント
によつてアクセスされたように１つのコード・セ
グメントとして取扱われた。とにかくポートの構
造はポートに於ける制御データを宿らせたコード
の部分を同定する所のコード点CP１２５を含
む。即ちCAC６１ＰがLKP２５にエントリを宿
らせているとき、DAC５６Ｐは制御データを取
出して、この機能を実行する。その後DAC５６
Ｐが新たなデータをCAC６１Ｐによる要求に応
答してLKP２５へ入れたとき、CP１２５はコー
ド実行のどの点でDAC５６Ｐの応答に基づいて
連続的に処理するために関連しているかをCAC
６１Ｐに指示する。優先順位区域１２６はLKP
２５に宿つた要求が高い優先順位のものである
か、低い優先順位のものであるか又は連続した処
理の指示であるかを指示するコード列を収容す
る。Ｖビツト１２７はLKP２５エントリが有効
なものであるか、即ちそれは最近のエントリ要求
活動であるか否かを指示する。DADDR区域１２
８はどのDASD１８が現在のLKP２５制御データ
信号と関連しているかを同定するためバイト２０
からDEVコード列を収容する。PARMS１２９は
メツセージ即ちどのような機能が達成されなけれ
ばならないか、状況等と関連した種々のパラメー
タを収容する。

BST７８はDASD１８の各々に対して１組のレ
ジスタを持つ。最初のレジスタは区域DELEP１
２０を持ち、その中には登録簿インデツクス１２
２−１２３を指定するインデツクス値１乃至８が
収容される。これらのインデツクスは削除される
べき登録簿４３エントリを同定する。それは又ア
ドレスとしても使用される。例えば第１番目の登
録簿４３指定インデツクスは常に１２２に記憶さ
れるのに対して第８番目の登録簿４３指定インデ
ツクスは常に１２３に記憶される。DELEP１２
０中の３の値に対しては、第３番目の登録簿４３
指定インデツクスがアクセスされる。登録簿指定
インデツクスは登録簿４３エントリの論理的アド
レスであり、従つてそれは登録簿４３中へ迅速に
アクセスすることを想起されたい。EK１２１は
表中の有効エントリの数のカウントを収容する。

キヤツシユ４０を介して働かされるページング
機能を果すためのページング・コミユニケーシヨ
ン及びパラメータ記憶を支えるためのデータ構造
を示すため、ページング制御ブロツクPCB５９が
詳述される。参照番号１６０はページングが行な
われるとき記憶システム１０内で広く使われる制
御フラグである所定の所謂大域フラグを指す。
DWSR１６１は、記憶システム１０がリセツト・
コマンドを受取つた結果としてDASD１８へ書込
むための再スタートが要求されることを指示す
る。廃棄１６２は、キヤツシユ４０中のすべての
データが廃棄されるべきであることを示す。リセ
ツト１６３はリセツト・コマンドが受取られてい
ることを示す。「………」１６４は追加的な大域
フラグが記憶システム１０で使用されるかも知れ
ないことを示す。しかしそれは本発明の理解とは
無関係なので説明を省く。

フラグ１７０はプロセツサ３１Ｐ内でタスクを
デイスパツチすること（演算装置の使用権を与え
ること）に関係する。タスク・デイスパツチ手段
は周知なので説明を省く。デイスパツチング、ペ
ージングに関係するタスクで使用されるフラグは
SOビツト１７１を含む。このビツトはLDCB６
２エントリが相当する論理的デバイスに対するホ
スト１１によつて決まる遅延した状況を含むこと
を表示する。リセツトが所与の論理的デバイスに
対して指図されているときは、リセツト中にその
ような遅延した状況が消去される。リセツトがそ
のような所与の論理的デバイスに対して指図され
ていないときは、その状況は維持される。SA１
７２はデータのブロツクに対するアドレス可能ス
ロツト（記憶スペース）がキヤツシユ４０内で利
用可能であることを示す。Ｐビツト１７３はキヤ
ツシユ４０及びDASD１８間のデータ転送の方向
を制御する読み書き優先順位指示子である。これ
が零のときはDASD１８からキヤツシユ４０への
データ転送が、反対方向の転送を上回る優先順位
を持つことを示す。バイナリの１のときはキヤツ
シユ４０からDASD１８へのデータ転送が反対方
向への転送をしのぐ優先順位を持つことを示す。
DB１７４は廃棄ブロツク・コマンドがホスト１
１から受取られたこと、及びそれが現在実行され
ていること、即ちキヤツシユ４０の所与のスロツ
トにあるデータの１つのブロツクが廃棄されるべ
きであることを示す。「………」１７５は付加的
な制御フラグがデイスパツチング、ページング機
能と関連して使われてもよいことを示す。作業待
ち行列フラグ１８０は夫々のDASDのための作業
待ち行列の状況を示す。RWR１８１はDASD１
８の数に等しいビツトの数を収容する。何れかの
ビツトが１であると、読取り作業（DASD１８か
らキヤツシユ４０へのデータの転送）が、読取り
作業待ち行列内のビツト位置に相当するDASDの
ために待ち行列していることを示す。WRW１８
２はそれと同じであるが書込み（キヤツシユ４０
からDASD１８へのデータの転送）に対する作業
待ち行列を示す。

参照番号１８５は装置割当てフラグを示す。そ
れはDASD１８が現在読取り作業又は書込み作業
のために割当てられているか否かを示すフラグを
収容する。フラグ１８５はDAR１８６からの１
つとDAW１８７からの１つ（夫々読取り及び書
込み割当て）をペアにして、各DASD１８に対し
て１対のビツトとして質問される。ビツト対が両
方共零であるときは、DASD１８は読取り又は書
込みの何れのためにも割当てられない。０−１値
はDASD１８が書込みのために割当てられること
を示し、１−０値はDASD１８が読取りのために
割当てられることを示し、１−１値はDASD１８
が０−０のAC値に相当して直接アクセスされる
ことを示す。これらのフラグは作業待ち行列で示
された作業を実行するためのDASD１８の能力を
表示する。

装置読取り待ち行列分散子１９０は読取り活動
が後述の読取り待ち行列全体に亘つて平均に分散
することを保証するマスク１９１は読取り動作の
ために次に質問されるべき読取り待ち行列に相当
するDASDビツト有効フイールドである。これは
装填バランシング表示子である。インデツクス１
９２はDASD１８の数の範囲内であつて、なされ
るべき作業をスケジユールするために次にアクセ
スされるべき特定のDASD１８はどれかを同定す
る。

登録簿４３マネージメント制御フイールド１９
５は正規の登録簿処理のほかに登録簿回復活動を
可能にする。SITA１９６は関係あるデータ・ブ
ロツクに相当するSIT４５エントリのアドレスを
収容する。回復部分１９７は回復を可能にする１
組のフラグを含む。ハツシユ更新が要求されるこ
と、登録簿内のデータ構造は更新を要求するこ
と、及びキヤツシユ４０中のアドレスされたスロ
ツトは回復を必要とすることを指示するフラグが
含まれる。感知２００はホストへの感知又は状況
データの表示と関連して用いられるデータ制御構
造であつて、物理的DASD１８に対するエラー状
態及び動作状態と関連がある。NICW２０１は物
理的DASD１８の各々に対するビツト有効フラグ
を収容し、ICWチエンがまだ再スタートされて
いないことを指示する。ビツトが１であるとき相
当する物理的DASD１８がそのようなチエンを有
することを示す。WQP２０２は、現在書込みス
ケジユールされたフラグを有する書込み待ち行列
素子がクリヤされたこと且つ待ち行列が解かれた
こと、又はPINされたリストに掲載された処理で
あつてもよいこと及び待ち行列解除されること
（PIN手段に関連したデータであつてキヤツシユ
４０に記憶されたものがDASD１８へ転送され
る）を指摘する。そのエントリは書込み待ち行列
エントリに対する単なるポインタである。
RWAT２０３はDASD１８読取り待ち行列の各々
に対しエントリを有する読取り作業割当て表であ
る。各エントリは第１のキヤツシユ・スロツトに
対するポインタと、３つの論理的デバイス作業ス
ロツトに対する次キヤツシユ・スロツト・プラ
ス・ポインタを含む。この表は要求がホスト１１
から受取られた順序と同じ順序で読取り活動が処
理されることを保証するため、読取り活動の割当
てを制御する。この形は重要である。何故ならば
ホスト１１がエラー状態から回復しようと望んだ
とき、ホスト１１が読取り要求を供給するのに用
いた順序との関連で若しも記憶システム１０がエ
ラー状態を報告することが出来るなら、ホスト１
１は回復を維持できるに過ぎないからである。

参照番号２０５は３つの部分を有する書込み待
ち行列制御を示す。FLH２０６は、書込み待ち
行列エントリとして割当てのため利用可能なすべ
ての自由エントリの制御記憶７３中の作表である
所の装置書込み自由リストの頂上に対するポイン
タを有する自由リスト見出しを示す。WQD２０
７は書込み活動が装置書込み待ち行列全体に亘つ
て平均に分散することを保証するところの書込み
待ち行列分散子である。WQD２０７は、次にサ
ービスされるであろう特定DASD１８を同定する
インデツクス及びサービスを書込むため、次に質
問されるべき書込み待ち行列に相当するビツト有
効マスクを含んだ所の読取り待ち行列分散子１９
０と同様に構成される。PIN２０８は書取り又は
書込み動作の無事完了、又はDASD１８の状況変
化の発生に起因して装置PINリストのエントリの
除去を制御するためのデバイス活動指示子であ
る。そのフイールドはDASD１８に従うビツト有
効フイールドである。

実際の書込み待ち行列エントリは参照番号２１
０によつて示される。エントリ２１０はそのエン
トリと関連したDASD１８のバイト内のビツト位
置によつてアドレスを同定するビツト有効フイー
ルドである所のデバイス・マスクDM２１１を含
む。このマスクはデバイス書込み待ち行列見出し
２２０に於けるマスク２２２のイメージである。
CSR２１２は、シリンダ、セクタ、記録番号及
びヘツド・アドレスを含んだ記録の内部デバイ
ス・アドレスを収容する。INDEX２１３は登録
簿４３に対するインデツクスである。SSAR２１
４は近づくDASD１８に関連した動作のためキヤ
ツシユ４０をアクセスする記憶アドレス・レジス
タ７９のアドレスを収容する。CADDR２１５は
ブロツクを収容しているキヤツシユ４０のスロツ
トのアドレスを収容する。LINK２１６は予定の
順序で複数のエントリを一緒にリンクするための
リンク・フイールドである。PTRS（ポインタ）
２１９はLDCB６２に対するページング動作を受
けているブロツクのためのポインタ、及びページ
ング動作を受けているブロツクと関連した読取り
待ち行列を受けているブロツクのためのポイン
タ、を含む。

書込み待ち行列見出し２２０は種々のDASD１
８に指定された書込み活動と関連した組のレジス
タである。各レジスタはDASD１８書込み待ち行
列の構造を制御するため使用される幾つかのフイ
ールドを収容している。各レジスタは通常の２重
リンクされたポインタ構成を用いた２重リンクさ
れたポインタ装置DLP２２１を含む。DM２２２
は以前に説明した装置マスクを収容する。
DADDR２２３はDASD１８の識別を収容する。
WC２２４は書込み待ち行列２１０に於ける要求
の数を指示するための作業カウントである。
WRR２２５は書込み再スタートがリセツトの結
果として要求されることを指示する単一のビツト
である。WIP２２６は書込み動作が現在進行中で
あることを指示する。

第５図は読取り又は書込みデータ転送のための
CCW及びICWの順序を図解している。直接アク
セス・モード（AC＝00）では、読取り転送は信
号をDASD１８からホスト１１へ直接的に転送す
る。これに反して書込み転送はデータをアドレス
されたDASD１８に向つて直接的に反対方向に転
送する。ページング・モード（AC＝10、01又は
11）では、CCW１３０のチエンはセツト・ペー
ジング・パラメータ（SPP）CCW１３２で始ま
る。SPP１３２はCCW１９（第１図）のバイト
２２で同定された他パラメータばかりか、順序的
データが周辺記憶システム１０からホスト１１へ
転送されるべきであるか否かを、記憶システム１
０をしてセツトせしめる。一旦SPPが記憶システ
ム１０に対する動作のパラメータを指示してしま
つたら、SEEK CCW１３３はシーク・コマンド
が周辺記憶システムへ転送される結果をもたら
す。１実施例では、シーク・パラメータはSPPコ
マンドに組込まれた。正規のDASDアーキテクチ
ヤを用いると、シークは任意の（ページング・モ
ードではAC＝01、11又は10）セツト・セクタ
CCW１３４（相当するセツト・セクタICW２４
は後述のように記憶システム１０内で発生され
る）によつて追従され、それは転じてサーチID
同側１３５によつて追従される。今や記憶システ
ム１０はアドレスされたDASD１８からデータを
読取る準備が読取りCCW１３６によつてなされ
ている。READコマンドを受取ると、周辺記憶シ
ステム１０は欄１３１に示された行動を取る。先
ず第１に、SEEK、セツトSECTOR、及びサー
チID同側コマンドが箱１４０に積重ねられる。
箱１３７で、第１図に関連して説明されたよう
に、登録簿４３サーチが実行される。HIT（即ち
要求されたデータがキヤツシユ４０中にあると
き）に対しては、そのコマンドを受取つたチヤネ
ル・アダプタ３２を介してキヤツシユ４０からホ
スト１１へと矢印１３８によつて示されたよう
に、データが直ちに転送される。他方、若しもデ
ータがキヤツシユ中になかつたことを登録簿４３
が示したならば、そのとき矢印１４１で示された
ようにMISS（ミス）が生じる。チヤネル・コマ
ンド再試行（CCR）は矢印１４２で示されるよ
うに記憶システム１０によつて供給される。この
活動はホスト１１に対して「信号が記憶装置１０
から受取られたときCCW１３６の読取りコマン
ドはチヤネルによつて再び記憶システム１０へ送
られなければならない」ことを告げる。これが起
きている間に記憶システム１０は、ホスト１１か
ら受取られた積重ねコマンドから取出される
SEEK ICW１４３で始まるICW１４３−１４８
のチエンを構築する。マルチトラツク動作に対し
ては、ICWはサーチIDパラメータから供給され
る。SEEK ICW１４３の後に、レコード数から
算出されたセクタ値を持つSET SECTORICW１
４４が続く。１４５に於て、CAC６１入力がセ
ツト・キヤツシユICW１４５をもたらす。この
ICW１４５はDAC５６Ｐをして、データが読取
られるべきシステム記憶３０のアドレスを適切な
SSAR７９へ挿入させる。若しもデータの複数の
ブロツクが転送されるべきであるならば、参照番
号１４６で示されたように複数のセツト・キヤツ
シユICWが生じる。その後でSIDE−CCW１３５
に相当するサーチID同側ICW１４７が生じる。
サーチID同側ICW１４７は最初のセツト・キヤ
ツシユICW１４５に相当する。これはデータの
複数のブロツクが１つだけICW１４７を用いて
順に読取られることを意味する。次に、転送され
るべきデータ・ブロツクの数に等しい多数の
READ ICW１４８コマンドが、SET CACHE
ICWの数によつて示されたデータのブロツクの
予定された数を読取るため、DAC５６Ｐへ与え
られる。読取りが完了すると、それはアドレスさ
れたDASD１８からデータを、SSAR９７にセツ
トされたアドレスでキヤツシユ４０へ転送するの
であるが、周辺記憶１０は装置終了（DE）を矢
印１５０で示されたようにホスト１１へ供給す
る。ホスト１１はCCW１３６に相当する１５１
に於て周辺コマンドを再発行することにより直ち
に応答する。周辺記憶１０は１５２に於て登録簿
４３をサーチして、今正に実行したICWチエン
が原因となつてHITを結果として生じること勿論
である。その後データは矢印１５３で示されたよ
うにキヤツシユ４０からホスト１１へ転送され
る。１３６に於て、要求されたデータ・ブロツク
に対してデータが転送されなかつた場合には他の
ミスが生じる。そのときCCR（チヤネル・コマ
ンド再試行）がホスト１１へ与えられる。この
CCRは、周辺記憶１０がデータをアドレスされ
たDASD１８から転送することが出来なかつた事
実を反映する。そのときホスト１１はそのコマン
ドを再試行し、若しも再試行が不成功に終るなら
ば、ホスト１１は本発明の範囲を越えて標準のデ
イスク記憶装置回復技術を用いて回復を試みるた
め直接アクセス（AC＝00）を使用することが出
来る。「………」１５４は種々のDASD１８に対
し種々のCCWチエンが挿間されうることを示
し、上述の動作はその数だけ反復されることを示
す。ICWチエンはCCWのチエンの順序を必ずし
も追わなくてもよい。周囲の事情次第でICWチ
エンが構築され且つ後で発生するCCWチエンに
よつて使用されてもよい。そのような可能性は
CCWチエンに関するICWチエンの非同期形態を
示す。通常は、最初のCCWチエンは最初に生じ
るICWチエンを結果として生じる。いつでも
別々のICWチエンは各DASD１８に対して活動的
でありうる。

第６図はACE５０から供給された解読済みの
リセツト・コマンドの受取りに続くDAC６１の
動作を示す。

機械動作はACE５０からリセツト・コマンド
を受取ることにより２３０に於て始まる。２３１
に於て準備行動が用意される。これらはPCB５９
（第４図）からの大域フラグ１６０の取出し及び
リセツト・ビツト１６３のセツテイングを含む。
システム記憶３０と関連した感知データはリセツ
トされる（第２図の制御記憶７３の感知バツフア
８５がリセツトされる）。キヤツシユ４０もリセ
ツトされる。２２９に於てキヤツシユ４０のリセ
ツトからの戻りコードがチエツクされる。エラ
ー・フリー・キヤツシユ・リセツトに続いて、２
３２に於てプロセツサ３１ＰがPCB５９のすべて
のフラグ１６２の廃棄を検査する。若しも全フラ
グ廃棄がセツトされているならば、プロセツサ３
１Ｐは接続点２４５を介して後述の機械動作に進
む。若しも全フラグ廃棄がオフであるならば（こ
れが普通のケースである）、若しも登録簿４３は
リセツトが受取られたとき更新処理中であつたな
ら、この状態からの回復が第７図で詳述されるよ
うに２３３に於いてなされる。換言すれば登録簿
４３は、記憶システム１０の状況が登録簿４３の
状況によつて精密に反映されるように、リセツト
受取りの直前に完了した最後の動作に反映しなけ
ればならない。プロセツサ３１Ｐは２３４に於い
て、第７図に示された機械動作によつて与えられ
た戻しコードを検査する。非零の戻しコードRC
は登録簿４３の更新中にエラー状態が生じたこと
を示す。登録簿４３の動作中のエラーはプロセツ
サ３１Ｐをして、キヤツシユ４０の内容が廃棄さ
れるようにPCB５９中に大域フラグ１６０の廃棄
１６２をセツトさせる。このときプロセツサ３１
Ｐは２３５に於いて据置きユニツト・チエツク
DUC９７をPCB５９（第４図）中へセツトす
る。リセツトは論理的装置へ向けられることを想
起されたい。従つてリセツトはすべてのアクセス
に反映される。DUC９７はPCB５９にある。従
つてDUC９７はアドレスされた論理的デバイス
のためにPCB５９（第４図）にセツトされる。若
しも２３４に於て登録簿４３がリセツト（RC＝
０）からうまく回復したならば、プロセツサ３１
Ｐは論理径路２３６を２３７にある読取り回復へ
移る。読取り回復の成功動作は戻りコードRCを
チエツクすることにより２３８に於てプロセツサ
３１Ｐによつてチエツクされる。若しもエラー状
態が起きたならば（RC≠０）、DUC９７が２３
９に於てセツトされる。エラー・フリー・リセツ
トのためには（RC＝０）、プロセツサ３１Ｐは直
接的にステツプ２４１へ向つて論理径路２４０を
たどる。受取られたリセツトによつて割込まれた
任意の読取り非待ち行列動作はステツプ２４１で
完成される。それからプロセツサ３１Ｐは次に説
明される機械動作を達成するため論理径路２４５
を介して進む。２４７に於て若しも有効な読取り
又は書込み動作が行なわれなかつたならば、又は
２４６に於て若しもLKPが有効なエントリを持
たなかつたならば（Ｖ＝０）、２４８に於て感知
データが累積され、それがエラーを指示する。
PCB５９のDUC９７はこのエラーを次のスロツ
トに於てホスト１１へ報告するため記憶システム
１０を動作可能にするようセツトされる。

達成される次の機能は、有効ビツトＶ１２７
（第４図）が活動状態にセツトされるかどうかを
決定するためLKP２５をアクセスすることを含
む、相当するDASD１８の状況の検査を巻込む。
これは有効エントリがLKP２５にあることを意
味する。実状がそうであるとき、プロセツサ３１
Ｐは２４７に於て読取り又は書込み動作が達成さ
れたかどうかを決定するためPPARMS８１
（LDCB６２）を検査する。

若しもPPARMS８１が読取り動作を示すなら
ば、ステツプ２６５以下（後述）が達成される。
LKP２５で示される書込み動作に対しては、プ
ロセツサ３１Ｐは書込み又は記録動作に関連した
リセツト動作を達成する。２６０に於て、PCB５
９のセクシヨン１８７にあるアドレスされた装置
のための装置割当てフラグがリセツトされる。ア
ドレスされた装置に対する書込み待ち行列見出し
２２０が、書込み再スタートの要求されたことを
指示するためWRR２２５を１セツトするようア
クセスされる。大域フラグ１６０DWSR１６１に
於て、書込み再スタートに関連した大域フラグも
セツトされる。LKP２５はリセツト・コマンド
を受取りつつある論理的デバイスに関連した
DASD１８のためのデバイス・アドレスDADDR
を受取る。その後２６１に於てICWチエンがリ
セツトされて、それと関連した任意の活動が丁度
セツトされたフラグによつて指示されたような完
全な再スタートを要求し、且つホスト１２によつ
て希望されたリセツト機能を達成されるようにす
る。

ステツプ２４７に於てLKP２５で示された読
取りモードに対しては、読取りが進行中であるか
どうかを決定するため２６５に於てプロセツサ３
１ＰがLDCB６２RPARMSフラグRIP１１１を検
査する。若しも読取りが進行中でなかつたなら
ば、LKP２５のすべての状態に対して達成され
る所の後述の幾つかのリセツト機能を達成するた
め論理的径路２６６へ進む。読取り進行中はプロ
セツサ３１Ｐが２７０に於てLDCB６２を検査し
て、リセツト・コマンドが受取られたチヤネル・
アダプタ３２とCNL MASK９１がマツチするか
どうかを調べる。若しもマツチしなかつたなら
ば、所与のLDCBに関するそれ以上の活動はもは
や行なわれる必要がない。即ちリセツトは現在の
制御ブロツクによつて示される論理的デバイスへ
適用されない。均等性のためには、リセツトは論
理的デバイスへ適用されない。その後２７１に於
てプロセツサ３１Ｐは第１１図に関して詳述され
るように論理的デバイスをリセツトする。２７２
に於て、論理的デバイスをリセツトすることから
もたらされる戻りコードはエラー状態についてチ
エツクされる。戻りコードRC＝０のとき、エラ
ー状態がないことを指示するため論理的径路２７
３へ進む。２７２に於て戻りコードRC≠０のと
きPCB５９（第４図）の据置きユニツト・チエツ
クDUC９７が活動状態にセツトされる。DUC９
７はホスト１１から次のスタート１０（SIO）の
受取りに基づいてエラー状態の報告を可能ならし
めるためのプロセツサ３１Ｐに対するメモリ・フ
ラグである。然る後プロセツサ３１Ｐは論理径路
２６６へ進む。

LDCB６２がリセツト・コマンドを受取つてい
るチヤネルと同時発生しないときは、プロセツサ
３１Ｐは２７５に於てDASD１８に相当する
DADDRをLKP２５の中に入れる。２７６に於て
ICWチエンがリセツトされ、２７７に於てICW
処理が受取られたリセツトによつて中断されたこ
と及び論理的リセツト（LOGRST）は達成され
なかつたことを示すため、内部制御フラグがセツ
トされる。２７８に於ては第１２図に関連して後
述されるように、読取りリセツト動作が活性化さ
れる。その動作は中断された読取り要求を作業待
ち行列から外すこと、及びそのような読取り要求
に掛り合つたすべての資源（キヤツシユ又は装置
割当て）を自由化することを含む。読取りリセツ
ト動作の完了が２８０に於て、零のエラー・フリ
ー戻しコードについて検査される。論理的径路２
６６のあとにシステム制御ステツプ２５０以下が
続く。エラー状態に対しては、プロセツサ３１Ｐ
が２８１に於て、アドレスされた論理的デバイス
のためPCB５９のDUC９７をセツトする。

リセツトされた機械動作のシステム制御機能
は、第９図と関連して説明されるようにDASD１
８に対する書込みリセツトを達成する所の２５０
に於て始まる。２５１に於てLKP２５表示子Ｖ
１２７が零にリセツトされる。２５２に於てすべ
ての論理的デバイスに対するLDCB６２が第１０
図に関連して説明されるように走査されて、他の
論理的デバイスに対するリセツトの不本意な伝播
（即ちどのLDCB６２のエントリがリセツトされ
るべきであるか）を発見するように働く。第９図
は上述のシステム・リセツトに関連した機械動作
を示す。その後２５３に於て、DUC９７が検査
される。若しもDUC９７＝１ならば２５４に於
て、ユニツト・チエツクに関連した状況が次のＳ
１０に於ける上位機１１への報告のためにアセン
ブルされる。２５５に於て、プロセツサ３１Ｐは
そのデイスパツチヤ（タスク指名者）に戻る（そ
れはプログラム式機械に対する通常のデイスパツ
チヤであるから図示及び説明を省略する）。

第７図はリセツト・コマンドの受取り後の登録
簿４３の一致性を回復することに関連した機械動
作を図解している。登録簿４３は、キヤツシユ関
連機能がリセツトによつて中断されているとき又
は登録簿４３が更新されつつある間はいわゆる一
致性状態に置かれなければならない。２レベルの
更新が与えられる。第１のレベルは第２のレベル
の前に達成される。第１のレベルは制御記憶７３
のADEB７６中又はシステム記憶３０中に駐在す
る個々の登録簿４３エントリが有効であることを
保証する。これらのエントリはデータが制御記憶
７３とシステム記憶３０の間を転送される間に生
じるリセツト（それはエントリを部分的に更新さ
れた不一致状態に残す）の結果として無効になる
かも知れない。正常な動作中に更新する任意の登
録簿４３は回復パラメータ・フラグ（図示せず）
が制御記憶７３にセツトされる結果をもたらす。
更新が完了すると回復パラメータは消去される。
これらのフラグ（図示せず）は第７図に示された
機械動作と関連して使用される。リセツト・コマ
ンドの受取りに続く登録簿４３の更新中に、プロ
セツサ３１Ｐは先ず回復インデイケータを調べ
る。回復インデケータがONであるときプロセツ
サ３１Ｐは制御記憶７３から、保管された更新パ
ラメータを検索し、登録簿４３の中断された更新
を再スタートさせ且つ完成させる。リセツト回復
の第２のレベルは種々のデータ構造の構成要素内
での一致性を保証する。これは第１のレベルの回
復が完了した後にのみ動作しうること明らかであ
る。何故ならば登録簿４３の完全性はうまく一致
させるための前提条件だからである。

登録簿４３を更新するための機械動作は２８５
に於て始まる。制御記憶７３の回復パラメータに
依存して５方向分岐２８６が作られる。若しもそ
の登録簿が一致性状態にあるならば、論理的径路
２８７へ至るOK分岐をたどつてステツプ２８８
へ向う。ステツプ２８８は戻りコードRC＝00及
び登録簿回復フラグ＝00をセツトする。デイスパ
ツチヤはその後戻される。制御記憶回復パラメー
タは固定された機械動作をリセツトが中断したこ
とを表示してもよい。キヤツシユ・ブロツク・ス
ロツト状況は変更されなければならないかも知れ
ない。従つて状況論理的径路２９０は２９１へ進
み、そこでブロツク状況をセツトする。登録簿４
３エントリを指すインデツクスは修正されて書込
まれる。種々雑多のフラグを指示するパラメータ
がセツト又は消去される。起りうるエラー状態は
キヤツシユ・ブロツク状態をセツトすることから
取られるエラー出口２９３で検査されうる。エラ
ー出口２９３はプロセツサ３１が大域フラグ１６
０中のすべてのフラグ１６２の廃棄をセツトする
ことを生じさせる。ブロツク状況は適当な登録簿
４３エントリを選択的に削除することにより変更
される。即ち登録簿４３中のエントリは更新され
終えていてもよいが、キヤツシユに対する対応す
る動作は完成されなかつた。従つてそのようなエ
ントリの削除は登録簿とキヤツシユの間の一致性
を生じさせる。２９５に於てエントリが削除され
るべきか否かについて検査される。２９６に於
て、そのような不一致性エントリが削除される。
削除が必要とされないときは、プロセツサ３１は
２９７に於て終了状況（RC＝０、DIRR＝０）を
作るためステツプ２９５から左へ進む。ステツプ
２９７から戻りがなされる。ステツプ２９６は論
理的エラーを検出する結果を生じてもよく、従つ
てプロセツサ３１はこのステツプからエラー出口
２９３をたどつてもよい。

アンリンク登録簿エントリが要求されるとき
は、論理的径路２９５はステツプ２９６へ進む。
インデツクス１０７に収容された登録簿インデツ
クスがADEB７６から取出される。ADEB７中の
逆方向ポインタ（図示せず）も又取出される。若
しも逆方向ポインタが空白であるならば、インデ
ツクス１０７の内容が記憶される。そうでなけれ
ば逆方向ポインタによつて指示された登録簿４３
のエントリが登録簿４３から読出される。ADEB
エントリの順方向ポインタは今述べた登録簿４３
エントリ中に記憶される。この作用はADEB７６
エントリを逆方向ポインタによつて指示されたエ
ントリからリンク状態を解く。順方向ポインタか
らのリンク状態解除の付加的処理は同様な手順に
従う。当業者ならば上述のリンク状態解除動作は
ADEB７６のリンク１０９で表わされたような２
重にリンクされたリストから任意のエントリをリ
ンク解除するために見出された代表的なものであ
ることがわかる。この動作は２９３に於てエラー
出口で生じるエラー状態をもたらすこと勿論であ
る。

ADEB７６のエントリを登録簿４３リンク・リ
スト中にリンクすることにあててもよい。この動
作はプロセツサ３１Ｐによつて開始され、論理的
径路３００を通り、２つのエントリのリンク・フ
イールド１０９を修正することを介して登録簿エ
ントリを登録簿４３リンクへリンクする所の実行
ステツプ３０１へ進ませる。登録簿に於てハツシ
ユ・クラスとして見出されたような２重リンクさ
れたリストに或るエントリをリンクすることは周
知であるから詳述しないことにする。更にADEB
７６の内容によつて表わされるデータのブロツク
はMRU（最近最も使用されたの表示）を作らな
ければならない。この場合、プロセツサ３１Ｐは
論理的径路３０４をたどつてステツプ３０５へ進
み、これは最近最も使用されたことを表わすブロ
ツクを作る。最近最も使用及び最近最も不使用の
２重にリンクされたリストは周知であるから詳述
しないことにする。そのようなリストは既知の置
換技術を用いてキヤツシユ４０のスペースを制御
するため置換アルゴリズムと関連して使用され
る。

登録簿４３が更新されるべきときセツトされる
制御記憶７３（第２図）の回復パラメータは、記
憶装置１０のすべてのプロセスを中断する所のリ
セツト・コマンドの受取りにより登録簿を更新さ
せる。例えばハツシユ・クラスにリンクされ、ハ
ツシユ・クラスからアンリンクされたMRUにす
るため又はキヤツシユ４０のブロツクの状況が変
更されるようにするため、或るブロツクによつて
登録簿４３が更新されるべきであるときは、登録
簿４３を記憶システム１０の実際の動作状況と一
致させるためこれらのパラメータがリセツト処理
に於て使用される。

第８図はリセツト動作と関連した第６図の割当
てキヤツシユ・セグメントの回復のステツプ２３
７の詳細を示す。これらの機能は複数の機械動作
によつて共有される。従つてリセツト回復のため
３１０に於てプロセツサ３１Ｐにより図示の機械
動作がなされると、プロセツサ３１Ｐの舵取りフ
ラグ（図示せず）が３１１に於て零にセツトされ
る。これらの機械動作に対する他のエントリ（リ
セツト後に必要とされるような、機能の循環を必
要としないエントリ）は３１４に於て入る。プロ
セツサ３１ＰはBST７８（第４図）の各登録簿
インデツクス１２２−１２３の都度１回ループ３
１２を実行する。先ず３１３に於てプロセツサ３
１ＰはBST７８区域DELEP１２０を調べる。若
も値が零であるならキヤツシユ４０のアドレス可
能セグメントが処理される必要はない。従つて戻
りコード零が３２１に於てセツトされ、３２２に
於て戻りが行なわれる。DELEP１２０が零でな
いときは、プロセツサ３１Ｐはステツプ３１５へ
進み、登録簿インデツクス１２２がADEB７６区
域１０７に収容されているのと同じインデツクス
であるかどうかを検査する。若しも両者が同一で
あるならば、BST７８のインデツクスはキヤツ
シユ４０の最後の活性ブロツクを指示して３１６
に於て、ADEB７６で指示されたブロツクに関す
るリセツト時間に於て現在の記憶又はデータ転送
動作が起きたかどうかを指示するためプロセツサ
３１ＰはADEBフラグ（図示せず）を検査する。
若しもこの活動が現在行なわれているならば、３
１７に於てプロセツサ３１Ｐは上述の舵取りフラ
グを検査する。若しもフラグが１であるならば単
一の検査が完了してプロセツサ３１Ｐが３２２に
於てデイスパツチヤへ戻ることを許容する。フラ
グが０であるならばBST７８の完全スキヤンを
保証するためループをたどり続けなければならな
い。次に３１８に於てプロセツサ３１ＰはEK１
２１を検査する。若しもそれが零であるならばす
べての作業が完了されてデイスパツチヤへ戻る３
２２。若しも零でないならば３１９に於て１を減
算することによりEK１２１カウントがインデツ
クスされる。どれかの分岐がループ出口を指示す
るまでループを繰返すようにステツプ３１３へ導
く論理径路３２０によつてループが閉成される。

分岐ステツプ３１５及び３１６はプロセツサ３
１Ｐが論理径路３２３をたどつてステツプ３２４
へ進むようにする。このステツプ３２４はBST
７８のDELEP１２０によつて指定された登録簿
エントリ決定されたブロツクに相当するキヤツシ
ユ４０のスロツトを解放する。即ち「スロツト」
と呼ばれるアドレス可能領域にあるキヤツシユ４
０に記憶された任意のデータのアドレス可能性
は、登録簿４３のエントリを消去し且つそのエン
トリをメモリ技術で周知のようにそのハツシユ・
クラスからアンリンクすることによつて破壊され
る。スロツトの解放に続いてプロセツサ３１Ｐは
３２５に於て戻りコードを検査する。若しも戻り
コードが零であるならば（つまりエラーが無いな
らば）、論理径路３２６がプロセツサ３１Ｐをス
テツプ３１７に於てループ３１２へ導く。若しも
零でないならば（エラーが生じているならば）、
プロセツサ３１Ｐがそのエラーはキヤツシユに関
連したエラーであるか否かについて検査する。若
しもそのエラーはキヤツシユに関連したエラーで
はないならば、３２８に於て検出されるべき論理
的エラー（プログラム・エラー又は論理回路エラ
ー）の可能性がある。論理的エラーに対しては、
プロセツサ３１Ｐは登録簿４３の完全性及びキヤ
ツシユ４０中のデータの完全性が疑わしいことを
知る。従つてキヤツシユ４０中のすべてのデータ
が追放されるように大域フラグ１６０の
DISCARD（放棄）１６３を１にセツトするため
にPCB５９がアクセスされる。その後論理径路３
３０をたどつてプロセツサ３１Ｐはステツプ３２
７の出口へ進みそこでステツプ３３１を実行す
る。これはBST７８をアクセスしてEK１２１
DELEP１２０を零にセツトする。この働きは今
検出されたエラー状態に起因してBST７８のス
キヤンを阻止する。論理径路３２２を介してデイ
スパツチヤ（図示せず）への戻りが行なわれる。
上述のエラーは周知のエラー表示技術を用いてホ
スト１１へ適宜報告される。

第９図はDASD書込み制御のリセツトを図解し
ている。リセツトの時点での記憶システム１０の
動作状態次第で３つの異なつた機能が達成され
る。若しもLKP有効ビツトＶ１２７がリセツト
の時点で存在するならばDASDに対する書込みは
阻止された。そして記憶システム１０は阻止され
た書込みが後の時点で再開されるように今やセツ
トされる。このリセツト回復は書込み待ち行列ヘ
ツダ２２０のWIP２２６をクリヤすることにより
達成される。書込みスケジユールWS２７０フラ
グがクリヤされ且つDASD１８に対する書込みが
完了していないにも拘らず書込み待ち行列から除
かれていた所の部分的に後処理されるロツクがあ
りうる。この場合はWSFFRE２２８がその部分
的に完成された書込みの再試行を可能ならしめ
る。又、キヤツシユ４０のためのPINリストに載
せられた部分的に後処理されるブロツクも書込み
待ち行列２２０から取除かれている。WSFFRE
２２８はブロツクがキヤツシユ４０へ実際にPIN
される前にセツトされ、そしてブロツクが解放さ
れた後にクリヤされる。この要領でWSFFREは
これらの動作の完了を保証するための調整をす
る。

第９図の機械動作図は３４０で始まる。３４１
に於てLKP２５は、パラメータ及びDASDアドレ
スDADDRをLKP２５から取出してプロセツサ３
１Ｐへ送るため感知される。３４２に於て
WSFFRE２２８が零であるか否かについて検査
される。若しも書込み待ち行列エントリが待ち行
列解除されなかつたならば（即ちWSFFREが零
に等しくなかつたならば）、エラー検査を行つた
後３４３に於てプロセツサ３１ＰはLKP２５か
ら取出されたDADDRによつて指示されたDASD
１８のための書込みスケジユール・フラグWS２
７０を検査する。若しも当の装置のWS２７０が
零に等しいならば、その装置に対する書込み待ち
行列エントリ２２０が解放される（つまり消去さ
れる）。若しも零に等しくないならばそのステツ
プは省略される。そのとき３４６に於てプロセツ
サ３１ＰはWSFFRE２２８をクリヤする。

ステツプ３４２に戻つて、若しも書込み待ち行
列がクリヤされたならば径路３４７を通り、３４
８に於てプロセツサ３１ＰはPCB５９，DWSR１
６１を検査して大域フラグ１６０の書込み再開フ
ラグがセツトされるか否かを決定する。若しも再
開フラグがセツトされるならば３４９に於て
DWSR１６１が零にクリヤされ、書込み待ち行列
エントリ２２４（当の装置）のWRR２２５及び
WIP２２６もクリヤされる。DASD１８の動作を
チエツクするためのDASD時間切れタイマー（図
示せず）も又クリヤされる。然る後プロセツサ３
１Ｐはデイスパツチヤへ向う径路３５０へ進む。
ステツプ３４６及び３４８からの戻りも又達成さ
れる。

ステツプ３４２−３４３間又はステツプ３４５
−３４６間でエラー状態を検出すると、エラー径
路３５１のあとにステツプ３５２が続く。ここで
プロセツサ３１ＰはWSFFRE２２８をクリヤ
し、且つLDCB６２のユニツト・チエツク（図示
せず）を１にセツトし、且つ適当なフラグ（図示
せず）をセツトすることにより適切なエラー回復
手順を呼出し、そして径路３５０を通つて戻る。

第１０図は、受取つたリセツト・コマンドによ
つてどのLDCB６２エントリが影響を受けたかを
決定するためのLDCB６２のスキヤニングを示
す。スキヤンは３５５に於て始まるが、それは第
６図のステツプ２５２の始点に相当する。３５６
に於てプロセツサ３１ＰはLDCB６２の
LDADDR９２と、CCB６３に記憶された
LDADDR（図示せず）とを検査する。若しも
LDCBエントリが、リセツト・コマンドを有する
ACE５０から受取つたチヤネル・マスクをLDCB
６２のCNLMASK９１と比較することによつて
決定されたのと同じ論理的デバイスを有するなら
ば、３５７に於て論理的デバイスは第１１図に関
して後述されるようにリセツトされる。後で明ら
かにされるようにエラー出口３５８へ進むかも知
れない。３５９に於てLDCB６２のためのポイン
タ（LDCBP）がそれを１ずつ増分することによ
りインデツクスされる。３６０に於てスキヤンの
完了がチエツクされて、インデツクスが記憶シス
テム１０内のDASD１８の数の３倍（３は実際の
DASD１８に対する論理的デバイスの数）である
か否かが調べられる。若しも３倍でないならば論
理径路３６１がプロセツサ３１Ｐをエントリ点３
５５へ戻す。若しもスキヤンが完了されたなら、
論理径路３６２を経てデバイスパツチヤへの戻り
が生じる。

ステツプ３５６の比較が一致しないときプロセ
ツサ３１Ｐは先ず、DASD１８からの読取りが
REQD１１０によつて示されたように要求されて
いるか否かを知るため、当の装置のためのLDCB
６２を検査することによりステツプ３６５を実行
する。若しも読取りが要求されていなかつたなら
ば、ステツプ３５９が実行されてLDCBスキヤン
を継続する。読取りが要求されているならばプロ
セツサ３１Ｐは３６６に於て内部プログラム・フ
ラグ（図示せず）をセツトし、これは通常の態様
での機械プログラム実行の流れを制御する。次に
３６７に於てプロセツサ３１Ｐは第１２図に関連
て後述されるように読取りリセツトを行なう。３
６８に於て読取りリセツトからの戻りコードが検
査される。若しも戻りコードが零であるならばリ
セツトが完全に行なわれたことを意味する。従つ
てステツプ３５９が実行される。若しも戻りコー
ドが零でないならば、ユニツト・チエツク状態で
あること明らかである。従つて３６９に於て繰延
べユニツト・チエツクDUC９７が活動状態にセ
ツトされる。然る後スキヤンはステツプ３５９を
通つて戻される。

第１１図のリセツト論理的DASD機械動作図
は、LDCB６２エントリの読取り要求されたフラ
グREQD１１０及びRIPフラグ１１１がセツトさ
れるとき、リセツト発生時に進行中のICWも又
リセツトされるように所与のDASD１８のため
LDCB６２エントリを検査する。次に若しも
LDCBエントリがデイスパツチヤ・フラグ１７０
の廃棄ブロツク・フラグ１７４を持つならば、３
８２に於て読取りリセツト作用が行なわれる。第
１１図に示された機械動作は論理径路３７５に於
て始まり、３７６に於てプロセツサ３１Ｐが
LDCBのLDADDR９２をDADDRに変換する
（LDADDRのAC部分を消去する）ようにする。
３７７に於てREQDフラグ１１０が検査される。
若しも読取りが要求されないならば戻りコード零
（クリーン状態）が３７８に於て表示される。若
しも読取りが要求されるならば３８０に於て
LDCB６２のRIPフラグ１１１が検査される。若
しもリセツト時点で読取りが進行していなかつた
ならばステツプ３８１が省略され、読取りが進行
しているならばICWプログラムが零にリセツト
される。これはリセツトによつて中断された読取
り動作の完全な再開を可能にする。３８２に於て
第１２図の読取りリセツトが行なわれる。次に３
８３に於てLDCB６２廃棄ブロツク・コマンド
が、コマンド・フイールド９３を検査することに
より探される。若しもそのコマンドが受取られて
いるならば、デイスパツチヤ・フラグ１７０の廃
棄ブロツク・フラグ１７４がリセツトされる。そ
の後３８５に於て、CNL MASK９１及び
LDADDR９２を除き、LDCB６２がクリヤされ
る。３８６に於てプロセツサ３１Ｐがデイスパツ
チヤへ戻る。

第１２図は第１１図のステツプ３８２のための
リセツト機能に関連した機械動作を示す。これら
の機械動作は記憶装置１０が実際の動作状態に関
係なくリセツトされた後に動作再開を可能ならし
めるためデータ構造のリセツテイングを継続す
る。PCB５９，LDCB６２及びLKP２５に対しア
クセスがなされる。読取りリセツトは３９０に於
て始まり、３９１に於てプロセツサ３１Ｐが図示
の機械動作は装置リセツト又は選択的リセツトの
何れで始められたか否かを検査する。リセツト動
作に対しては、４００に於てプロセツサ３１Ｐが
LDCB６２の読取り活性フラグ１１２を検査す
る。若しも読取りが活性でないならば、４０１に
於て戻りコードが零にセツトされ、３９７に於て
呼びルーチンへ戻る。読取りが活性であるなら
ば、４０２に於てプロセツサ３１ＰはLDCB６２
のRIP１１１を検査する。若しも読取りがリセツ
トの時点で進行中でなかつたならば、プロセツサ
３１Ｐは３９７に於て呼びルーチンへ戻る。若し
も読取りがリセツトの時点で進行中であつたなら
ば、４０３に於てLKP２５がアクセスされて、
ICW Ｖインデイケータがリセツト時点で零にセ
ツトされていたか（即ち読取りコマンドが未だ実
際にDAC５６へ転送されていなかつたか）につ
いて、その記憶された装置動作パラメータ・フラ
グ（図示せず）を検査する。

論理的リセツトに対しては、プロセツサ３１Ｐ
はステツプ３９１からの径路３９２へ進む。３９
３に於て読取りは読取り待ち行列から外される。
この機械動作はPCB５９の区域１８０にある。
WR１８１によつて指示されたような読取りサー
ビス要求を待ち行列から外す。待ち行列から外さ
れるべき作業要求はLDCB６２，DADDR１１３
を介して決められる。この要領で任意の読取りが
待ち行列から外される。DASDに関連した待ち行
列作業フラグは待ち行列作業フラグ１８０中で発
見され次第リゼツトされる。３９４に於てキヤツ
シユ４０は第８図と関連して既に述べたようにリ
セツトされる。３９５に於てLDCB６２はODE９
０が１にセツトされるようにアクセスされる。３
９６に於て、FOUND８０のチヤネルに関連した
フラグを除き、LDCBフラグが零にリセツトされ
る。次に径路３９７を経由して戻りがなされる。

【図面の簡単な説明】

第１図は本発明の技術を用いた周辺システムを
それに使用されるコマンド構造及びアドレス構造
と共に示すブロツク図、第２図は第１図のシステ
ムのブロツク式ハードウエア図、第３図は第１図
のシステムと関連して使用される論理デバイスの
ための制御ブロツクを示す図、第４図は本発明を
実施するとき第１図の装置の動作と関連して使用
するページング制御ブロツク、論理的部分及び登
録簿制御のデータ構造を示す図、第５図は第１図
のシステムのデータ転送機能を示す図、第６図は
論理的デバイスのリセツテイングを示す第１図の
システムの機械動作図、第７図は論理的デバイ
ス・リセツトの結果として中間ユニツト・キヤツ
シユ・メモリ登録簿の更新を示す第１図のシステ
ムの機械動作図、第８図は論理的デバイスのリセ
ツト中に周辺システムの中間ユニツトのキヤツシ
ユ・メモリをリセツトすることに関連した第１図
のシステムの動作を示す機械動作図、第９図は第
１図のシステムの周辺システムに対し書込み動作
を行うときの論理的デバイスのリセツト動作を示
す機械動作図、第１０図は第１図のシステムに於
けるリセツトの不本意な伝播をチエツクするよう
に論理的デバイスをスキヤンするためのスキヤニ
ング制御を示す機械動作図、第１１図は第１図の
システムの論理的デバイスのリセツテイングを示
す機械動作図、第１２図は第１図のシステムで起
きる読取り動作のリセツテイングを示す機械動作
図である。 １０……周辺記憶システム、１１……ホスト、
１２〜１５……入出力接続、１８……直接アクセ
ス記憶デバイス（DASD）、１９……論理ブロツ
ク、３０……システム記憶、３３……データ回
路、３４……デバイス・アダプタ、３５……デバ
イス制御付加機構、４０……キヤツシユ・メモ
リ、４３……登録簿、５６……直接アクセス制
御、６１……キヤツシユ・アクセス制御、６２…
…論理的デバイス制御ブロツク、６９……待ち行
列レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 個々に独立した論理的デバイスとして複数の
   アドレスのうちの任意の１つを介してアドレスさ
   れる複数のアドレス可能デバイスと、上記すべて
   のアドレス可能デバイスに結合され１つの論理的
   デバイスとしてアドレスされた上記アドレス可能
   デバイスのうちの任意のもの及びホスト・システ
   ムの複数の入出力接続のうちの任意の１つ間で信
   号を中継するための中間装置と、を有する周辺シ
   ステムの動作方法であつて、 各論理的デバイスのために、夫々の論理的デバ
   イスに関連した周辺システムの動作状態を示す電
   気的表示を有する制御ブロツクを保持するステツ
   プ、 各物理的デバイスのために、上記複数の個々の
   論理的デバイスに対して達成されるべき動作の待
   ち行列を維持するステツプ、 上記論理的デバイスに対する上記入出力接続の
   うちの１つから、現在行なわれている内部動作の
   中断を含むリセツト信号を受取るステツプ、 上記アドレスされた論理的デバイスに対しては
   上記制御ブロツクに示された動作をリセツトする
   ステツプ、 他の論理的デバイスに対しては上記リセツトに
   より中断された内部動作の予期しない効果の有無
   を調べるステツプ、 若しも上記中断された内部動作が他の論理的デ
   バイスに予期しない影響を与えているならば上記
   他の論理的デバイスの実際の動作完了状態とは関
   係なく完了したものとして上記他の論理的デバイ
   スの内部動作を表示すると共に上記動作の待ち行
   列からエントリを取除くステツプ、 を含み上記予期せず中断された内部動作の再試行
   が可能であることを特徴とする周辺システムの動
   作方法。