JPS59217284A - デ−タ処理装置のシステム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、データ処理装置のシステム制御装置に関する
。

特に枚数のアクセス要求装置に共通のストアイソ方式の
キャッシュメモリを有するデータ処理装置のシステム制
御装置に関する。

〔従来技術の説明〕

最近のハードウェア技術の進歩に伴い、データ処理装置
の中央処理装置（以下Ｏｐ　ＩＴと記述する）の処理速
度が向上するにつれて、データ処理性能のなかで演算実
行時間に比して主記憶装置（以下ＭＭと記述する）をア
クセスするための時間の占める比率が増え、全体の処理
能力がＭＭのアクセス時間によシ抑えられる問題が生じ
ている。

この問題を解決するためＣＰＵ内に高速で小容量のキャ
ッシュメモリを有し、ブロック単位でＭＭの写しをキャ
ッシュメモリに保持し、ＭＭアクセス時キャッシュメモ
リ上にアクセス対象データが登録されていればキャッシ
ュメモリ上のデータを持ってくるととＫより実質的にＭ
Ｍアクセスタイムをキャッシュメモリのアクセスタイム
に近づケルことができ、ＭＭアクセス性能を高速化する
ことができる。しかし、Ｍλ１アクセス時キャッシュメ
モリ上にデータが登録されていないと、ＭＭへのアクセ
スが必要となりキャッシュメモリ上にデータの登録され
ている割合（以下ヒツト率と記述する）を向上さぜるこ
とか必要となるが、ヒツト率を向上させるために杜、キ
ャッシュメモリの大容量化が必要と々り大容量化を行え
ばキャンシュメモリへのアクセスタイムが大きくなる問
題がある、 一方、ＭＭアクセスに対する他の問題として、ＣＰＵか
らのＭＭへのライトアクセスは、キャッシュメモリに対
象ブロックデータがキャッシュメモリ１罠登録されてい
てもＭ）ＪＩＣ書込みを行わねばならず、ＯＰＵの高速
化を行うことによるＭＭへのアクセス頻度の増加、マル
チプロセッサシス　　　′テムを構成するａｐｔｒ台数
を増やすことによるＭＭアクセスの増加、および入出力
データ転送によるＭＭアクセスによるＭＭへのアクセス
頻度の増加等によりＭＭに要求されるスループットが増
加する傾向にある。この問題に対処するため、ＭＭのイ
ンタリープ数を増やす等の対策が取られているが、本方
法ではＭＭのハードウェア量の増加、信頼度の低下等を
招くため、近年マルチプロセッサを構成する複数のＯ’
ＰＵおよび入出力制御装置に対して共通のキャッシュメ
モリを持つ方式が採用されつつある。

このようなキャッシュメモリを実現するうえでＭＭへの
ライトアクセスを処理する点からストアスル一方式とス
トアイン方式の２つの方式が考えられる。ストアスル一
方式はＭＭへのライトアクセス時に対象ブロックデータ
がキャッシュメモリ上に登録（以下キャツシュヒツトと
記述する）されていると、キャッシュメモリとＭＭの両
方のブロックデータを更新する方法で、ストアイン方式
はキャツシュヒツト時はキャッシュメモリ上のブロック
データのみ更新する方法である。したがってストアイン
方式の場合、最新のデータはＭＭとキャッシュメモリと
の両方に置かれることに々るが、ＭＭへのアクセス頻度
はストアスル一方式に比べて少なくなりストアイン方式
の方が有利である。ところが、ストアイソ方式の共通の
キャッシュメモリは性能的には有利な反面、最新のデー
タがキャッシュメモリ上にも置かれるためメモリユニッ
トの切離し等の構成制御を行うとき、またはキャッシュ
メモリの障害による部分的切離し等の場合に、キャッシ
ュメモリの最新データｉＭＭに送出スる（以下スワップ
アウトと記述する）必要があり、このスワップアウト処
理を行う間ＣＰＵおよび入出力装置からのＭＭアクセス
を停止する必要があるためデータ処理装置を一旦停止し
なければならない欠点があった。この欠点は性能的に有
利な反面、装置の信頼度を低下させる原因となりストア
イン方式のキャッシュメモリを採用する上での障害とな
っていた。

〔発明の目的〕

本発明は、前記欠点を解決し、データ処理装置の運転を
継続しながらストアインキャッシュメモリへのストアス
ルーおよびストアインキャッシュメモリ内データのＭＭ
へのスワップアウトを行えるようにするととにより、各
アクセス要求装置に共通たストアイソキャッシュメモリ
を持ち、高性能でかつメモリユニットの切離しおよびキ
ャッシュメモリの部分的切離し等がデータ処理装置を停
止せずにできるデータ処理装置のシステム制御装置を提
供することを目的とする。

〔発明の特徴〕

本発明は、前記アクセス要求装置からのライトアクセス
要求に対してアクセス対象ブロックデータが前記キャッ
シュメモリ上に登録されている場合は、そのキャッシュ
メモリのブロックデータの内容をライトデータにより更
新した後、そのブロックデータを前記主記憶装置に書込
む第一の書込み手段と、前記アクセス対象ブロックデー
タが前記キャッシュメモリ上に登録されていない場合は
、アクセス対象ブロックデータを前記主記憶装置より読
出し、そのデータの内容をライトデータにより更新し、
前記キャッシュメモリに登録するとともに前記主記憶装
置に書込む第二の書込み手段と、前記アクセス要求装置
からの指示により、前記第一および第二の書込み手段の
動作モードを設定および解除する手段と、前記アクセス
要求装置からの指示に１９、前記キャッシュメモリ上の
最新データを有するすべてのブロックデータを前記主記
憶装置に送出させる手段とを備えたことを特徴とする。

〔実施例による説明〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明一実施例データ処理装置の概要を示すブ
ロック構成図である。第１図において、ブロック単位に
データを記憶する２台のＭＭＩ、２には、それらへのア
クセスを制御するシステム制御装置（以下ＳＯＵと記述
する）３が接続される。５ｃｕ３Ｖｃｔｉ、ストアイソ
方式のキャッシュメモリ４が備えられる。オたＳＯＵ　
３には、ＭＭ　　　　、１．２へアクセス要求をする２
台のａｐＵ５．６と２台の入出力転送制御プロセッサ（
以下工ＯＰと記述する）７．８とがそれぞれ接続される
。

第２図は第１図に示したシステム制御装置の詳細なブロ
ック構成図である。第２図において、ＣＰＵ５．６およ
び工ｏｐ７．８には、アドレス選択制御回路９とライト
データ選択回路１０とがバス１０１　、１０２．１０３
，１０４により接続される。アドレス選択制御回路９に
は、キャッシュ制御部１１がバス１０５　Ｋより接続さ
れる。キャッシュ制御部１１には、ＭＭＩ、２およびキ
ャッシュメモリ４がバス１０６．１０７により接続され
る。ライトデータ選択回路１０には、ライトデータ作成
回路１２がバス１０８により接続される。ライトデータ
作成回路１２とキャッシュメモリ４とはバス１０９によ
り接続される。

キャッシュメモリ４には、ＭＭＩ、２とデータ選択回路
１３とがバス１１０により接続される。データ選択回路
１３にはＣＰＵ　５．６および工ｏｐ７．Ｂがバス１１
１により接続される。ＭＭｌ、２には、リードデータ選
択回路１４がバス１１２．１１３により接続される。リ
ードデータ選択回路１４とデータ選択回路１３およびラ
イトデータ作成回路１２と１バス１１４により接続され
る。キャッシュ制御部１１とアドレス選択制御回路９と
の間には、スワップアウト制御部１５が介挿され、バス
１１５，１１６で接続される。　　　。

このような構成のデータ処理装置の４１１作を第１図お
よび第２図を用いて説明する。

第１図において、Ｂ（！Ｕ　３はアクセス要求装置５〜
８からのＭ　Ｍ　ｌおよび２へのアクセス要求全受付け
、処理するが、装置内にキャッシュメモリ４を持ち各ア
クセス要求に対して以下の動作を行う。アクセス要求が
リードアクセスの場合に、キャッシュメモリ４上に対象
データが登録されている（以下キャツシュヒツトと記述
する）ときは、キャッシュメモリ４かもデータを読出し
要求元装置に送る、キャッシュメモリ上に対象データが
ない（以下キャッシュミスヒツトと記述する）ときは、
アクセス時のメモリアドレスの内容に従いＭＭｌまたは
２のいずれかにリードアクセス要求を出し、ブロックデ
ータをＭＭＩまたは２かも読出したのちこのデータを要
求元装置１（返すとともにキャッシュメモリ４上に登録
する。このとき、キヤツシュメモリ４はセットアノシエ
イテイプ方式で管理されており、空きブロックがあれば
そのブロック位置に、空きブロック位置がなければＬＲ
Ｕ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ　）ア
ルゴリズムにより最も古くアクセスされたブロックデー
タを追い出し、ＭＭＩまたは２からリードしたブロック
データを登録する。先にキャッシュメモリに登録されて
いたブロックデータを追い出すとき、そのブロックのそ
ディファイピットが「１」、すなわち前記ブロックデー
タが最新のデータであることを示すピットがオンのとき
は、追い出されるデータはＭＭｌまたは２の対応するア
ドレス位置へのスワップアウトが行われる。

アクセス要求装置５〜８からのアクセス要求がライトア
クセスの場合に、キャッシュメモリ４上でヒツトすると
、要求装置５〜８からのライトデータはキャッシュメモ
リ４上に書込まれ、そのブロックのモディファイピット
を「１」にセットする。

キャッシュメモリ４でミスヒツトのときは、ＭＭｌまた
は２へのブロックリード要求が出され、読出されたブロ
ックデータのうち要求装置、５〜８からのライトデータ
部だけ置きかえたデータがキャッシュメモリ４上に登録
される。このとき、キャッシュメモリ４への登録はリー
ドアクセスのミスヒツトに対する場合と同様に制御され
る。

次にＳＣ！Ｕ　３の詳細動作を第２図を参照して説明す
る。第２図において、たとえばＣＰＵ　５からのメモリ
アクセス時、バス１０１によりアクセスコマンドコード
、メモリアドレスおよびライトアクセス時にはライトデ
ータが送られる。各ＣＰＵおよび工ＯＰからのアクセス
要求は、各要求と各ＣＰＵおよびＩＯＰ間の優先順位に
したがって選択され、アドレス選択制御回路９によりア
クセスコマンドとメモリアドレスが、またライトデータ
選択回路１．０によりライトデータが選ばれる。アドレ
ス選択制御回路９により選ばれたアドレスはキャッシュ
制御部ｌｌにより、キャッシュメモリのアドレスアレイ
が索引され、アクセスを要求されたブロックデータがキ
ャッシュメモリ４に登録されているか否かが調べられる
。キャツシュヒツトの場合に、リードアクセスのときけ
、キャッシュメモリ４かも対応するブロックデータがバ
ス１１０に読出され、データ選択口！１３を介してバス
１１１により要求元装置に送られる。ライトアクセスの
ときは、ライトデータ選択回路１０で選ばれたデータが
ライトデータ作成回路１２で選ばれて、キャッシュメモ
リ４に書込まれるとともにアドレスアレイ内のモディフ
ァイビットを「１」に設定する。キャッシュミスヒツト
の場合に、リードアクセスのときは、ＭＭｌまたは２の
リードアクセスが出され、リードデータがバス１１２ま
たはバス１１３のいずれかよりリードデータ選択回路１
４で選出され、データ選択回路１３を介してバス１１１
により要求元装置に送られるとともにライトデータ作成
回路１２により　ハス１１４よりのデータが選ばれキャ
ッシュメモリ４に書込まれる。このとき、前記書込みに
先立ってキャッシュ制御部１１でのリプレースメント制
御によりキャッシュメモリ４の書込みブロック位置を決
定し、もしそのブロックのモディファイビットが「１」
のときは、いままで登録されていたブロックデータをＭ
Ｍｌまたは２にスワップアウトする。この場合アドレス
はバス１０６により棟たデータはバス１１０によりスワ
ップアウトする。ライトアク七おのときは、キャッシュ
制御部１１からのＭｅａｌまたけ２へのリード要求が出
され、バス１１４よりのり＝ドデータをバス１０８より
の書込みデータによりライトデータ作成回路１２で更新
しキャッシュメモリ４に書込まれる。このとき、本ブロ
ックデータを登録するキャッシュメモリ４上のブロック
は、上記リードアクセスの場合と同様に決定し、必要な
らＭＭへのスワップアウトを行う。

次に本発明の特徴であるキャッシュメモリデータの全ス
ワップアウト動作とストアスルーモードの説明を行う。

ＣＰＵ　５．６またけ工ＯＰ７．８は８０Ｕ　３へのア
クセスコマンドによりストアスルーモードの設定と解除
および全スワップアウト指示ノコマントを発行すること
ができる。各コマンドは通常のメモリアクセスコマンド
と同様にＳＯＵ　３に送られ、キャッシュ制御部１１に
より解読され以下の動作を行う。ストアスルーモードの
設定コマンドの場合、キャッシュメモリ４はストアスル
ーモードとなり、それ以降の０ＰＵ５．６または工ＯＰ
７．８からのアクセスは以下の通り動作する。

アクセス要求が２イトアクセスの場合、キ・ヤツシュヒ
ットおよびミスヒツトの如何にかかわらず、キャッシュ
メモリ４へのライトデータの書込みが行われた後、その
ブロックのスワップアウト動作が起動される。すなわち
、キャッシュメモリ４からそのブロックデータを読出し
、ＭＭＩまたは２ヘスドア要求を出すとともにアドレス
アレイのモディファイビットを「０」忙リセットする。

上記以外の動作ｉｉ通常の場合と同処理を行う。ストア
スルーモードの解除コマンドの場合、キャッシュメモリ
のストアヌル−モードはリセットされ、それ以降の動作
は通常のストアイン動作に戻る。全スワップアウトコマ
ンドを受付けると、キャッシュ制御部１】はスワップア
ウト制御部１５を起動する。

スワップアウト制御部１５岐キヤツシユアドレスカウン
タを持チ、本起動によりキャッシュメモリの「０」番地
からすべてのブロックに対するスワップアワトコマント
を発生しアドレス選択制御回路９を介してキャッシュ制
御部１１に要求を出す。キャッシュ制御部１１は本コマ
ンドによりアドレスアレイの内容を調ベモデイファイピ
ットがｒ　Ｉ　Ｊ（Ｄト＠には、そのブロックデータの
キャッシュメモリ４からＭＭＩまたは２へのスワップア
ウト制御を行う。モディファイビットが「ｏ」のときは
スワップアット制御をしない。スワップアウト制御部１
５はすべてのブロックへのスワップアウトコマンドを発
生し終ると終了フラグを設定する。以上のようにａｐｔ
ｒ　５．６または工ＯＰ７．８はキャッシュメモリ４の
内容をすべてスワップアウトし、ＭＭｌまたは２上のデ
ータを最新状態とするためＫ［ストアスルーモードの設
定」→「スワップアウトコマンド発行」→［スワップア
ウト終了のチェック」を行うこと釦より、ＣＰＵおよび
工ＯＦの動作を停止することなく実現でき、その状態で
メモリユニットの切離し、組込み等の構成制御を行った
　　　″のち「ストアスルーモードの解除」Ｋより通常
の状態釦戻すことができる。また、本機能は構成制御だ
けではなく、キャッシュメモリ障害時に動作を続けなが
らキャッシュメモリのスワップアウトを行い、不良ブロ
ックのデグレード（キャッシュメモリの部分的切離し）
等の障害処理に対しても有効な手段を実現できる。本実
施例ではＣＰＵと工ＯＰのみをアクセス要求装置として
示したが、診断プロセッサ等をＳＯＵ　３に接続するこ
とも可能である。

〔発明の効果〕

本発明は、以上説明したように、各メモリアクセス要求
装置に共通なストアインキャッシュメモリを持ち、デー
タ処理装置の運転′ｆ、継続しながらキャッシュメモリ
へのストアスルー動作およびＭＭへのスワップアウト動
作を行えるようにすることにより、高性能でしかもデー
タ処理装置を停止することなくメインメモリ系の構成変
更およびキャッシュメモリ障害時の部分切離しを容易に
実現することができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例データ処理装置の概要を示すブ
ロック構成図。 第２図は第１図に示したデータ処３３１装置の詳細なブ
ロック構成図。 １．２・・・主記憶装ｆｉｔ、（ＭＭ）、３・・・シス
テム制御装置（ｅｃＵ）、４・・・キャッシュメモリ、
５．６・・・中央処理Ｌｕｆｆｔ（Ｏｐｕ）、７．８・
・・入出力転送制御プロセッサ（工ＯＦ）、９．１０．
１３．１４・・二選択回路、１１・・・キャッシュ制御
部、１２・・・ライトデータ作成回路、１５・・・スワ
ップアウト制御部。 特許出願人　日本電気株式会社 代理人　弁理士　井　出　直　孝

Claims (1)

1. 【特許請求の範囲】 （リ　ブロック単位にデータを記憶する１台または複数
   台の主記憶装置と前記主記憶装置へのアクセス要求を行
   う複数台のアクセス要求装置との間に介挿されたキャッ
   シュメモリヲ備え、 そのヤヤツシュメモリは、 前記主記憶装置のブロックデータを保持し、前記アクセ
   ス要求装置からのライトアクセス要求に対してアクセス
   対象ブロックデータが登録されている場合に、その登録
   されているブロックデータの内容をライトデータにより
   更新するストアイン方式に構成され、 前記アクセス要求装置からの前記主記憶装置へのアクセ
   ス制御を行うデータ処理装置のシステム制御装置におい
   て、 前記アクセス要求装置からのライトアクセス要求に対し
   てアクセス対象プロ７クデータが前記キャッシュメモリ
   上に登録されている場合は、そのキャッシュメモリのブ
   ロックデータの内容をライトデータにより更新した後、
   そのブロックデータを前記主記憶装置に書込む第一の書
   込み手段と、前記アクセス対象ブロックデータが前記キ
   ャッシュメモリ上に登録されていない場合には、アクセ
   ス対象ブロックデータを前記主記憶装置より読出し、そ
   のデータの内容をライトデータにより更新し、前記キャ
   ッシュメモリに登録するとともに前記主記憶装置に書込
   む第二の書込み手段と、前記アクセス要求装置からの指
   示により、前記第一および第二の杵込み手段の動作モー
   ドを設定および解除する手段と、 前記アクセス要求装置からの指示により、前記キャッシ
   ュメモリ上の１１　’Ｉ＋データを有するすべてのブロ
   ックデータを前記主記憶装置に送出させる手段と 全備えたことを特徴とするデータ処理装置のシステム制
   御装置。