JPS62203252A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、例えば、オペランドキャッシュメモリと、
タグメモリとを有する複数個の演算処理装置を含むシス
テムにおいて、上記複数個の演算処理装置の各々がオペ
ランドストアを行う時に、スワップ方式と、ストアスル
−方式との何れも可能なオペランドアクセス機構と、主
記憶袋Ｗ（ＭＳ）への他の演算処理装置のアクセスアド
レスをシステムバスを通してモニタする手段と、上記タ
グメモリ中にマルチコピー（ＭＣ）ビットと１書き込み
（Ｃ）ピントとを設け、上記モニタ手段によって、上記
アクセスアドレスとタグメモリ中のアドレスとの一致を
検出し１且つリード（Ｒ）サイクルである時に、当該ア
ドレスの上記マルチコピー（ＭＣ）ビットを゛オン゛　
とする手段と、スワップ方式で該キャッシュメモリに書
き込んだ時には、上記書き込み（Ｃ）ビットを“オン“
　とする手段を設けることにより、上記オペランドスト
アする際、上記マルチコヒー　（ＭＣ）ビットが゛オフ
゛の時には、スワップ方式で、該マルチコピー（ＭＣ）
ビットが“オン１の時には、ストアスル−方式で、該オ
ペランドストアを行い、他の演算処理装置のアクセスア
ドレスが、上記タグメモリに存在するアドレスと一致し
、且つ該一致したアドレスの書き込み（Ｃ）ビットが“
オン゛の場合には、該アクセスを一時中断、又は待ち合
わせ指示を送出し、その間に、該アドレスのブロックを
スワップアウトすると共に、該ブロックをインバリデイ
ションし、その後上記アクセスを再開、又は継続させる
ようにして、複数個のキャッシュメモリと、主記憶装置
（ＭＳ）間の一致制御を行うようにしたものである。

〔産業上の利用分野〕

本発明は、キャッシュメモリを設けた演算処理装置にお
けるキャッシュメモリ制御方式に係り、特に、マルチプ
ロセッサシステムにおいて、複数個の演算処理装置が備
えている該キャッシュメモリと、主記憶袋ｆ（ＭＳ）間
の一致をとる制御方式に関する。

一般に、演算処理袋！（ＣＰＩＩ）は、第３図の一般的
な演算処理装置のシステム構成図に示すように、外部の
大容量ではあるが、アクセスタイムの遅い主記憶袋Ｗ（
ＭＳ）　２０との間に高速で、小容量のバッファメモリ
　（キャッシュメモリ）１１を設け、演算処理装置（Ｃ
Ｐ［Ｉ）の処理能力を向上させることが良く行われる。

これは、演算処理装置（ＣＰＩＩ）の処理速度に比べて
、主記憶装置（ＭＳ）　２０の速度が遅いことに起因し
ている。

上記のキャッシュメモリ　１１を、命令用と、オペラン
ド用に分けて設けることも良く知られている技術である
。

該命令キャッシュメモリと、オペランドキャッシュメモ
リとの大きな違いは、プログラムによるストアがあるか
、無いかであって、命令キャッシュメモリには、一般的
なプログラムでは自分自身の命令列を書き替えて実行す
ることはないので、ストアは無いと考えて良い。

一方、オペランドキャッシュメモリ１１ではストアは必
須であり、外部の大容量の主記憶装置（ＭＳ）２０との
間で一致制御を考える必要がある。

一般に、オペランドキャッシュメモリ　１１と。

主記憶装置（ＭＳ）　２０との間の一致制御は次の２つ
の方法が知られている。

（１１ストアスル−方式 （２）　　スワップ方式 （１）の方式は、オペランドをストアする際、該当アド
レスがキャッシュメモリ　１１上にあれば、該キャッシ
ュメモリ　１１にストアすると同時に、外部の主記憶装
置ｆ（ＭＳ）　２０へもストアする方式である。（２）
の方式は、オペランドストアの際、該当アドレスがキャ
ッシュメモリ　１１上に無くても、そのアドレスを含む
１ブロツク（例えば、３２バイト分）を、外部の主記憶
装置（ＭＳ）　２０よりキャッシュメモリ　１１上にロ
ードし、そこえストアするのみで、その時点では、該キ
ャッシュメモリ　１１と、主記憶装置（ＭＳ）　２０と
の内容は一致していない。

又、ｆｌ、ｌのストアスル−方式は、キャッシュメモリ
　１１の内容が即時に、主記憶装置（ＭＳ）　２０と一
致する為、制御が簡単であるが、ストア動作が連続する
（例えば、ストアマルチプルレジスタ命令等）場合には
、主記憶装置（ＭＳ）　２０のアクセスタイムが遅い為
、処理効率の低下を招くと云う欠点がある。

（２）のスワップ方式は、キャッシュメモリ　１１に該
当ブロックがある場合、極めて高速なストアが実現でき
る長所があるものの、複数個の演算処理装置（ＣＰＵ）
からなるマルチプロセッサシステムを考える場合、外部
の主記憶装置（ＭＳ）　２０との一致制御が複雑となり
、その為に高速ストアの処理向上分が犠牲になってしま
うと云う欠点がある。

更に、上記複数個の演算処理装置（ＣＰＵ）からなるマ
ルチプロセッサシステムにおいては、各演算処理装置（
ＣＰＵ）毎にオペランドキャッシュメモリ１１を持って
いる為に、上記主記憶装置（ＭＳ）　２０との間の一致
制御と共に、各オペランドキャッシュメモリ１１間の一
致制御を行う必要があり効果的な一致制御方式が要求さ
れる。

〔従来の技術と発明が解決しようとする問題点〕第４図
は従来のキャッシュメモリ制御方式を模式的に示した図
であり、（ａ）はストアスル−方式の場合を示し、（ｂ
）　、　（ｃ）はスワップ方式の場合を示している。

上記キャッシュメモリは、前述のように、あるシステム
においては、オペランドキャッシュメモリと、命令キャ
ッシュメモリに分けて使用しているが、該オペランドキ
ャッシュメモリと、命令キャッシュメモリを分離しない
方式もある。

然し、前述のように、オペランドキャッシュメモリと、
命令キャッシュメモリとの使用上の違いがあることを考
えて、以降の説明においては、オペランドキャッシュメ
モリを基本にして説明するが、該説明の対象がこれに限
るものでないことは云う迄もないことである。

従来方式においては、オペランドキャッシュメそり　（
以下、キャッシュメモリと云う）１１，１２．−へのア
クセスアドレスを、システムバス３０．又はアドレス通
知専用のバス（・−・で示す）等に載せて、複数個の演
算処理装置（ＣＰＵ）の複数キャッシュメそり間の一致
制御を実現していた。

即ち、ストアスル−方式の時には、他の装置でストアし
ていたフ゛ロックと同じ自キャッシュメモリ内のブロッ
クをインバリディトし、スワップ方式では、書き込み（
Ｃ）ビットが′オフ”であると、他の装置がストアした
ブロックと同じ自キャッシュメモリ内のブロックをイン
バリディトし、該書き込み（Ｃ）ビットが°オン゛であ
ると、他の装′　置がアクセスしようとしている自キャ
ッシュメモリ内の同じブロックをスワツプアウトしてい
た。

上記の従来方式を具体例を、本図の模式図で説明する。

本例においては、説明の便宜上、演算処理装置（ＣＰＵ
）が２台の場合を考え、それぞれにキャッシュメモリ１
１．１２が、１つの主記憶装置（ＭＳ）２０とシステム
バス３０を介して接続されている。

（ａ）ストアスル−方式の場合： ■　（ａ）図に示すように、ＣＰＵ−Ａが主記憶装置（
ＭＳ）　２０から１ブロツクをキャッシュメモリ　１１
にロードする。

■　ＣＰＵ−Ｂがストアスル−方式で、同じブロックに
ストアを行う場合、キャッシュメモリ　１２と。

主記憶装置（ＭＳ）　２０にストアする。

■　この時、ＣＰＵ−八においては、システムバス３０
を介して、ＣＰＵ−Ｂでの上記ストアスル−方式による
該ストアアドレスをモニタしており、該当アドレスが一
致すると、ＣＰＵ−Ａ側のキャッシュメモリ　１１　の
当該ブロックをインバリディトするように制御する。

こうすることによって、ＣＰＩＩ−Ａ、ＣＰローＢのそ
れぞれのキャッシュメモリ　１１．１２と、主記憶装置
（ＭＳ）２０との間の一致制御が達成される。

（ｂ）スワップ方式で、書き込み（Ｃ）　ビット−０の
場合： ■　先ず、（ｂ）図に示すように、ＣＰＵ−Ａが、主記
憶装置（ＭＳ）　２０から１ブロツクをキャッシュメモ
リ　１１にロードする。この時、当８亥ブロックの書き
込み（Ｃ）　ビットは“０゛の侭である。

■　ここで、ＣＰＵ−Ｂが主記憶装置（ＭＳ）　２０か
らＣＰ［Ｉ−Ａがロードした上記ブロックと同じブロッ
クをロードし、当該ブロックにスワップ方式でストアす
るとき、該ブロックの書き込み（Ｃ）ビット−〇である
ので、自由にストアでき、結果として、該書き込み（Ｃ
）ビットは１゛となる。

このとき、ＣＰＵ−Ａにおいては、図示の専用アドレス
バス（点線で示す）を介して、該ストアアドレスをモニ
タし、当該ブロックの書き込み（Ｃ）ビットが０゛であ
るので、該当フ゛ロックをインバリディトすることで、
２つのキャッシュメモリ　１１と、１２との一致制御を
行う。　（即ち、２つのキャッシュメモリ　１１．１２
の間に、内容が異なる同じブロックを置かないようにす
る） （ｃ）スワップ方式で、書き込み（Ｃ）ビット・１の場
合： ■　先ず、（ｃ）図に示すように、ＣＰＵ−Ａが主記憶
装置（ＭＳ）　２０からキャッシュメモリ　１１に１ブ
ロツクをロードし、該ブロックにストアを行うと、当該
ブロックに対する書き込み（Ｃ）ビットが°１゛となる
。

■　ここで、ＣＰＵ−８が、上記ＣＰＬＩ−Ａがロード
したと同じブロックをロードしようするのを、ＣＰ　Ｕ
　−八が専用のアドレスバス（点線で示す）でモニタし
、上記ストアしたブロックのアドレスと一致しているこ
とを認識すると、ＣＰＵ−ＡはＣＰＵ−Ｂにおける該ロ
ード動作を待たせると共に、ＣＰＵ−Ａはキャッシュメ
モリ１１の当該ブロックの内容を、主記憶装置（ＭＳ）
　２０にスワップアウトし、該スワップアウトの終了タ
イミング信号をＣＰＵ−Ｈに送出する。

■　ＣＰＵ−Ｂが上記スワップアウト終了信号を認識す
ると、上記ロード動作を再開し、先ず、主記憶装置Ｆ（
ＭＳ）　２０からキャッシュメモリ　１２にムーブイン
した後、該キャッシュメモリ　１２からＣＰＵ−Ｂ内に
ロードする。

こうして、ＣＰロー八へ　ＣＰＵ−へのキャッシュメモ
リ１１．１２及び主記憶装置（ＭＳ）　２０に対する一
致制御が得られる。

然し、この方式においても、他の装置のロード動作を、
専用のアドレスバスを使用してモニタする必要があった
。

即ち、従来のキャッシュメモリ制御方式においては、キ
ャッシュメモリに対するアクセス毎に、アドレスを他の
装置に分配しなければならず、その為の専用バスや、該
専用バスにアドレスを送出する為のサイクルタイムが必
要となり、当該計算機システムの性能の向上に悪影響を
与えていた。

本発明は上記従来の欠点に鑑み、複数個のキャッシュメ
モリ間、及びキャッシュメモリと主記憶装置（ＭＳ）間
の一致制御を行うのに、専用のアドレスバスを分配する
ことなく、且つ余計なサイクルタイムを必要としない方
法を提供することを目的とするものである。

〔問題点を解決する為の手段〕

第１図は本発明の一実施例をブロック図で示した図であ
る。

本発明においては、 （１）　　それぞれが、例えばオペランドキャッシュメ
モリ（１１，１２，−）と、該オペランドキャッシュメ
モリ（１１，１２、……）の状況として、少なくとも、
アドレス、バリッド（Ｖ）ビット書き込み（Ｃ）ビット
を記憶するタグメモリ２とを有する複数個の演算処理装
置を含むシステムにおいて、各演算処理装置は、オペラ
ンドストア時に該オペランドキャッシュメモリ（１１，
１２，−＞　に書き込むのみで、主記憶装置（ＭＳ）に
即時には反映させないスワップ方式と、主記憶装置（耶
）にも同時に書き込むストアスル−方式との何れも可能
なストア機構と、該主記憶装置（ＭＳ）への他の演算処
理装置のアクセスアドレスをシステムバス３０を通して
モニタする手段２２とを設けると共に、上記タグメモリ
２中にマルチコヒー　（ＭＣ）ビット２１を設けて、上
記モニタ手段２２によって、上記アクセスアドレスとタ
グメモリ２中のアドレスとの一致を検出し、且つリード
（Ｒ）サイクルである時に、ＭＣビットオン制御部４に
よって、当該アドレスの上記マルチコピー（ＭＣ）ビッ
ト２１を°オン゛　とし、上記オペランドストアを行う
時、スワップ／ストアスルー決定回路（６）によって、
上記マルチコピー（ＭＣ）ビット２１が°オフ゛の時に
は、スワップ方式で、該マルチコピー（ＭＣ）ビット２
１が゛オン”の時には、ストアスル−方式で、該オペラ
ンドストアを行うように構成する。

（２）」二記オペランドストア処理において、他の演算
処理装置、又は入出力装置（Ｉｌｏ）のアクセスアドレ
スが、上記タグメモリ　２に存在するブロックアドレス
と一致し、且つ該一致したブロックの書き込み（Ｃ）ビ
ットが゛オン゛の場合には、該アクセスを一時中断、又
は待ち合わせ指示を外部デバイス抑制制御部７から送出
し、その間に、該ブロックをスワップアウト制御回路８
によって、主記す、ａ装置（ＭＳ）にスワップアウトす
ると共に、該ブロックをインバリデイション制御部５に
よって無効化し、その後上記アクセスを再開、又は継続
させるように構成する。

〔作用〕

即ち、本発明によれば、少なくとも、例えば、オペラン
ドキャッシュメモリと、タグメモリとを有する複数個の
演算処理装置を含むシステムにおいて、上記複数個の演
算処理装置の各々がオペランドストアを行う時に、スワ
ップ方式と、ストアスル−方式との何れも可能なオペラ
ンドアクセス機構と、主記憶装置（ＭＳ）への他の演算
処理装置のアクセスアドレスをシステムバスを通してモ
ニタする手段と、上記タグメモリ中にマルチコピー（Ｍ
Ｃ）ビットと、書き込み（Ｃ）ビットとを設け、上記モ
ニタ手段によって、上記アクセスアドレスとタグメモリ
中のアドレスとの一致を検出し、且つリード（Ｒ）サイ
クルである時に、当８亥アドレスの」１記マルチコピー
（ＭＣ）ビットを“オン”　とする手段と、スワップ方
式で該キャッシュメモリに書き込んだ時には、上記書き
込み（Ｃ）ビットを′オン゛とする手段を設けることに
より、上記オペランドストアする際、上記マルチコピー
（ＭＣ）ビットが“オン゛の時には、スワップ方式で、
該マルチコピー（ＭＣ）ビットが゛オン１の時には、ス
トアスル−方式で、該オペランドストアを行い、他の演
算処理装置のアクセスアドレスが、上記タグメモリに存
在するアドレスと一致し、且つ該一致したアドレスの書
き込み（Ｃ）ビットが“オン゛の場合には、該アクセス
を一時中断、又は待ち合わせ指示を送出し、その間に、
該アドレスのブロックをスワップアウトすると共に、言
亥フ゛ロックをインハリデイジョンし、その後上記アク
セスを再開、又は継続させるようにして、複数個のキャ
ッシュメモリと、主記憶装置（ＭＳ）間の一致制御を行
うようにしたものであるので、少ないハードウェア量で
複数個のキャッシュメモリと、主記憶装置（ＭＳ）間の
一致制御が得られ、当該計算機システムの性能の低下を
最小限に抑えることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の一実施例をブロック図で示した
図であり、第２図は本発明によるキャッシュメモリ制御
方式を模式的に示した図であり、第１図におけるスワッ
プ／ストアスルー決定回路６、インハリディジョン制御
部５．　ＭＣビットオン制御部４．外部デバイス抑制制
御部７．及び関連機構が本発明を実施するのに必要な機
能ブロックである。尚、全図を通して、同し符号は同じ
対象物を示している。

以下、第１図を参照しながら、第２図によって本発明の
キャッシュメモリ制御方式を説明する。

第２図の（ａ）は、書き込み（Ｃ）ビット−１で、ＭＣ
ビット−〇の場合を示し、（ｂ）は書き込み（Ｃ）ビッ
ト−１で、ＭＣビット−１の場合を示している。

１）書き込み（Ｃ）　ビット＝１で、　ＭＣビット・０
の場合（（ａ）図参照）　： ■　ＣＰＵ−Ａが主記憶装置（ＭＳ）　２０から１ブロ
ツクを、キャッシュメモリ　１１にロードする。

■　ＣＰＵ−八が該キャッシュメモリ１１の当該ブロッ
クにストアする。この時、スワップ／ストアスルー決定
回路６によって、スワップ方式のストアとなり、当該ブ
ロックの書き込み（Ｃ）ビットが“ｌ”に設定される。

■　ここで、ＣＰＵ−Ｂが主記憶装置（ＭＳ）　２０の
同じブロックに転送要求を行う為に、当該ブロックのア
ドレスをシステムバス３０に出力する。

ＣＰＵ−Ａは当菖亥システムバス３０のアドレスをモニ
タしており、タグメモリ２内のアドレスとの一致を検出
手段２２で検出し、且つ上記書き込み（Ｃ）ビットが“
１゛であって、更に他の装置からのアクセスであること
をシステムバスｌｊ／Ｗ信号３１で検知すると、外部デ
バイス抑制制御部７が起動され、該他の装置であるＣＰ
Ｕ−８に対して、上記主記憶装ｆｆ（ＭＳ）　２０から
の転送要求を中断させる（■ＩＴ）　と共に、スワップ
アウト制御回路８が起動されて、当該ブロックの内容が
主記憶装置（ＭＳ）　２０にスワップアウトされる。

そして、該キャッシュメモリ　ＩＴ内の当該ブロックは
、インバリデイション制御部５によってインバリディト
され、その後、上記スワップアウトの終了をＣＰＵ−８
に通知する。　（図示せず）■　ＣＰＵ−Ｂは該スワッ
プアウト終了信号を認識すると、上記中断していたロー
ド動作を再開する。

２）書き込み（Ｃ）ビット−１で、　ＭＣビット−１の
場合（（ｂ）図参照）　： ■　ＣＰＵ−Ａが主記憶装置（ＭＳ）　２０からキャッ
シュメモリ　１１　に１ブロツクをロードする。

■　ＣＰＵ−Ｂが主記憶装置（ＭＳ）　２０から、同じ
ブロックをキャッシュメモリ　１２にロードする。

このロード動作をＣＰＵ−Ａがシステムバス３０ヲモニ
タして、タグメモリ２内の当該ブロックのアドレスと一
致検出手段２２で比較し、一致を検出し、他装置でのア
クセスであることを、システムバスＲ／Ｗ信号３１で検
知すると、ＭＣビットオン制御回路４において、マルチ
コピーであると認識し、タグメモリ２内のマルチコピー
（ＭＣ）ビット２１を゛オン°　とする。

■　ＣＰＵ−８の方は、スワップ／ストアスルー決定回
路６において、未だマルチコピー（ＭＣ）ビ・７ト２１
が°０゛の侭であることを知って、スワップ方式で、当
該キャッシュメモリ　１２の自由に書き込み、書き込み
（Ｃ）ビットを１゛とする。

■　ここで、ＣＰＵ−Ａがストアを実行しようとした時
、該ＣＰＩＩ−Ａ側のタグメモリ２の上記マルチコピー
（ＭＣ）ビット２１は°ｌ°であるので、スワップ／ス
トアスルー決定回路６によって、ストアスル−方式によ
るストア動作を決定し、キャッシュメモリ】１と、スト
アスルー制御線６１によって主記憶装置（ＭＳ）　２０
にもストアしようとするが、ＣＰＵ−Ｂにおいては、該
ストアアドレスをシステムバＩ ス３０でモニタし、タグメモリ２内の上記ブロックアド
レスとの一致を一致検出手段２２で検知し。

他の装置でのアクセスであることをシステムバスＲ／Ｗ
信号３１で検知し、且つ書き込み（Ｃ）ビットが°１゛
であるので、外部デバイス抑制制御部７が起動され、Ｃ
ＰＵ−Ａの上記ストアスル−方式によるストア動作を中
断させる（）Ｉ　ＩＴ）と共に、キャッシュメモリ　１
２内の当該ブロックをスワップアウト制御回路８によっ
て、当該ブロックの内容を主記憶装置（ＭＳ）　２０に
スワップアウトし、当該ブロックはインバリデイション
制御部５によってインバリディトするように動作する。

このＣＰＵ−Ｈのスワップアウトのアドレスを、システ
ムバス３０を介してモニタし、一致するキャッシュメモ
リ内のブロックをインバリディトする。この時、該ブロ
ックの書き込み（Ｃ）ビットは１′であり得ない。

ＣＰＵ−Ｂでの上記スワップアウト動作が終了すると、
ＣＰＵ−Ａに通知することにより、ＣＰＵ−Ａにおいて
は、上記ストアスル−方式によるストア動作を再開する
。

この結果、専用のアドレスバスを設けることもなく、且
つ該専用のアドレスバスにアドレスを送出する為のサイ
クルも使用しないで、ＣＰＵ−Ａのキャッシュメモリ　
１１と主記憶装置（ＭＳ）　２０の内容の不一致は防止
され、キャッシュメモリ　１１，１２の同じブロックは
インバリディトされているので、キャッシュメモリ間の
矛盾もなくなることになる。

このように、本発明は、キャッシュメモリを供え、例え
ば、オペランドストア動作に対して、ストアスル−方式
と、スワップ方式によるストア動作機構を備えているマ
ルチプロセッサシステムにおいて、他の装置が自装置と
同じブロックをロードした時には、タグメモリのマルチ
コピー（ＭＣ）ビットを°オン°　とする手段と、自装
置側において、スワップ方式でキャッシュメモリに書き
込んだ時には、自タグメモリの書き込み（Ｃ）ビットを
°オン”　とする手段を設けて、自装置側でオペランド
ストアを行う際、上記マルチコピー（ＭＣ）ピットが“
オフ゛であるとスワップ方式で、該マルチコピー（ＭＣ
）ビットが°オン゛であるときは、ストアスル−方式で
行い、書き込み（Ｃ）ビットが゛オン”である時には、
他の装置で、同しブロックにアクセスをしようとしてい
ることを、システムバスを介して検出した時、該他の装
置のアクセスを中断させ、自装置側のキャッシュメモリ
の当該ブロックの内容を主記憶装置（ＭＳ）にスワップ
アウトし、該ブロックをインバリディトして、該スワッ
プアウト動作の終了後、上記中断されたメモリアクセス
を再開させることにより、複数個のキャッシュメモリ間
、或いは、主記憶装置（ＭＳ）間の一致制御を行うよう
にした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のキャッシュメモ
リ制御方式は、少なくとも、例えば、オペランドキャッ
シュメモリと、タグメモリとを有する複数個の演算処理
装置を含むシステムにおいて、上記複数個の演算処理装
置の各々がオペラントスドアを行う時に、スワップ方式
と、ストアスル−方式との何れも可能なオペランドアク
セス機構と、主記憶装置（ＭＳ）への他の演算処理装置
のアクセスアドレスをシステムバスを通してモニタする
手段と、上記タグメモリ中にマルチコピー（ＭＣ）ビッ
トと、書き込み（Ｃ）ビットとを設け、上記モニタ手段
によって、上記アクセスアドレスとタグメモリ中のアド
レスとの一致を検出し、且つリード（Ｒ）サイクルであ
る時に、当該アドレスの上記マルチコピー（ＭＣ）ビッ
トを°オン゛　とする手段と、スワップ方式で該キャッ
シュメモリに書き込んだ時には、上記書き込み（Ｃ）ビ
ットを°オン°とする手段を設けることにより、上記オ
ペランドストアする際、上記マルチコピー（ＭＣ）ビッ
トが°オフ゛の時には、スワップ方式で、該マルチコピ
ー（ＭＣ）ビットが゛オン゛の時には、ストアスル−方
式で、該オペランドストアを行い、他の演算処理装置の
アクセスアドレスが、上記タグメモリに存在するアドレ
スと一致し、且つ該一致したアドレスの書き込み（Ｃ）
ビットが“オン°の場合には、該アクセスを一時中断、
又は待ち合わせ指示を送出し、その間に、該アドレスの
ブロックをスワップアウトすると共に、該ブロックをイ
ンバリデイションし、その後上記アクセスを再開、又は
継続させるようにして、複数個のキャッシュメモリと。

主記憶装置（ＭＳ）間の一致制御を行うようにしたもの
であるので、少ないハードウェア量で複数個のキャッシ
ュメモリと、主記憶装置（ＭＳ）間の一致制御が得られ
、当該計算機システムの性能の低下を最小限に抑えるこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は本発明によるキャッシュメモリ制御方式を模式
的に示した図。 第３図は一般的な演算処理装置のシステム構成図。 第４図は従来のキャッシュメモリ制御方式を模式的に示
した図。 である。 図面において、 １１．１２．−　はキャッシュメモリ。 ２はタグメモリ、３０はシステムバス。 ２１はマルチコピー（ＭＣ）ビット。 ３１はシステムバスＲ／Ｗ信号。 ４はＭＣビットオン制御回路。 ５はインバリデイション制御回路。 ６はスワップ／ストアスルー決定回路。 ６１はストアスルー制御線。 ７は外部デバイス抑制制御部。 ８はスワップアウト制御回路。 ■〜■は動作状態。 をそれぞれ示す。

Claims (2)

【特許請求の範囲】
1. （１）それぞれがキャッシュメモリ（１１、１２、……
   ）と、該キャッシュメモリ（１１、１２、……）の状況
   として、少なくとも、アドレス、バリッド（Ｖ）ビット
   、書き込み（Ｃ）ビットを記憶するタグメモリ（２）と
   を有する複数個の演算処理装置を含むシステムにおいて
   、 各演算処理装置は、ストア時に該キャッシュメモリ（１
   １、１２、……）に書き込むのみで、主記憶装置（ＭＳ
   ）に即時には反映させないスワップ方式と、主記憶装置
   （ＭＳ）にも同時に書き込むストアスル−方式との何れ
   も可能なストア機構と、 該主記憶装置（ＭＳ）への他の演算処理装置のアクセス
   アドレスをシステムバス（３０）を通してモニタする手
   段（２２）とを設けると共に、 上記タグメモリ（２）中にマルチコピー（ＭＣ）ビット
   （２１）を設けて、 上記モニタ手段（２２）によって、上記アクセスアドレ
   スとタグメモリ（２）中のアドレスとの一致を検出し、
   且つリード（Ｒ）サイクルである時に、ＭＣビットオン
   制御部（４）によって、当該アドレスの上記マルチコピ
   ー（ＭＣ）ビット（２１）を‘オン’とし、上記ストア
   を行う時、スワップ／ストアスルー決定回路（６）によ
   って、上記マルチコピー（ＭＣ）ビット（２１）が‘オ
   フ’の時には、スワップ方式で、該マルチコピー（ＭＣ
   ）ビット（２１）が‘オン’の時には、ストアスルー方
   式で、該ストアを行うことを特徴とするキャッシュメモ
   リ制御方式。
2. （２）上記ストア処理において、他の演算処理装置のア
   クセスアドレスが、上記タグメモリ（２）に存在するア
   ドレスと一致し、且つ該一致したアドレスの書き込み（
   Ｃ）ビットが‘オン’の場合には、外部デバイス抑制制
   御部（７）から該アクセスを一時中断、又は待ち合わせ
   指示を送出し、その間に、該アドレスのブロックをスワ
   ップアウト制御部（８）によって、主記憶装置（ＭＳ）
   にスワップアウトすると共に、該ブロックをインバリデ
   イション制御部（５）によって無効化し、その後上記ア
   クセスを再開、又は継続させることを特徴とする特許請
   求の範囲第１項に記載のキャッシュメモリ制御方式。