JPH09138779A - スヌープ処理方法 - Google Patents

スヌープ処理方法

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JPH09138779A
JPH09138779A JP8201385A JP20138596A JPH09138779A JP H09138779 A JPH09138779 A JP H09138779A JP 8201385 A JP8201385 A JP 8201385A JP 20138596 A JP20138596 A JP 20138596A JP H09138779 A JPH09138779 A JP H09138779A
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buffer queue
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JP8201385A
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English (en)
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Mulla Dean
ディーン・ムーラ
Lacobovich Sorin
ソリン・ラコボヴィッチ
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Hewlett Packard Co
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】メモリへの書込みバッファなどを使用する高速
プロセッサにおける、プロセッサ・スピードに与える影
響を小さくしたキャッシュ・スヌープ方法。 【構成・作用】書込みバッファなどのバッファ類を使用
するマルチプロセッサ・システムでは、キャッシュ・ス
ヌープをキャッシュ・メモリに対して行うだけだと、ま
だバッファ中に入っていて実際には完了していないアク
セスがあるとスヌープも待たされてしまう。そこで、ス
ヌープ・アドレスの比較をキャッシュ・タグだではな
く、バッファ中のアドレスとも行うようにした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータ・システ
ムに関し、詳細には、マルチプロセッサ（ＭＰ）システ
ム中の複数のプロセッサが共有するメモリを効率的に管
理するコンピュータ・システムの実現形態に関する。
【０００２】
【従来の技術】ＭＰでは、複数の中央演算処理装置がメ
モリ中のデータを共有する。ＭＰシステムは、共有メモ
リ中のすべてのデータ間に「コヒーレンシ」を維持する
ことが望ましい。データは、メイン・メモリだけでな
く、高速キャッシュ・メモリを含め、いくつかの異なる
ロケーションに存在することができる。コヒーレンシと
は、各中央演算処理装置（ＣＰＵ）が、共有メモリ中の
特定のアドレスに対応する最後に変更されたデータにア
クセスしなければならないという概念を指す。言い換え
ると、あるアドレスにある特定のデータが、このメモリ
・ロケーションで最後に変更されたデータである場合、
最後に変更されたこのデータを同定してこの特定のデー
タを要求するすべてのＣＰＵがこのデータを使用できな
ければならない。
【０００３】システム内でコヒーレンシを維持する方法
の一例は、メイン・メモリに対する読出し及び書込みを
監視することである。あるアドレスにあるデータのメモ
リ読出しまたはメモリ書込みが検出されると、このアド
レスはスヌープ・アドレスとして使用される。このスヌ
ープ・アドレスに合致するキャッシュ・メモリ中のアド
レスをサーチするために、マルチプロセッサ・システム
中のすべてのキャッシュ・メモリに向けてスヌープ要求
が開始される。合致が起こる毎にスヌープ・ヒットが発
生し、スヌープ・ヒットが発生したキャッシュ中のアド
レスにあるデータのコヒーレンシを維持するために必要
な是正措置がとられる。
【０００４】キャッシュ・メモリを有する高性能マルチ
プロセッサ・システムの通常の動作では、通常、任意の
時点で、キャッシュ・データを求めるまだ保留中の複数
の要求がある。これらの要求を掌握し続け効率的に処理
するには、キャッシュ・サブシステム中のキャッシュ・
メモリに結合されたバッファ・キューが必要である。し
かし、キャッシュ・サブシステムがローカル・コードに
対して高い性能を維持できるようにし、同時に、スヌー
プ要求のための効率的なサポートを提供することは困難
である。キャッシュ・メモリ及びそれに関連する全ての
バッファ・キューの両方を効率的にスヌープする方法及
び装置が必要である。
【０００５】
【概要】本発明は、新規なキャッシュ・サブシステム構
造においてキャッシュ・メモリ及びそれに関連するバッ
ファ・キューの両方をスヌープする効率的な方法及び装
置を提供する。
【０００６】簡単に、かつ一般的な言葉で言えば、本発
明は、第１及び第２の中央演算処理装置と、メイン・メ
モリと、第１及び第２の中央演算処理装置とメイン・メ
モリに結合されたシステム・バスを含む。第２の中央演
算処理装置には、データ・ラインを記憶するキャッシュ
・メモリと、キャッシュ・データ・ラインのアドレス及
びキャッシュ・データ・ラインのステータスを示すキャ
ッシュ・タグを含む新規なキャッシュ構造が結合され
る。通常、プロセッサの高性能動作の下では、いつで
も、まだ処理されていないキャッシュ・データを求める
複数の要求が存在するので、このキャッシュ構造は更
に、キャッシュ・データ・ラインのアドレス及びキャッ
シュ・データ・ラインのステータスを記憶する少なくと
も１つのバッファ・キューを含む。このバッファ・キュ
ーは、いくつかの未処理のキャッシュ要求を掌握し続
け、それらを効率的に処理するのを助ける。
【０００７】第１の中央演算処理装置がシステム・バス
を介してメイン・メモリにアクセスしたこと、たとえば
メイン・メモリに対する読出しまたは書込みに応答し
て、スヌープ要求を開始しスヌープ・アドレスを提供す
るバス制御装置がシステム・バスに結合される。スヌー
プ要求に応答して、キャッシュ・タグがサーチされる。
スヌープ・アドレスがキャッシュ・データ・ラインのア
ドレスに合致した場合、スヌープ・ヒット条件が発生
し、データ・コヒーレンシを維持するように、ライン・
ステータスに基づいて適切な処置がとられる。
【０００８】スヌープ要求に応答して、スヌープ・アド
レスは、バッファ・キューに記憶されているアドレスと
も比較され、そのスヌープ・アドレスがバッファ・キュ
ーに記憶されているアドレスに合致する場合には肯定比
較結果を与え、それによってスヌープ・ヒット条件が成
立したことを示す。新規なキャッシュ構造のバッファ・
キューは更に、スヌープ・ヒット条件が成立したことを
示す肯定比較結果の記録を記憶するスヌープ・ヒット・
ビットを有する。同様に、好ましい実施例では、別のバ
ッファ・キューの別のアドレス・エントリがスヌープさ
れ、合致したアドレス・エントリ毎に、夫々のスヌープ
・ヒット・ビットがセットされる。本発明の教示によれ
ば、バッファ・キューにかかわる未処理のトランザクシ
ョンがまだある場合でも、バッファ・キューのスヌープ
・ヒット・ビットに比較結果が一旦記憶されれば第２の
キャッシュのスヌープ要求が満たされ、それによって、
本発明の新規なキャッシュ構造はローカル・コードに対
して高い性能を維持し、同時に、スヌープ要求を効率的
にサポートする。
【０００９】本発明の他の態様及び利点は、一例を用い
て本発明の原理を説明する、下記の詳細な説明を図面と
共に検討すれば明らかになるだろう。
【００１０】
【実施例】図１は、本発明の複数の好ましいキャッシュ
・サブシステム構造１０１を使用する多重処理（ＭＰ）
システム１００の部分ブロック図である。各キャッシュ
構造は、メイン・メモリ１０３と、夫々第１または第２
の中央演算処理装置（ＣＰＵ）１０５、１０６との間に
結合された高速メモリを備える。中央演算処理装置（Ｃ
ＰＵ）は命令をフェッチし実行するデータ処理装置の一
部である。キャッシュ構造１０１は、アクセス時間を短
縮するために、メイン・メモリの最近アクセスされた内
容を含むように継続的に更新される。プログラムがメモ
リ要求を行うと、ＣＰＵはまず、メイン・メモリにアク
セスせずにデータを取り出せるように、キャッシュ構造
中にデータがあるかどうかを検査する。
【００１１】中央演算処理装置１０５、１０６は、メモ
リ空間内でデータ・ラインを共有する。本明細書では、
データ・ラインは、命令、処理済みデータ、未処理デー
タを含め、メモリにストアされている情報を一般的に指
す。図１に示した本発明の好ましい実施例では、各キャ
ッシュ構造１０１は夫々レベル１データ・キャッシュ１
０７及びレベル２データ・キャッシュ１０９を含む。本
発明をデータ・キャッシュへ適用したものを以下で詳し
く論じる。しかし、別の実施例では、本発明が命令キャ
ッシュまたは命令キャッシュとデータ・キャッシュの組
合せに適切に適用され有益な結果が得られることを理解
されたい。
【００１２】ＭＰシステムは、メモリ中のすべてのデー
タ・ライン間に「コヒーレンシ」を維持するのが有利で
ある。データ・ラインはいくつかの異なる位置に存在す
る。すなわち、キャッシュ・データ・ラインは、夫々、
ＣＰＵ１０５、１０６に夫々近接して結合されたキャッ
シュ構造１０１中に配置され、メイン・メモリ・データ
・ラインは、ＣＰＵ１０５、１０６から離れて結合され
たメイン・メモリ１０３に配置される。コヒーレンシと
は、各中央演算処理装置（ＣＰＵ）が、共有メモリ中の
特定のアドレスに対応する最後に変更されたデータにア
クセスしなければならないという概念を指す。言い換え
ると、あるアドレスにある特定のデータ・ラインが、あ
るメモリ・ロケーションで最後に変更されたデータ・ラ
インである場合、この最後に変更されたこのデータ・ラ
インが最後に変更されたものであるということが知ら
れ、この特定のデータ・ラインを要求するすべてのＣＰ
Ｕがこのデータを使用できなければならない。ＭＰシス
テムでコヒーレンシを維持するために、各キャッシュ構
造１０１に結合された夫々のバス制御装置／インタフェ
ース１１１が、メイン・メモリ１０３に対するアクセ
ス、たとえばメイン・メモリに対する読出しまたは書込
みがないかどうかシステム・バス１１２を監視する。た
とえば、第１のＣＰＵ１０５がメイン・メモリにアクセ
スしたこと、すなわちメモリ読出しとメモリ書込みのど
ちらかをバス制御装置が検出すると、これらのバス制御
装置は、第２のプロセッサ１０６に近接して結合された
キャッシュ構造を含め、夫々に近接して結合された夫々
のキャッシュ構造に対するスヌープ・サイクルを開始す
る。
【００１３】スヌープ・サイクルのために実行されるプ
ロトコルは、主として、ＭＰシステムで選択されたデー
タ・キャッシュのタイプに依存する。従来、データ・キ
ャッシュは、「ライトスルー」（ＷＴ）型と「ライトバ
ック」（ＷＢ）型のどちらかに分類される。いくつかの
実施例では、キャッシュは、データ・キャッシュへの入
力の論理状態つまりステータスに応じて、ＷＴ型キャッ
シュとＷＢ型キャッシュのどちらかとして動作できるよ
うに設計される。
【００１４】ＷＴ型データ・キャッシュでは、データ・
ラインは、中央演算処理装置による更新や変更など、キ
ャッシュ・データ・ラインが変更される毎にメイン・メ
モリに「素通しで書き込まれる」。従って、メイン・メ
モリには常に、最後に変更されたデータ・ラインが存在
する。その結果、ＷＴ型データ・キャッシュのコヒーレ
ンシを維持するためのプロトコルは、メモリ書込み時に
しかスヌープ・サイクルを開始しない。ＷＴデータ・キ
ャッシュ構造からのメモリ読出しに対するバス制御装置
の処置は必要とされない。
【００１５】ＷＢ型キャッシュ及びＷＴ型キャッシュは
夫々異なる利点と欠点を有する。ＷＢ型データ・キャッ
シュでは、キャッシュ・データ・ラインが変更される毎
にただちにメイン・メモリにデータ・ラインが「素通し
で書き込まれる」ことはない。従って、本発明の好まし
い実施例では、ローカルＣＰＵが有利には、ＭＰシステ
ム中の他のメモリ・ロケーションに常に変更を知らせる
必要なしに、ローカルＷＢ型データ・キャッシュを何回
も変更するように、ＷＢ型データ・キャッシュが使用さ
れる。ライトバック型キャッシュ及びライトスルー型キ
ャッシュを対象とする関連する教示は、１９９５年４月
４日に発行され本願出願人に譲渡された米国特許第５，
４０４，４８９号に記載されているので参照されたい。
図１の好ましい実施例は本発明の教示に従って具体的に
適用されたＷＢ型データ・キャッシュを含むキャッシュ
構造１０１を示すものであるが、別の実施例ではＷＴ型
データ・キャッシュが使用され本発明の教示当に従って
適切に適用され有益な結果がもたらされることを理解さ
れたい。
【００１６】ＷＢ型データ・キャッシュでは、他の何ら
かのソースからデータ・ラインが要求されたとき、ある
いはプログラム制御に応答してデータ・ラインをメイン
・メモリにフラッシュしたり新しいデータ・ライン用の
スペースを設ける必要があるときに、このデータ・ライ
ンがＷＢデータ・キャッシュからメイン・メモリへ書き
込まれる。あるＷＢ型データ・キャッシュが変更された
データを持っているとスヌープ・サイクル中に判定され
た場合、この特定のデータ・キャッシュは、要求元ＣＰ
Ｕにこの変更済みデータを提供する。スヌープ・サイク
ル中にＷＢ型データ・キャッシュからメモリ書込みが行
われた場合には、コヒーレンシを維持するプロトコル
は、この書込みデータを受け取ったメモリ・ロケーショ
ン以外のすべてのメモリ・ロケーションにある当該デー
タ・ラインを無効化することである。
【００１７】高性能システム動作時には一度に複数のキ
ャッシュ要求が処理されている。これらの要求を掌握し
続け効率的に処理するために、好ましい実施例では、キ
ャッシュ・サブシステム構造にいくつかのバッファ・キ
ューがある。マルチプロセッサ・キャッシュ・コヒーレ
ンシを効率的に維持するには、バッファ・キューを効率
的にスヌープすることが重要である。以下で詳しく論じ
るように、本発明の原理に従ってバッファ・キュー中の
スヌープ・ヒットを記録するようにバッファ・キューを
変更すれば、キャッシュ構造がローカル・コードに対し
て高い性能を維持し、同時にスヌープ要求が効率的にサ
ポートされる。
【００１８】本発明よりも以前には、ブロッキング・キ
ャッシュを有するプロセッサ中のキャッシュ・データ・
ラインのマルチプロセッサ・スヌープの問題に対する本
願発明者らの研究には、例えば、スヌープを検査してい
る間はキャッシュ構造全体を停止するということが含ま
れていた。このような従来の研究では、スヌープがアク
セスしようとしているラインに対する未処理のアクセス
がある場合、そのスヌープは遅延され、完了することが
できなくなる。こられの従来の研究におけるそのような
構造では、キャッシュ構造が停止されている間、第１の
スヌープが完了するまで他のスヌープをバス上に送るこ
とができなくなるので、性能が低下しがちであった。
【００１９】このような従来の研究に対して、本発明は
有利なことには、キャッシュ構造中のバッファ・キュー
全体にわたってスヌープ処理を分散し、スヌープ・ヒッ
ト・ビットをセットすることによって未処理のトランザ
クションにそれがスヌープされたものとマークを付ける
ことができるようにする。スヌープ・ヒット・ビットが
セットされたことに応答して、バッファによって参照さ
れるデータ・ラインの所有権を放棄することによってこ
のスヌープが完了する。未処理のトランザクションに関
するデータが戻されると、バス参照をもたらしたこのト
ランザクションが満足された直後にそのデータを含むラ
インが放棄される。
【００２０】本発明によれば、スヌープを受け取ったと
きに、まだスヌープされていないメモリ・データを含む
キャッシュ内部のあらゆるバッファ・キューがスヌープ
される。例外は以下の通りである：システム・バス上に
発行されていないアクセスは、そのアドレスを着信スヌ
ープ・アドレスと比較する必要はない；以前のスヌープ
に応答してバス上へ送出されているデータは、そのアド
レスをスヌープ・アドレスと比較する必要がない。好ま
しい実施例では、他のすべてのキャッシュ・アドレスが
スヌープ・アドレスと比較される。もちろん、バッファ
・キューだけでなく、キャッシュ構造のレベル１データ
・キャッシュ１０７及びレベル２データ・キャッシュ１
０９のキャッシュ・タグもサーチされ、スヌープ中のデ
ータ・ラインがそこに存在するかどうかが判定される。
【００２１】好ましい実施例では、キャッシュ構造は、
変更ステータス、排他ステータス、共有ステータス、無
効ステータスをサポートする全ＭＥＳＩプロトコルのラ
イン・ステータスをサポートする。キャッシュ・データ
・ラインのステータスが排他的所有（排他ステータス）
である場合、所有側キャッシュ構造は、キャッシュ・デ
ータ・ラインのキャッシュされた唯一のコピーを保持す
る。このコピーは他のキャッシュ構造には通知せずにロ
ーカルに更新される。キャッシュ・データ・ラインのス
テータスが「共有」ステータスである場合、他のキャッ
シュ構造もこのキャッシュ・データ・ラインのコピーを
有することができ、キャッシュ・データ・ラインの更新
に関する通知を受けなければならない。「無効」ライン
・ステータスは、キャッシュ・エントリが有用なデータ
を含まないことを示す。「変更」ステータスは、キャッ
シュ・エントリにデータが書き込まれており、従って変
更されている、つまり「ダーティ」であることを示す。
【００２２】任意のＣＰＵは好適には、バス上にトラン
ザクションを発行した直後にキャッシュ・データ・ライ
ンの所有権を獲得することができ、あるいはそうする代
わりに、ＣＰＵはラインの所有権を獲得するにはそのデ
ータが戻ってくるのを待つ必要があるようにすることも
できる。以後の議論のために、好ましい実施例では、プ
ロセッサは、システム・バス上でメモリ要求を発行した
直後にキャッシュ・データ・ラインの所有権を獲得する
ことを理解する必要がある。
【００２３】スヌープに関しては、好ましい実施例で
は、システム・バスが、他のプロセッサからのメモリ・
アクセス（読出しまたは書込み）がないかどうか監視さ
れる。キャッシュ・タグがサーチされ、タグがスヌープ
・アドレスに合致する場合、そのラインはキャッシュの
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）に存在する。キャッシュ中のラインのステータスが
変更ステータスではない場合、そのラインは無効化され
（あるいは、キャッシュは、キャッシュ間転送を実行し
てキャッシュ・データ・ラインを要求元プロセッサに提
供することもできる）、かくしてスヌープ動作は完了し
また完了したものと認められる。
【００２４】好ましい一実施例では、スヌープの完了
は、フラッシュ中のラインがバス上に実際に出されるま
で遅延される。しかし、好ましい他の実施例のもっと良
好に動作する解決策は、このラインがメモリ中で正しい
データでまもなく更新されるとの通知を行って、スヌー
プをできるだけ早く完了することである。その場合、要
求元プロセッサは、メモリへのデータの書直しが行われ
るまで待機しなければならず、あるいはそうする代わり
に、そのデータに対するキャッシュ間転送をサポートし
てもよい。
【００２５】本発明は、プロセッサが変更済みライン、
または排他ライン、または共有ライン上でキャッシュ間
転送を実行するかどうかにはかかわらずに、有益な結果
をもたらす。しかし、キャッシュ・データ・ラインが変
更ステータスである場合、そのキャッシュ・データ・ラ
インは好ましくは、スヌープが完了する前にメモリへフ
ラッシュし、あるいはキャッシュ間転送を介して他のキ
ャッシュへ転送される。この場合、ラインが存在し、か
つまもなくフラッシュされることを示すスヌープ応答が
行われる。
【００２６】本発明が特にキャッシュ構造中のバッファ
・キューに適用されることを理解されたい。スヌープ要
求を受け取ると、レベル１データ・キャッシュ及びレベ
ル２データ・キャッシュのキャッシュ・タグだけでな
く、このようなバッファ・キューもスヌープされる。バ
ッファ・キューをスヌープすることは、データ・ライン
がデータ・キャッシュの外部へ移動され、このデータ・
ラインがこのプロセッサによって所有されていることを
示すものがもはやキャッシュ・タグには残っていない可
能性があるので、特に重要である。
【００２７】更に、プロセッサのうちの一つがバス上に
要求を発行したが、まだその応答を受け取っていないと
いうことがある。このプロセッサは、バス上に要求を送
ったので、現在そのデータ・ラインを所有しているが、
それに関するデータは持っていない。しかし、スヌープ
を受け取ったとき正しく動作するためには、このプロセ
ッサが所有しているすべてのデータ・ラインをスヌープ
しなければならない。
【００２８】本発明の方法及び装置は、このバッファ・
キュー・エントリに対するスヌープ比較が成功したかど
うかを記録するためにこのような内部バッファ・キュー
の各エントリ毎に割り当てられた少なくとも１ビット
（本明細書ではスヌープ・ヒット・ビットと呼ぶ）を含
む。本願発明者は、スヌープ・ヒットを記録するスヌー
プ・ヒット・ビットを有するバッファ・キューを含むキ
ャッシュ構造に関する他者による従来の教示は知らない
が、たとえば１９９４年１２月２９日にRoger E.Tepley
に対して発行された”Method and Apparatus for Achie
ving MultilevelInclusion in Multilevel Cache Hiera
rchies”と題する米国特許第５，３６９，７５３号で論
じられたように、データ・キャッシュのスヌープ・ヒッ
トだけは当業者によって良く理解されている。
【００２９】本発明の図１に示したように、キャッシュ
構造１０１には、メモリ・リターン・バッファ・キュー
やレベル２（データ・キャッシュ）書込みバッファ・キ
ューなど、バス上で発行された未解決の要求を含むバッ
ファ・キュー１２３が含まれる。たとえば、仮想アドレ
ス・フラッシュ・キャッシュ命令（ＶＡＦＣ）を介して
キャッシュからラインがフラッシュされ、あるいはその
他の方法でラインがキャッシュ階層からフラッシュされ
る際には、そのラインはレベル２書込みバッファ・キュ
ー内に置かれる。キャッシュ・ラインがキャッシュの外
部へ移動中であるので、そのキャッシュ・ラインがプロ
セッサによって所有されていることを示すものはもはや
キャッシュ・タグ中には存在しないかもしれない。しか
し、このプロセッサは依然としてレベル２書込みバッフ
ァ・キュー中にこのキャッシュ・ラインを所有している
ので、レベル２書込みバッファ・キューに関連するアド
レスをスヌープする必要がある。
【００３０】メモリ・リターン・バッファ・キュー（Ｍ
ＲＱ）については、メモリから排他的であるように要求
されているライン（たとえば、プロセッサによって書き
込まれるべきライン）は、まだデータが得られない場合
でも、そのラインのアドレスがＭＲＱにあれば、プロセ
ッサによって所有されているとみなされることを理解し
なければならない。その結果、まだデータが得られない
場合でも、各スヌープ・アドレスを使用してＭＲＱがサ
ーチされる。その結果、各スヌープ・アドレスを使用し
てＭＲＱがサーチされ、あるエントリのアドレスがスヌ
ープ・アドレスに合致した場合、そのエントリは、スヌ
ープ済みとしてタグが付けられ、対応するメモリ・フラ
ッシュ・バッファ（図１中には示していない)にデータ
を提供するためのトランザクション識別情報を獲得す
る。
【００３１】図１に示したキャッシュ構造の好ましい実
施例には、ストア・バッファ・キューやレベル２未解決
アクセス要求バッファ・キューなどのキャッシュ内部バ
ッファ・キュー１２５も含まれる。レベル２キャッシュ
未処理アクセス要求バッファ・キューは、まだ解決され
ていない、レベル２データ・キャッシュに発行されたア
クセスを掌握し続ける。ストア・バッファ・キュー（Ｓ
ＴＱ）は、アドレス、バイト・イネーブル書込み制御ビ
ット、データ、その他ストアのための関連する情報を保
持する。
【００３２】更に、本発明の方法及び装置は、１つまた
は複数の比較器（図１のブロック図には図示せず）を含
む。これらの比較器を使用して、スヌープ・アドレスと
各バッファ・キュー中のアドレスを比較して夫々の比較
結果を与え、スヌープ・アドレスとキャッシュのバッフ
ァ・キューにストアされているアドレスがうまく合致し
た比較の結果に基づいて、キャッシュのバッファ・キュ
ーに割り当てられたスヌープ・ヒット・ビットをセット
する。好ましい実施例では、バッファ・キューのエント
リのスヌープ・ヒット・ビットが現在セットされている
場合、スヌープ・アドレスとバッファ・キューに当該エ
ントリについてストアされているアドレスとがまた合致
したからといって、スヌープ・ヒット・ビットが再びセ
ットされることはなく、また新しいトランザクション識
別情報が獲得されることもないことを理解しなけれなば
なない。
【００３３】その後のステップでは、バッファ・キュー
中のスヌープ・ヒット・ビットがセットされている各エ
ントリをどうすべきかを解決してから、スヌープ・ヒッ
ト・ビットをクリアする。データを有し夫々のスヌープ
・ヒット・ビットがセットされたバッファ・キュー・エ
ントリでは、バッファ・キュー・エントリのＭＥＳＩス
テータスが調べられ、適当な処置がとられる。具体的に
は、バッファ・キュー・エントリのＭＥＳＩステータス
が変更ステータスである場合、バッファ・キュー・エン
トリはフラッシュされてシステム・バスに出力される。
バッファ・キュー・エントリのＭＥＳＩステータスが排
他ステータスまたは共有ステータスである場合、バッフ
ァ・キュー・エントリは無効化される。
【００３４】バッファ・キュー・エントリが、そのスヌ
ープ・ヒット・ビットはセットされているのだがデータ
がまだバッファ・キューに記憶されていないという特殊
なケースでは、制御論理機構が、ストアまたはロードを
求める要求の実行をデータが到着するまで遅延させる。
バッファ・キュー・エントリにデータが到着すると、ス
トアまたはロードを求める要求が満たされる。次いで、
スヌープ・ヒット時にスヌープ比較が成功したときにす
でにデータが完全に存在している前述のバッファ・キュ
ー・エントリの場合と全く同じように、バッファ・キュ
ー・エントリのステータスが調べられ、バッファ・キュ
ー・エントリの夫々のＭＥＳＩステータスに応じて適当
な処置がとられる。データを受け取った後、バッファ・
キュー・エントリが変更ステータスになった場合は、バ
ッファ・キューはフラッシュされてシステム・バスに出
力される。データを受け取った後にバッファ・キュー・
エントリが排他ステータスまたは共有ステータスになっ
た場合、バッファ・キュー中のデータ・ライン・エント
リが無効化される。
【００３５】単一のキャッシュ・データ・ラインへの複
数のスヌープ要求の順序付けは、要求元プロセッサが、
他のどのプロセッサが変更されたキャッシュ・データ・
ラインを持っていてこのキャッシュ・データ・ラインの
データをまもなくメモリへ送り返すか、を知らせること
によって処理される。各プロセッサ要求は鎖状にならべ
られ、要求元プロセッサは、バス上に要求を発行した直
後に要求中のキャッシュ・データ・ラインの所有権を与
えられる。各要求元プロセッサは、スヌープ処理を正し
く実行するうえで各要求毎に３つのこと、すなわちリタ
ーン・トランザクション用のトランザクション識別情報
(トランザクションＩＤ）と、キャッシュ・データ・ラ
インのＭＥＳＩステータスと、要求元プロセッサがスヌ
ープのためにキャッシュ・データ・ラインを放棄しなけ
ればならないかどうか、を掌握し続けるだけでよいの
で、複数の要求元を追跡するための長い単一のキューは
必要とされない。
【００３６】トランザクションＩＤは、データがどのプ
ロセッサから送られてくるか、あるいはコヒーレント入
出力によってデータがどの入出力（Ｉ／Ｏ）アダプタか
ら送られてくるのかを示すうえで有用である。要求元プ
ロセッサが要求を一旦発行すればこの要求元プロセッサ
がデータを受け取ることをシステムが保証するかぎり、
本発明は、要求元プロセッサの可視性レベルからの適切
なアクセス順序付けを保証するバスのないシステムで
も、スヌープを簡略化しまたより効率的なスヌープを行
ううえで有益である。
【００３７】本発明は、新規なキャッシュ・サブシステ
ム構造においてキャッシュ・メモリとそれに関連するバ
ッファ・キューの両方をスヌープする効率的な方法及び
装置を提供する。本発明の特定の実施例を説明し例示し
たが、本発明は、このように説明し例示した部品の特定
の態様または構成に限るものではなく、本発明の範囲及
び趣旨から逸脱せずに様々な変更及び変更を加えること
ができる。本発明は、本願特許範囲内では、上で具体的
に説明し例示した以外の方法でも実施することができ
る。
【００３８】以下に本発明の実施態様の例を列挙する。
【００３９】〔実施態様１〕以下のステップ(a)ないし
(e)を設けたことを特徴とするスヌープ処理方法： (a)データ・ラインをストアするキャッシュ・メモリ
と、前記データ・ラインのアドレス及び前記データ・ラ
インのステータスを識別するキャッシュ・タグを提供す
る； (b)前記データ・キャッシュに結合され、前記データ・
ラインのアドレス及び前記データ・ラインのステータス
をストアし、それによって前記データ・ラインを参照す
る； (c)スヌープ・アドレスとバッファ・キューに記憶され
ているアドレスとを比較し、前記スヌープ・アドレスが
前記バッファ・キューにストアされているアドレスに合
致する場合には肯定比較結果を与え、それによってスヌ
ープ・ヒット条件が成立したことを示す； (d)少なくとも１つのスヌープ・ヒット・ビットを前記
バッファ・キューに割り当てる； (e)前記スヌープ・ヒット条件が成立したことを示す前
記肯定比較結果に応答して前記スヌープ・ヒット・ビッ
トをセットする。
【００４０】〔実施態様２〕前記スヌープ・ヒット・ビ
ットがセットされたことに応答して、前記バッファ・キ
ューによって参照されるデータ・ラインの所有権を放棄
することを特徴とする実施態様１記載のスヌープ処理方
法。
【００４１】〔実施態様３〕第１の中央演算装置と、第
２の中央演算処理装置と、メイン・メモリと、前記第１
の中央演算装置、前記第２の中央演算処理装置及び前記
メイン・メモリに結合されたシステム・バスと、前記シ
ステム・バスに結合され、前記第１の中央演算処理装置
が前記システム・バスを介して前記メイン・メモリにア
クセスしたことに応答してスヌープ要求を開始しスヌー
プ・アドレスを提供するバス制御装置と、前記第２の中
央演算処理装置に結合され、データ・ラインをストアす
るキャッシュ・メモリと、キャッシュ・データ・ライン
のアドレス及びステータスを識別するキャッシュ・タグ
と、キャッシュ・データ・ラインのアドレス及びステー
タスをストアするバッファ・キューを含むキャッシュ構
造と、前記バッファ・キューに結合され、スヌープ要求
に応答して、スヌープ・アドレスと前記バッファ・キュ
ーにストアされているアドレスを比較し、前記スヌープ
・アドレスが前記バッファ・キューに記憶されているア
ドレスに合致する場合には肯定比較結果を与え、それに
よってスヌープ・ヒット条件が成立したことを示す比較
器を設け、前記バッファ・キューは更に、前記スヌープ
・ヒット条件が成立したことを示す前記肯定比較結果の
記録をストアするスヌープ・ヒット・ビットを有するこ
とを特徴とするスヌープ処理装置。
【００４２】〔実施態様４〕前記バッファ・キューが、
バス上で発行されたがまだ解決されていない未解決要求
を含むバッファ・キューを含むことを特徴とする実施態
様３記載のスヌープ処理装置。
【００４３】〔実施態様５〕前記バッファ・キューがメ
モリ・リターン・バッファ・キューを含むことを特徴と
する実施態様４記載のスヌープ処理装置。
【００４４】〔実施態様６〕前記バッファ・キューがキ
ャッシュ書込みバッファ・キューを含むことを特徴とす
る実施態様４記載のスヌープ処理装置。
【００４５】〔実施態様７〕前記バッファ・キューがス
トア・バッファ・キューを含むことを特徴とする実施態
様３記載のスヌープ処理装置。
【００４６】〔実施態様８〕前記バッファ・キューが未
解決アクセス要求バッファ・キューを含むことを特徴と
する実施態様３記載のスヌープ処理装置。
【図面の簡単な説明】
【図１】本発明の好ましいキャッシュを使用するマルチ
プロセッサ・システムの部分ブロック図。
【符号の説明】
１００：多重処理システム １０１：キャッシュ・サブシステム構造 １０３：メイン・メモリ １０５、１０６：中央演算処理装置 １０７：レベル１データ・キャッシュ １０９：レベル２データ・キャッシュ １１１：バス制御装置／インタフェース １１２：システム・バス １２３：バッファ・キュー １２５：キャッシュ内部バッファ・キュー

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】以下のステップ(a)ないし(e)を設けたこと
    を特徴とするスヌープ処理方法： (a)データ・ラインをストアするキャッシュ・メモリ
    と、前記データ・ラインのアドレス及び前記データ・ラ
    インのステータスを識別するキャッシュ・タグを提供す
    る； (b)前記データ・キャッシュに結合され、前記データ・
    ラインのアドレス及び前記データ・ラインのステータス
    をストアし、それによって前記データ・ラインを参照す
    る； (c)スヌープ・アドレスとバッファ・キューに記憶され
    ているアドレスとを比較し、前記スヌープ・アドレスが
    前記バッファ・キューにストアされているアドレスに合
    致する場合には肯定比較結果を与え、それによってスヌ
    ープ・ヒット条件が成立したことを示す； (d)少なくとも１つのスヌープ・ヒット・ビットを前記
    バッファ・キューに割り当てる； (e)前記スヌープ・ヒット条件が成立したことを示す前
    記肯定比較結果に応答して前記スヌープ・ヒット・ビッ
    トをセットする。
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