JP3528094B2 - バス利用方法および記憶制御装置 - Google Patents
バス利用方法および記憶制御装置Info
- Publication number
- JP3528094B2 JP3528094B2 JP01525594A JP1525594A JP3528094B2 JP 3528094 B2 JP3528094 B2 JP 3528094B2 JP 01525594 A JP01525594 A JP 01525594A JP 1525594 A JP1525594 A JP 1525594A JP 3528094 B2 JP3528094 B2 JP 3528094B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- storage
- data transfer
- storage device
- control information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/885—Monitoring specific for caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Description
憶制御装置に関し、さらに詳しくは、計算機システムの
運用形態に応じて記憶制御装置内のバスの利用方法を動
的に制御するバス利用方法およびそのバス利用方法を実
施する記憶制御装置に関する。
置の間に位置し、中央処理装置からの入出力要求に応答
して、中央処理装置と記憶装置の間のデータ転送を制御
する。この記憶制御装置においても、高性能化,高信頼
化のため、マルチプロセッサ方式が採用されるようにな
ってきている。この場合、各プロセッサの接続方式とし
ては、共通バスによる接続が機能拡張性の観点から優れ
ている。前記共通バスでは、中央処理装置から発行され
た入出力要求を処理するための制御情報の交信および中
央処理装置との間で授受されるデータの転送が行われ
る。
式の記憶制御装置の従来例としては、「FUJITSU.VOL42,
NO.1,pp12-20(1991)」に記載されているファイル制御装
置がある。このファイル制御装置は、当該ファイル制御
装置を構成する機能を複数のモジュールに分割し、各モ
ジュールにマイクロプロセッサを配置し、各モジュール
を共通バスにより接続している。また、各モジュールお
よび共通バスを多重化することにより、高信頼化を図っ
ている。
は、計算機システムの主たる運用形態に適合した共通バ
スの利用方法が採用されている。たとえば、主としてオ
ンライン処理を行う計算機システムでは、応答性が重要
であるため、前記制御情報交信能力を重視した共通バス
の利用方法が採用されている。また、バッチ処理を行う
計算機システムでは、大量のデータを扱う場合が多いた
め、前記データ転送能力を重視した共通バスの利用方法
が採用されている。しかし、従来の記憶制御装置では、
共通バスの利用方法の動的変更については配慮されてい
ないため、計算機システムの運用形態が変化した場合に
は、バス利用効率が悪くなり、記憶制御装置を構成する
資源を有効利用することが出来なくなる問題点がある。
例えば、制御情報交信能力を重視した共通バスの利用方
法を採用した銀行のオンライン計算機システムでは、昼
間は現金自動預け払い機などによるオンライン処理比率
が高いためバス利用効率が良いが、夜間はクレジットの
引落しなどによるバッチ処理比率が高くなるためバス利
用効率が悪くなる。このため、記憶制御装置を構成する
資源を有効利用することが出来なくなる。そこで、本発
明の目的は、計算機システムの運用形態の変化に対応し
て、共通バスの利用方法を動的に制御するバス利用方法
およびそのバス利用方法を実施する記憶制御装置を提供
することにある。
は、中央処理装置と記憶装置の間に位置し、前記中央処
理装置と前記記憶装置の間のデータ転送を制御する記憶
制御装置において、前記記憶制御装置が有するプロセッ
サである、前記中央処理装置に接続されるチャネルアダ
プタと前記記憶装置に接続される記憶装置アダプタを含
む複数のモジュールを接続するバスの利用方法を切り換
えるバス利用方法であって、前記複数のモジュールのい
ずれかが、前記中央処理装置から前記記憶制御装置に発
行されるシーケンシャルアクセス要求に伴うデータ転送
量に基づいて、バス利用方法を決定し、決定したバス利
用方法を他のプロセッサに通知することを特徴とするバ
ス利用方法を提供する。
御するプロセッサである記憶装置アダプタと、前記記憶
装置に格納されているデータの一部を格納するキャッシ
ュメモリと、中央処理装置と前記キャッシュメモリの間
のデータ転送を制御するプロセッサであるチャネルアダ
プタと、前記記憶装置アダプタと前記チャネルアダプタ
の制御情報を格納する制御メモリと、前記記憶装置アダ
プタ、前記キャッシュメモリ、前記チャネルアダプタお
よび前記制御メモリが接続されるバスとを有する記憶制
御装置において、前記記憶装置に対するシーケンシャル
アクセスに伴うデータ転送量に基づいて、バス負荷特性
を予測するバス負荷特性予測部と、前記バス負荷特性予
測部により予測したバス負荷特性に基づいて、バスの利
用方法を決定する、バス利用方法決定部と、前記バス利
用方法決定部が決定したバス利用方法を前記バスに接続
されているプロセッサに通知するバス利用方法通知部を
具備し、前記バス利用方法決定部が決定したバス利用方
法に基づいて、前記記憶装置アダプタ、前記キャッシュ
メモリ、前記チャネルアダプタおよび前記制御メモリ間
で前記バスを介した制御情報交信とデータ転送が実行さ
れることを特徴とする記憶制御装置を提供する。
処理装置から記憶制御装置に発行されるシーケンシャル
アクセス要求に伴うデータ転送量に基づいて、バス利用
方法を決定し、決定したバス利用方法を他のプロセッサ
に通知する。例えば、シーケンシャルアクセスの比率が
高い場合は、データ転送能力を重視したバス利用方法に
変更する。シーケンシャルアクセスは、ファイルの先頭
のデータから順に読出し/書き込みを行うアクセスパタ
ーンであり、一般に、バッチ処理に用いられ、大量のデ
ータ転送が行われ、バス負荷としてはデータ転送の比率
が高い。そこで、データ転送能力を重視したバス利用方
法に変更すれば、バス利用効率の低下を防止できる。こ
れに対し、シーケンシャルアクセスの比率が低い、つま
り、ランダムアクセスの比率が高い場合は、制御情報交
信能力を重視したバス利用方法に変更する。ランダムア
クセスは、ファイルの任意の位置のデータを読出し/書
き込みするアクセスパターンであり、一般に、オンライ
ン処理に用いられ、データ転送量は少なく、バス負荷と
しては制御情報交信の比率が高い。そこで、制御情報交
信能力を重視したバス利用方法に変更すれば、バス利用
効率の低下を防止できる。従って、計算機システムの運
用形態が変化しても、記憶制御装置を構成する資源を有
効利用することが出来る。
置では、記憶装置に対するシーケンシャルアクセスに伴
うデータ転送量に基づいてバス負荷特性予測部によりバ
ス負荷特性を予測し、その予測したバス負荷特性に基づ
いてバス利用方法をバス利用方法決定部により決定し、
その決定したバス利用方法に基づいてバスを介して制御
情報交信とデータ転送とを実行する。例えば、シーケン
シャルアクセスに伴うデータ転送量が増加する傾向があ
れば、シーケンシャルアクセスの比率が高い負荷特性が
予測されるから、データ転送能力を重視したバス利用方
法が決定される。一方、シーケンシャルアクセスに伴う
データ転送量が減少する傾向があれば、ランダムアクセ
スの比率が高い負荷特性が予測されるから、制御情報交
信能力を重視したバス利用方法が決定される。従って、
上記第1の観点によるバス利用方法と同様にバス利用効
率の低下を防止でき、計算機システムの運用形態が変化
しても記憶制御装置を構成する資源を有効利用すること
が出来る。
する。なお、これにより本発明が限定されるものではな
い。
機システムの要部構成図である。この計算機システムS
1において、中央処理装置1は、記憶制御装置2を介し
て、1台以上の記憶装置3に接続されている。前記中央
処理装置1は、演算装置12と、主記憶装置16と、入
出力プロセッサ14とから構成されている。中央処理装
置1上では、オンライン処理やバッチ処理などの業務プ
ログラムが動作し、その業務プログラムが発行するデー
タの入出力要求は、入出力プロセッサ14から前記記憶
制御装置2に転送される。
24と、チャネルアダプタ21a,21bと、記憶装置
アダプタ22,22と、制御メモリ23と、バスa26
と、バスb27とから構成されている。前記キャッシュ
メモリ24は、記憶装置3に格納されているデータの一
部を格納する。前記チャネルアダプタ21a,21b
は、中央処理装置1と前記キャッシュメモリ24の間の
データ転送を制御する。このうち、チャネルアダプタ2
1aは、機能として、バスの負荷量を予測するバス負荷
特性予測部201と、バスの使用率を測定するバス使用
率測定部202と、バスの利用方法を決定するバス利用
方法決定部203と、バスにアクセスするバスアクセス
部204を備えている。また、チャネルアダプタ21b
は、機能として、バスにアクセスするバスアクセス部2
04を備えている。前記記憶装置アダプタ22,22
は、記憶装置3とキャッシュメモリ24の間のデータ転
送を制御する。前記制御メモリ23は、バス制御情報
や,記憶装置管理情報や,キャッシュ管理情報や,後述
するエクステント管理テーブル100などを記憶する。
前記バスa26およびバスb27は、2重化された共通
バスである。
である。チャネルアダプタ21aは、プロセッサ210
と、メモリ212と、アドレスデコーダ213と、チャ
ネルインタフェース回路211と、制御メモリアクセス
回路215と、データ転送制御回路216と、バスモニ
タ回路217と、内部バス214とから構成される。プ
ロセッサ210は、全体の作動を制御する。メモリ21
2は、プロセッサ210が実行するプログラム等を格納
する。アドレスデコーダ213は、プロセッサ210の
制御対象のアドレスをデコードする。チャネルインタフ
ェース回路211は、中央処理装置1に対するインタフ
ェースである。制御メモリアクセス回路215は、バス
a26またはバスb27を介して、制御メモリ23に対
してアクセスする。データ転送制御回路216は、DM
A回路を内蔵し、プロセッサ210の指示により、バス
a26またはバスb27を介して、中央処理装置1とキ
ャッシュメモリ24の間のデータ転送を制御する。バス
モニタ回路217は、バスa26およびバスb27の単
位時間あたりの使用率を測定する。チャネルアダプタ2
1bは、上記チャンネルアダプタ21aとほぼ同じ構成
である。
図である。記憶装置アダプタ22は、プロセッサ210
と、メモリ212と、アドレスデコーダ213と、記憶
装置インタフェース回路221と、制御メモリアクセス
回路215と、データ転送制御回路216と、内部バス
214とから構成される。このうち、プロセッサ210
と、メモリ212と、アドレスデコーダ213と、制御
メモリアクセス回路215と、内部バス214は、上記
チャネルアダプタ21aの構成要素と同じである。前記
記憶装置インタフェース回路221は、記憶装置3に対
するインタフェースである。
つのチャネルアダプタ21a,21bと、2つの記憶装
置アダプタ22,22とを備えているが、これらが3つ
以上あってもかまわない。
明する。中央処理装置1は、業務プログラムを実行し、
記憶装置3に対するデータの入出力を行う必要がある
と、チャネルプログラムを主記憶装置16に配置すると
共に、入出力起動命令を発行し、入出力プロセッサ14
を起動する。起動された入出力プロセッサ14は、主記
憶装置16上のチャネルプログラムを実行する。
流れ図である。処理401では、入出力プロセッサ14
は、入出力するデータの記憶装置3上の領域(エクステ
ント)を指定するDEF_EXTコマンドを実行する。
図5に示すように、DEF_EXTコマンドは、コマン
ドの内容を記述したCCW(チャネルコマンドワード)
501と、そのCCW501内の主記憶装置アドレスで
ポイントされた主記憶装置16上の領域に格納されたパ
ラメタ502とから構成されている。前記CCW501
は、コマンドコードと、フラグと、バイトカウントと、
主記憶装置アドレスとを有している。前記パラメタ50
2は、マスクバイトと、グローバル属性と、ブロック長
と、エクステント開始アドレスと、エクステント終了ア
ドレスとを有している。前記マスクバイトは、後続のC
CWにおいて指定可能なCCWの種類を指定する。前記
グローバル属性は、ディスクキャッシュの利用方法や,
当該入出力要求がシーケンシャルアクセスであるか否か
を指定する。前記ブロック長は、入出力対象のファイル
が等長レコードの場合に1つのレコードにおいて転送さ
れるデータのバイト数を指定する。DEF_EXTコマ
ンドが実行されると、コマンドコードとパラメタ502
とが記憶制御装置2に転送される。これに対し、記憶制
御装置2は、受領したコマンドコードとパラメタ502
に矛盾がなければ、当該DEF_EXTコマンドの正常
終了を応答する。
の正常終了の応答を受領した入出力プロセッサ14は、
LOCATEコマンドを実行する。図6に示すように、
LOCATEコマンドは、CCW601と、記憶制御装
置2において処理すべきレコードの位置付け情報(磁気
ヘッドを位置付けるための情報)やレコード数などを指
定するパラメタ602とから構成されている。前記CC
W601は、コマンドコードと、フラグと、バイトカウ
ントと、主記憶装置アドレスとを有している。前記パラ
メタ602は、操作バイトと、補助バイトと、レコード
カウントと、シークアドレスと、サーチパラメタと、セ
クタ番号と、転送長係数とを有している。LOCATE
コマンドが実行されると、コマンドコードと、パラメタ
602とが記憶制御装置2に転送される。これに対し、
記憶制御装置2は、受領したコマンドコードと、パラメ
タ602に矛盾がなければ、当該LOCATEコマンド
の正常終了を中央処理装置1に応答する。
正常終了の応答を受領した入出力プロセッサ14は、R
EAD/WRITEコマンド(READコマンドまたは
WRITEコマンド)を実行する。図7に示すように、
READ/WRITEコマンドは、CCW701と、そ
のCCW701内の主記憶装置アドレスでポイントされ
た主記憶装置16上のREAD/WRITEデータ領域
702とから構成されている。前記CCW701は、コ
マンドコードと、フラグと、バイトカウントと、主記憶
装置アドレスとを有している。前記READ/WRIT
Eデータ領域702は、READコマンドのときに記憶
制御装置2から転送されたデータを格納し、WRITE
コマンドのときに記憶制御装置2へ転送するデータを格
納する領域である。READコマンドが実行されると、
コマンドコードが記憶制御装置2に転送される。これに
対し、記憶制御装置2は、前記LOCATEコマンドに
より指定されたレコードのデータを入出力プロセッサ1
4に転送する。入出力プロセッサ14は、記憶制御装置
2から転送されたデータを前記READ/WRITEデ
ータ領域702に格納する。WRITEコマンドが実行
されると、コマンドコードと、前記READ/WRIT
Eデータ領域702に記憶されているデータとが記憶制
御装置2に転送される。これに対し、記憶制御装置2
は、前記LOCATEコマンドにより指定されたレコー
ドの領域に当該データを書き込む。
DEF_EXTコマンドと、LOCATEコマンドと、
READ/WRITEコマンドとにより、入出力要求を
処理する。これらコマンドの一連のCCWを、コマンド
チェインと呼ぶ。
記憶制御装置2のチャネルアダプタ21a(または21
b)は、中央処理装置1の入出力プロセッサ14からコ
マンドチェインを受領すると、制御メモリ23の記憶装
置管理情報を参照し、入出力の対象の記憶装置3が“使
用中”であるか否かを判定する。当該記憶装置3が“使
用中”でなければ、記憶装置管理情報に“使用中”を設
定し、記憶装置3の使用権を得る。なお、記憶装置3の
使用権には、チャネルアダプタ21a(または21b)
に対するものと、記憶装置アダプタ22,22に対する
ものがあり、前者を論理記憶装置使用権と呼び、後者を
物理記憶装置使用権と呼ぶ。当該記憶装置3が“使用
中”ならば、当該記憶装置3が“使用中”であって入出
力要求の実行ができないことを中央処理装置1の入出力
プロセッサ14に応答する。
は、論理記憶装置使用権を得ると、制御メモリ23に格
納されているキャッシュ管理情報を参照して、LOCA
TEコマンドにより指定されたレコードがキャッシュメ
モリ24に存在するか否かを判定する。当該レコードが
キャッシュメモリ24に存在しなければ、記憶装置アダ
プタ22に対して、制御メモリ23を介して、当該レコ
ードをキャッシュメモリ24に格納するように依頼し、
当該コマンドチェインに対する処理を中断する。また、
チャネルアダプタ21a(または21b)のいずれにお
いても当該コマンドチェインに対する処理を再開可能と
するため、当該コマンドチェインに対する処理を再開す
るための情報を制御メモリ23に格納する。
タ21からの依頼を制御メモリ23から読み出すと、制
御メモリ23の記憶装置管理情報をアクセスして、記憶
装置3に対する物理記憶装置使用権を得る。その後、制
御メモリ23のキャッシュ管理情報をアクセスし、記憶
装置3から読み出したレコードを格納するための領域を
キャッシュメモリ24に確保する。そして、記憶装置3
に対してレコードの読出要求を発行する。記憶装置3
は、前記レコードの読出要求に応じて当該レコードを読
み出し、記憶制御装置2の記憶装置アダプタ22へ転送
する。記憶装置アダプタ22は、転送されてきたレコー
ドを、キャッシュメモリ24に格納する。そして、チャ
ネルアダプタ21a(または21b)に対して、制御メ
モリ23を介して、入出力対象のレコードのキャッシュ
メモリ24への読出し終了報告を行う。チャネルアダプ
タ21b(または21a)は、前記読出し終了報告を制
御メモリ23から読み出すと、コマンドチェインに対す
る処理を再開するための情報を制御メモリ23から読み
出し、処理を再開する。そして、キャッシュメモリ24
に格納されているレコードを中央処理装置1に転送す
る。
ダプタ21a(または21b)および記憶装置アダプタ
22,22と制御メモリ23およびキャッシュメモリ2
4の間の制御情報の転送やデータの転送は、バスa26
またはバスb27を介して行われる。これらバスa26
またはバスb27の使用態様は、バス制御機能により、
入出力要求の状況変化に対応して動的に制御される。こ
のバス制御機能について次に説明する。バス制御機能
は、チャネルアダプタ21aで動作するバス負荷特性予
測部201,バス使用率測定部202,バス利用方法決
定部203,バスアクセス部204,チャネルアダプタ
21bと、記憶装置アダプタ22で動作するバスアクセ
ス部204とにより実現する。
れるバス制御機能の処理の流れ図である。このバス制御
機能は、一定時間間隔で起動される。処理801では、
バス使用率測定部202によりバスa26およびバスb
27のそれぞれの使用率を求める。すなわち、チャネル
アダプタ21aのバスモニタ回路217は、図9に示す
ように、クロックの立上がりエッジでバスa26および
バスb27のそれぞれのバスビジー信号をモニタし、も
しビジーならバスa26およびバスb27のそれぞれに
対応する内蔵カウンタを〈+1〉している。そして、処
理801の実行時に各内蔵カウンタの値を読み出し、そ
のカウンタ値を前記一定時間間隔中のクロック数で割
る。これがバスa26およびバスb27のそれぞれの使
用率である。なお、内蔵カウンタの値を読み出した後、
内蔵カウンタの値をクリアする。図9の例では一定時間
間隔中のクロック数が“10”で、読み出した内蔵カウ
ンタの値が“5”なので、バスの使用率は50%とな
る。
1により、バス負荷特性予測指標として、シーケンシャ
ルアクセス残量を計算する。シーケンシャルアクセス残
量をバス負荷特性予測指標とする理由は次の通りであ
る。記憶装置3へのアクセスパターンには、シーケンシ
ャルアクセスとランダムアクセスがある。シーケンシャ
ルアクセスは、ファイルの先頭のデータから順に読出し
/書き込みを行うアクセスパターンであり、一般に、バ
ッチ処理に用いられ、大量のデータ転送が行われ、バス
負荷としてはデータ転送の比率が高い。これに対し、ラ
ンダムアクセスは、ファイルの任意の位置のデータを読
出し/書き込みするアクセスパターンであり、一般に、
オンライン処理に用いられ、データ転送量は少なく、バ
ス負荷としては制御情報交信の比率が高い。したがっ
て、シーケンシャルアクセス残量が多ければデータ転送
の比率が高いと予測でき、シーケンシャルアクセス残量
が少なければ制御情報交信の比率が高いと予測すること
が出来る。
リ23に格納されているエクステント管理テーブルを参
照して求める。図10は、エクステント管理テーブルの
構造図である。このエクステント管理テーブル100
は、記憶装置3ごとに設けられており、中央処理装置1
から発行されたコマンドチェインにより入出力対象とな
ったファイルのエクステントに対応したエントリを持
つ。各エントリは、次に示すフィールドから構成されて
いる。 ・エクステント開始アドレス1001…入出力対象ファ
イルのエクステントの開始アドレスを示す。 ・エクステント終了アドレス1002…入出力対象ファ
イルのエクステントの終了アドレスを示す。 ・ブロック長1003…入出力対象ファイルのレコード
内のデータの長さを示す。 ・入出力処理終了アドレス1004…最後に中央処理装
置1から発行されたコマンドチェインによりアクセスさ
れたレコードの次のレコードのアドレスを示す。 ・入出力処理終了時刻1005…最後に中央処理装置1
から発行されたコマンドチェインの処理の終了時刻を示
す。 ・データ転送残量1006…図11に示すように、中央
処理装置1から最後に当該エクステントに対し発行され
たコマンドチェインにおいて処理対象となったレコード
の次のレコードからエクステント終了アドレスのレコー
ドまでのデータ量である。
0への情報格納処理の流れ図を示す。この情報格納処理
は、中央処理装置1から発行されたコマンドチェインの
処理終了時に起動される。処理1201では、当該コマ
ンドチェインによる記憶装置3への入出力処理はシーケ
ンシャルアクセスであるか否か判定する。シーケンシャ
ルアクセスであれば処理1202に進み、シーケンシャ
ルアクセスでなければ情報格納処理を終了する。この判
定は、コマンドチェインの先頭で指定されるDEF_E
XTコマンドのパラメタ502のグローバル属性に設定
されているシーケンシャルアクセスフラグを参照して行
なう。なお、パラメタ502は、当該コマンド受領時に
制御メモリ23に格納されている。処理1202では、
当該入出力処理においてエクステントの終了を示すEO
F(エンド オブ ファイル)を検出したか否か判定す
る。EOFを検出していなければ処理1203に進み、
EOFを検出したら処理1208に進む。
する。具体的には、図11に示すように、中央処理装置
1から最後に当該エクステントに対して発行されたLO
CATEコマンドにより指定された位置付けアドレスの
レコードの直後のレコードからエクステント終了アドレ
スのレコードまでのデータ量を計算する。処理1204
では、データ転送量が少ないシーケンシャルアクセスの
入出力処理であればバスに対する負荷はランダムアクセ
スと等価と見なせるため、データ転送残量≦規定値(例
えば、16KB)か否かの判定を行う。そして、データ
転送残量≦規定値でなければ、処理1205に進む。デ
ータ転送残量≦規定値ならば、処理1208に進む。
応するエントリがエクステント管理テーブル100に登
録済みであるか否か判定する。登録済みでなければ処理
1206に進み、登録済みであれば処理1207に進
む。処理1206では、エクステント管理テーブル10
0に、当該エクステント用のエントリを確保する。そし
て、当該エントリのエクステント開始アドレス1001
とエクステント終了アドレス1002とブロック長10
0の3つのフィールドに、制御メモリ23に格納したD
EF_EXTコマンドのパラメタ502から値を代入す
る。処理1207では、当該エントリの入出力処理終了
時刻1005と、データ転送残量1006のフィールド
に値を設定し、情報格納処理を終了する。
応するエントリがエクステント管理テーブル100に存
在するか否か判定する。エントリが存在すれば処理12
09に進み、エントリが存在しなければ情報格納処理を
終了する。処理1209では、当該エントリを削除し、
エクステンド管理テーブル100への情報格納処理を終
了する。
テント管理テーブル100を参照し、すべてのエントリ
のデータ転送残量1006を合計した値をシーケンシャ
ルアクセス残量とする。但し、エクステント管理テーブ
ル100のエントリの入出力終了時刻1005を参照
し、一定時間(例えば、10秒)以上アクセスされない
エクステントは除外する。なお、一定時間以上アクセス
されていないエクステントに対応するエントリをこの時
点で削除しても良い。
とバスb27の使用率が不均衡であるか否か判定する。
例えば、いずれかのバスの使用率が70%以上であり、
他方のバスの使用率が30%未満なら、バスa26とバ
スb27の使用率が不均衡であると判定する。使用率が
不均衡であれば、処理804に進む。不均衡でなけれ
ば、現在のバス利用方法で支障ないと判断されるので、
処理を終了する。
3は、バス利用方法決定処理を実行し、前記処理801
において求めたバスa26およびバスb27の使用率
と、前記処理802において求めたシーケンシャルアク
セス残量とから、バスa26およびバスb27の利用方
法を決定する。図13に示すように、バスa26および
バスb27の利用方法には、次の3つのバスモードがあ
る。 ・通常モード…システム立ち上げ時のバスモードであ
り、バスa26を制御情報交信用(すなわち、制御メモ
リ23をアクセスするための専用のバス)とし、バスb
27をデータ転送用(すなわち、キャッシュメモリ24
をアクセスするための専用のバス)とする。 ・シーケンシャルアクセスモード…中央処理装置1から
発行される入出力要求がシーケンシャルアクセスの比率
が高い場合のバスモードであり、バスa26を制御情報
交信およびデータ転送用とし、バスb27をデータ転送
用とする。 ・ランダムモード…中央処理装置1から発行される入出
力要求がランダムアクセスの比率が高い場合のバスモー
ドであり、バスa26を制御情報交信用とし、バスb2
7を制御情報交信用およびデータ転送用とする。
を示す。処理1301では、バスa26の使用率とバス
b27の使用率のいずれの使用率が他方より高いかを判
定する。バスb27の使用率がバスa26の使用率より
も高ければ、処理1302に進む。バスa26の使用率
がバスb27の使用率よりも高ければ、処理1307に
進む。処理1302では、シーケンシャルアクセス残量
が増加傾向にあるか否か判定する。これは、過去に起動
されたバス管理機能の処理で計算したシーケンシャルア
クセス残量を制御メモリ23から読み出し、そのシーケ
ンシャルアクセス残量と、今回計算したシーケンシャル
アクセス残量とを比較することにより判定する。シーケ
ンシャルアクセス残量が増加傾向にあれば、処理130
3に進む。シーケンシャルアクセス残量が増加傾向にな
ければ、データ転送能力を現在以上に増やす必要はない
から、バス利用方法決定処理を終了する。処理1303
では、現在のバスモードが通常モードであるか否か判定
する。通常モードであれば処理1304に進み、通常モ
ードでなければ処理1305に進む。処理1304で
は、バスモードとしてシーケンシャルモードを選択す
る。すなわち、バスa26にもデータ転送を分担させる
こととし、現在よりもデータ転送能力を強化したバス利
用方法とする。処理1305では、現在のバスモードが
ランダムモードであるか否か判定する。ランダムモード
であれば、処理1310に進む。ランダムモードでなけ
れば、シーケンシャルモードであり、現在以上にデータ
転送能力を強化できるバスモードはないから、バス利用
方法決定処理を終了する。処理1306では、バスモー
ドとして通常モードを選択する。すなわち、バスb27
を制御情報交信用およびデータ転送用からデータ転送用
に専用化することとし、現在よりもデータ転送能力を強
化したバス利用方法とする。
ス残量が減少傾向にあるか否か判定する。シーケンシャ
ルアクセス残量が減少傾向にあれば、処理1307に進
む。シーケンシャルアクセス残量が減少傾向になけれ
ば、制御情報交信能力を現在以上に増やす必要はないか
ら、バス利用方法決定処理を終了する。処理1308で
は、現在のバスモードが通常モードであるか否か判定す
る。通常モードであれば処理1309に進み、通常モー
ドでなければ処理1310に進む。処理1309では、
バスモードとしてランダムモードを選択する。すなわ
ち、バスb27にも制御情報交信を分担させることと
し、現在よりも制御情報交信能力を強化したバス利用方
法とする。処理1310では、現在のバスモードがシー
ケンシャルモードであるか否か判定する。シーケンシャ
ルモードであれば、処理1311に進む。シーケンシャ
ルモードでなければ、ランダムモードであり、現在以上
に制御情報交信能力を強化できるバスモードはないか
ら、バス利用方法決定処理を終了する。処理1311で
は、バスモードとして通常モードを選択する。すなわ
ち、バスa26を制御情報交信用およびデータ転送用か
ら制御情報交信用に専用化することとし、現在よりも制
御情報交信能力を強化したバス利用方法とする。
ダプタ21aは、前記処理804で決定したバス利用方
法を、記憶制御装置2内の全てのチャネルアダプタ21
bおよび記憶装置アダプタ22,22に通知する。各ア
ダプタ上で動作するバスアクセス部204は、通知され
たバス利用方法に基づき、制御メモリアクセス回路21
5およびデータ転送制御回路216のそれぞれに対し、
利用するバスを設定する。これにより、制御メモリアク
セス回路215は、バスモードがシーケンシャルモード
と通常モードの場合はバスa26のみを制御情報交信に
利用し、ランダムモードの場合はバスa26およびバス
b27を制御情報交信に利用する。一方、データ転送回
路212は、バスモードがランダムモードと通常モード
の場合はバスb27のみをデータ転送に利用し、シーケ
ンシャルモードの場合はバスb27およびバスa26を
データ転送に利用する。
る。 通常モードのときに、バスa26の使用率よりバスb
27の使用率が著しく高く且つシーケンシャルアクセス
残量が増加傾向にあるなら、シーケンシャルモードに移
行する。また、バスb27に障害が発生すれば、シーケ
ンシャルモードに移行する。また、通常モードのとき
に、バスa26の使用率がバスb27の使用率より著し
く高く且つシーケンシャルアクセス残量が減少傾向にあ
るなら、ランダムモードに移行する。また、バスa26
に障害が発生すれば、ランダムモードに移行する。 シーケンシャルモードのときに、バスa26の使用率
がバスb27の使用率より著しく高く且つシーケンシャ
ルアクセス残量が減少傾向にあるなら、通常モードに移
行する。また、バスa26に障害が発生すれば、ランダ
ムモードに移行する。 ランダムモードのときに、バスa26の使用率よりバ
スb27の使用率が著しく高く且つシーケンシャルアク
セス残量が増加傾向にあるなら、通常モードに移行す
る。また、バスb27に障害が発生すれば、シーケンシ
ャルモードに移行する。上記のようにバスモードの状態
遷移を制御すれば、計算機システムS1の運用形態の変
化に対応して、共通バス26,27の利用方法が動的に
制御されるようになる。また、いずれかのバスにおいて
障害が発生しても、記憶制御装置2の運転を継続できる
ように、共通バス26,27の利用方法が動的に制御さ
れるようになる。
ば、中央処理装置1から発行される入出力要求の特性の
変化に応じて、バス利用方法を変化させることが出来
る。すなわち、シーケンシャルアクセス比率が高い入出
力負荷環境においてはデータ転送を重視したバス利用方
法とし、ランダムアクセス比率が高い入出力負荷環境に
おいては制御情報交信を重視したバス利用方法とするこ
とが出来る。従って、例えば銀行オンラインシステムに
適用すると、昼間は現金自動預け払い機などによるオン
ライン処理比率が高いので制御情報交信を重視したバス
利用方法となり、夜間はクレジットの引落しなどによる
バッチ処理比率が高くなるのでデータ転送を重視したバ
ス利用方法となり、常に最適のバス利用方法で共通バス
を利用できるようになる。
2は、2つのチャネルアダプタ21a,21bと、2つ
の記憶装置アダプタ22,22とを具備するものとした
が、チャネルアダプタおよび記憶装置アダプタの個数は
任意である。
算機システムS2の要部構成図である。この計算機シス
テムS2は、第1実施例の計算機システムS1とは、記
憶制御装置2aの共通バスの構成およびバスモードが異
なっている。まず、共通バスの構成は、バスa26,バ
スb27,バスc28の3つからなる。前記バスa26
には、チャネルアダプタ521a,521bと、記憶装
置アダプタ522,522と、制御メモリ23とが接続
されている。また、前記バスb27には、チャネルアダ
プタ521a,521bと、記憶装置アダプタ522,
522と、キャッシュメモリ24とが接続されている。
さらに、前記バスc28には、チャネルアダプタ521
a,521bと、記憶装置アダプタ522,522と、
制御メモリ23と、キャッシュメモリ24とが接続され
ている。次に、共通バスのバスモードは、シーケンシャ
ルモードおよびランダムモードの2つのバスモードから
なる。図17に示すように、シーケンシャルモードで
は、バスa26は制御情報交信用に使用され、バスb2
7およびバスc28はデータ転送用に使用される。一
方、ランダムモードでは、バスa26およびバスc28
は制御情報交信用に使用され、バスb27はデータ転送
用に使用される。
部構成図である。このチャネルアダプタ521aが第1
実施例のチャネルアダプタ21aと異なる点は、制御メ
モリアクセス回路215とデータ転送制御回路216と
バスモニタ回路217のバスへの接続方式にある。すな
わち、制御メモリアクセス回路215は、バスa26お
よびバスc28のみに接続している。データ転送制御回
路216は、バスb27およびバスc28のみに接続し
ている。バスモニタ回路217は、バスa26とバスb
27のみに接続している。
構成図である。この記憶装置アダプタ522が第1実施
例の記憶装置アダプタ22と異なる点は、制御メモリア
クセス回路215とデータ転送回路216のバスの接続
方式にある。すなわち、制御メモリアクセス回路215
は、バスa26およびバスc28のみに接続している。
データ転送制御回路216は、バスb27およびバスc
28のみに接続している。
明する。中央処理装置1の入出力プロセッサ14でチャ
ネルプログラムを実行したときの処理手順は、第1実施
例における図4の流れ図と同様である。記憶制御装置2
aのチャネルアダプタ521aによるバス管理機能の処
理手順は、第1実施例における図8の流れ図の処理80
4が図20のバス利用方法決定処理804aに代る以外
は図8の流れ図と同様である。図20の処理1801で
は、バスa26の使用率とバスb27の使用率のいずれ
の使用率が他方より高いかを判定する。バスb27の使
用率がバスa26の使用率よりも高ければ、処理180
2に進む。バスa26の使用率がバスb27の使用率よ
りも高ければ、処理1805に進む。処理1802で
は、シーケンシャルアクセス残量が増加傾向にあるか否
か判定する。シーケンシャルアクセス残量が増加傾向に
あれば、処理1803に進む。シーケンシャルアクセス
残量が増加傾向になければ、データ転送能力を現在以上
に増やす必要はないから、バス利用方法決定処理を終了
する。処理1803では、現在のバスモードがランダム
モードであるか否か判定する。ランダムモードであれ
ば、処理1804に進む。ランダムモードでなければ、
シーケンシャルモードであり、現在以上にデータ転送能
力を強化できるバスモードはないから、バス利用方法決
定処理を終了する。処理1804では、バスモードとし
てシーケンシャルモードを選択する。すなわち、バスc
28をデータ転送用とし、現在よりもデータ転送能力を
強化したバス利用方法とする。
ス残量が減少傾向にあるか否か判定する。シーケンシャ
ルアクセス残量が減少傾向にあれば、処理1806に進
む。シーケンシャルアクセス残量が減少傾向になけれ
ば、制御情報交信能力を現在以上に増やす必要はないか
ら、バス利用方法決定処理を終了する。処理1806で
は、現在のバスモードがシーケンシャルモードであるか
否か判定する。シーケンシャルモードであれば、処理1
807に進む。シーケンシャルモードでなければ、ラン
ダムモードであり、現在以上に制御情報交信能力を強化
できるバスモードはないから、バス利用方法決定処理を
終了する。処理1807では、バスモードとしてランダ
ムモードを選択する。すなわち、バスc28を制御情報
交信用とし、現在よりも制御情報交信能力を強化したバ
ス利用方法とする。
04は、決定されたバス利用方法に基づき、制御メモリ
アクセス回路215およびデータ転送制御回路216の
それぞれに対し、利用するバスを設定する。これによ
り、制御メモリアクセス回路215は、バスモードがシ
ーケンシャルモードの場合はバスa26のみを制御情報
交信に利用し、ランダムモードの場合はバスa26およ
びバスc28を制御情報交信に利用する。一方、データ
転送回路212は、バスモードがランダムモードの場合
はバスb27のみをデータ転送に利用し、シーケンシャ
ルモードの場合はバスb27およびバスc28をデータ
転送に利用する。
1に示す4つのバスモードに移行すれば、いずれかのバ
スにおいて障害が発生しても、記憶制御装置2aの運転
を継続できる。 ・バスa26に障害が発生した場合は、バスb27をデ
ータ転送用とし、バスc28を制御情報交信用とする。 ・バスb27に障害が発生した場合は、バスa26を制
御情報交信用とし、バスc28をデータ転送用とする。 ・バスc28に障害が発生した場合は、バスa26を制
御情報交信用とし、バスb27をデータ転送用とする。 ・バスa26およびバスb27に障害が発生した場合
は、バスc28を制御情報交信用およびデータ転送用と
する。
ば、第1実施例の記憶制御装置2と同様に、中央処理装
置1から発行される入出力要求の特性の変化に応じて、
バス利用方法を変化させることが出来る。また、2以上
のバスで同時に障害が発生しない限り、データ転送用の
バスと制御情報交信用のバスとを独立化できる利点もあ
る。
置によれば、バス負荷特性に応じてバス利用方法をデー
タ転送重視型または制御情報交信重視型に自動チューニ
ングすることが出来る。このため、計算機システムの運
用形態が変化しても、記憶制御装置を構成する資源を有
効利用することが出来る。
置によれば、バス負荷特性に応じてバス利用方法をデー
タ転送重視型または制御情報交信重視型に自動チューニ
ングすることが出来る。このため、計算機システムの運
用形態が変化しても、記憶制御装置を構成する資源を有
効利用することが出来る。
機システムの要部構成図である。
したときの流れ図である。
ある。
る。
明図である。
理の流れ図である。
理の説明図である。
る。
の流れ図である。
算機システムの要部構成図である。
る。
る。
プタ 22,522 記憶装置アダプタ 23 制御メモリ 24 キャッシュメモリ 26 バスa 27 バスb 28 バスc 100 エクステント管理テーブル 201 バス負荷特性予測部 202 バス利用率測定部 203 バス利用方法決定部 204 バスアクセス部 210 プロセッサ 211 チャネルインタフェース回路 212 メモリ 213 アドレスデコーダ 214 内部バス 215 制御メモリアクセス回路 216 データ転送制御回路 217 バスモニタ回路 221 記憶装置インタフェース回路
Claims (16)
- 【請求項1】中央処理装置と記憶装置の間に位置し、前
記中央処理装置と前記記憶装置の間のデータ転送を制御
する記憶制御装置において、 前記記憶制御装置が有するプロセッサである、前記中央
処理装置に接続されるチャネルアダプタと前記記憶装置
に接続される記憶装置アダプタを含む複数のモジュール
を接続するバスの利用方法を切り換えるバス利用方法で
あって、 前記複数のモジュールのいずれかが、前記中央処理装置
から前記記憶制御装置に発行されるシーケンシャルアク
セス要求に伴うデータ転送量に基づいて、バス利用方法
を決定し、決定したバス利用方法を他のプロセッサに通
知することを特徴とするバス利用方法。 - 【請求項2】請求項1記載のバス利用方法において、 前記記憶制御装置は、複数のバスを有し、 前記複数のモジュールのいずれかは、前記複数のバスの
それぞれのバスの使用率が前記複数のバス間で不均衡で
あるか否かに基づいて、バスの利用方法を決定すること
を特徴とするバス利用方法。 - 【請求項3】請求項1または請求項2記載のバス利用方
法において、 前記記憶制御装置は、前記記憶装置へのシーケンシャル
アクセスの残量を検出するシーケンシャルアクセス残量
検出部を具備し、 前記複数のモジュールのいずれかは、前記シーケンシャ
ルアクセス残量検出部が検出したシーケンシャルアクセ
スの残量の増減に基づいて、バスの利用方法を決定する
ことを特徴とするバス利用方法。 - 【請求項4】請求項1から請求項3いずれかに記載のバ
ス利用方法において、 一定時間ごとにバス利用方法が決定されることを特徴と
するバス利用方法。 - 【請求項5】請求項1から請求項4いずれかに記載のバ
ス利用方法において、 前記複数のモジュールには複数のチャネルアダプタが含
まれることを特徴とするバス利用方法。 - 【請求項6】請求項1から請求項5のいずれかに記載の
バス利用方法において、 前記複数のモジュールには複数の記憶装置アダプタが含
まれることを特徴とするバス利用方法。 - 【請求項7】請求項1記載のバス利用方法において、 前記記憶制御装置は、複数のバスを有し、 各バスは制御情報交信用かデータ転送用のいずれかの方
法で使用され、 前記複数のモジュールのいずれかが、前記複数のバス各
々について、各バスを制御情報交信用かデータ転送用の
いずれの方法で使用するかを決定することを特徴とする
バス利用方法。 - 【請求項8】請求項1記載のバス利用方法において、 前記記憶制御装置は、複数のバスを有し、 各バスは制御情報交信用かデータ転送用か制御情報交信
およびデータ転送用のいずれかの方法で使用され、 前記複数のモジュールのいずれかが、前記複数のバス各
々について、各バスを制御情報交信用かデータ転送用か
制御情報交信およびデータ転送用のいずれの方法で使用
するかを決定することを特徴とするバス利用方法。 - 【請求項9】記憶装置を制御するプロセッサである記憶
装置アダプタと、 前記記憶装置に格納されているデータの一部を格納する
キャッシュメモリと、 中央処理装置と前記キャッシュメモリの間のデータ転送
を制御するプロセッサであるチャネルアダプタと、 前記記憶装置アダプタと前記チャネルアダプタの制御情
報を格納する制御メモリと、 前記記憶装置アダプタ、前記キャッシュメモリ、前記チ
ャネルアダプタおよび 前記制御メモリが接続されるバス
とを有する記憶制御装置において、 前記記憶装置に対するシーケンシャルアクセスに伴うデ
ータ転送量に基づいて、バス負荷特性を予測するバス負
荷特性予測部と、 前記バス負荷特性予測部により予測したバス負荷特性に
基づいて、バスの利用方法を決定する、バス利用方法決
定部と、 前記バス利用方法決定部が決定したバス利用方法を前記
バスに接続されているプロセッサに通知するバス利用方
法通知部を具備し、 前記バス利用方法決定部が決定したバス利用方法に基づ
いて、前記記憶装置アダプタ、前記キャッシュメモリ、
前記チャネルアダプタおよび前記制御メモリ間で前記バ
スを介した制御情報交信とデータ転送が実行されること
を特徴とする記憶制御装置。 - 【請求項10】請求項9に記載の記憶制御装置におい
て、 前記記憶制御装置は複数のバスと、 前記複数のバスのそれぞれの使用率を測定するバス使用
率測定部を具備し、 前記バス利用方法決定部は、前記バス使用率測定部によ
り測定された使用率が前記複数のバス間で不均衡である
時を契機としてバス利用方法を決定することを特徴とす
る記憶制御装置。 - 【請求項11】請求項9または請求項10に記載の記憶
制御装置において、 前記バス負荷特性予測部は、前記記憶装置へのシーケン
シャルアクセスの残量を検出するシーケンシャルアクセ
ス残量検出部を具備し、 前記バス利用方法決定部は、前記シーケンシャルアクセ
ス残量検出部が検出したシーケンシャルアクセスの残量
の増減に基づいてバス利用方法を決定することを特徴と
する記憶制御装置。 - 【請求項12】請求項9から請求項11いずれかに記載
の記憶制御装置において、 一定時間ごとにバス利用方法を決定することを特徴とす
る記憶制御装置。 - 【請求項13】請求項9から請求項12いずれかに記載
の記憶制御装置において、 前記記憶制御装置は、複数のチャネルアダプタを有する
ことを特徴とする記憶制御装置。 - 【請求項14】請求項9から請求項13いずれかに記載
の記憶制御装置において、 前記記憶制御装置は、複数の記憶装置アダプタを有する
ことを特徴とする記憶制御装置。 - 【請求項15】請求項9記載の記憶制御装置において、 前記記憶制御装置は、複数のバスを有し、 各バスは制御情報交信用かデータ転送用のいずれかの方
法で使用され、 前記バス利用方法決定部は、前記複数のバス各々につい
て、各バスを制御情報交信用かデータ転送用のいずれの
方法で使用するかを決定することを特徴とする記憶制御
装置。 - 【請求項16】請求項9記載の記憶制御装置において、 前記記憶制御装置は、複数のバスを有し、 各バスは制御情報交信用かデータ転送用か制御情報交信
およびデータ転送用のうちいずれかの方法で使用され、 前記バス利用方法決定部は、前記複数のバス各々につい
て、各バスを制御情報交信用かデータ転送用か制御情報
交信およびデータ転送用のうちいずれの方法で使用する
かを決定することを特徴とする記憶制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01525594A JP3528094B2 (ja) | 1994-02-09 | 1994-02-09 | バス利用方法および記憶制御装置 |
| US08/381,560 US5640600A (en) | 1994-02-09 | 1995-01-31 | Storage controller and bus control method for use therewith |
| EP95101369A EP0671691B1 (en) | 1994-02-09 | 1995-02-01 | Storage controller and bus control method for use therewith |
| DE69535187T DE69535187T2 (de) | 1994-02-09 | 1995-02-01 | Speichersteuergerät und Bussteuerungsverfahren dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01525594A JP3528094B2 (ja) | 1994-02-09 | 1994-02-09 | バス利用方法および記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07225737A JPH07225737A (ja) | 1995-08-22 |
| JP3528094B2 true JP3528094B2 (ja) | 2004-05-17 |
Family
ID=11883755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01525594A Expired - Lifetime JP3528094B2 (ja) | 1994-02-09 | 1994-02-09 | バス利用方法および記憶制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5640600A (ja) |
| EP (1) | EP0671691B1 (ja) |
| JP (1) | JP3528094B2 (ja) |
| DE (1) | DE69535187T2 (ja) |
Families Citing this family (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787265A (en) * | 1995-09-28 | 1998-07-28 | Emc Corporation | Bus arbitration system having a pair of logic networks to control data transfer between a memory and a pair of buses |
| KR0176637B1 (ko) * | 1995-12-30 | 1999-04-15 | 김광호 | 디스크 콘트롤러의 프로그래머블 콘트롤 시퀀서와 그의 맵 할당방법 |
| KR0159435B1 (ko) * | 1995-12-30 | 1998-12-15 | 김광호 | 디스크 콘트롤러의 프로그래머블 콘트롤 시퀀서와 그의 맵 할당방법 |
| US5778194A (en) * | 1996-04-08 | 1998-07-07 | Symbios, Inc. | Method and apparatus for measuring performance of a computer bus |
| US5911055A (en) * | 1996-06-05 | 1999-06-08 | Compaq Computer Corporation | Using subordinate bus devices that are connected to a common bus |
| US5819053A (en) * | 1996-06-05 | 1998-10-06 | Compaq Computer Corporation | Computer system bus performance monitoring |
| US6021480A (en) * | 1996-06-05 | 2000-02-01 | Compaq Computer Corporation | Aligning a memory read request with a cache line boundary when the request is for data beginning at a location in the middle of the cache line |
| US5903906A (en) * | 1996-06-05 | 1999-05-11 | Compaq Computer Corporation | Receiving a write request that allows less than one cache line of data to be written and issuing a subsequent write request that requires at least one cache line of data to be written |
| US6055619A (en) * | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
| US6061806A (en) * | 1997-05-12 | 2000-05-09 | Lsi Logic Corporation | Method and apparatus for maintaining automatic termination of a bus in the event of a host failure |
| US6029216A (en) * | 1997-06-27 | 2000-02-22 | Lsi Logic Corporation | Auto-termination method and apparatus for use with either active high or active low terminators |
| US6092131A (en) * | 1997-07-28 | 2000-07-18 | Lsi Logic Corporation | Method and apparatus for terminating a bus at a device interface |
| US6073197A (en) * | 1997-08-21 | 2000-06-06 | Advanced Micro Devices Inc. | Apparatus for and method of communicating data among devices interconnected on a bus by using a signalling channel to set up communications |
| US6182112B1 (en) * | 1998-06-12 | 2001-01-30 | Unisys Corporation | Method of and apparatus for bandwidth control of transfers via a bi-directional interface |
| JP4252139B2 (ja) | 1998-12-16 | 2009-04-08 | 株式会社日立製作所 | 記憶装置システム |
| US6397295B1 (en) | 1999-01-04 | 2002-05-28 | Emc Corporation | Cache mechanism for shared resources in a multibus data processing system |
| US6963940B1 (en) * | 2000-03-30 | 2005-11-08 | International Business Machines Corporation | Measuring utilization of individual components of channels |
| US6715011B1 (en) | 2000-05-31 | 2004-03-30 | International Business Machines Corporation | PCI/PCI-X bus bridge with performance monitor |
| US6587905B1 (en) * | 2000-06-29 | 2003-07-01 | International Business Machines Corporation | Dynamic data bus allocation |
| JP2002024156A (ja) * | 2000-07-04 | 2002-01-25 | Mitsubishi Electric Corp | Dmaコントローラおよびその転送方法 |
| US6952746B2 (en) * | 2001-06-14 | 2005-10-04 | International Business Machines Corporation | Method and system for system performance optimization via heuristically optimized buses |
| US6931524B2 (en) * | 2001-08-29 | 2005-08-16 | Koninklijke Philips Electronics N.V. | System for bus monitoring using a reconfigurable bus monitor which is adapted to report back to CPU in response to detecting certain selected events |
| TWI282513B (en) * | 2002-06-12 | 2007-06-11 | Mediatek Inc | A pre-fetch device of instruction for an embedded system |
| JP4115204B2 (ja) | 2002-08-21 | 2008-07-09 | 株式会社日立製作所 | 情報処理システム |
| DE60314347T2 (de) * | 2002-09-30 | 2007-09-27 | Matsushita Electric Industrial Co., Ltd., Kadoma | Betriebsmittelverwaltungsgerät |
| JP2005115603A (ja) | 2003-10-07 | 2005-04-28 | Hitachi Ltd | 記憶デバイス制御装置及びその制御方法 |
| JP4391200B2 (ja) | 2003-11-05 | 2009-12-24 | 株式会社日立製作所 | ディスクアレイ装置及びディスクアレイ装置の制御方法 |
| JP4508608B2 (ja) * | 2003-11-13 | 2010-07-21 | 株式会社日立製作所 | 統合キャッシュを備えた記憶装置アダプタ |
| JP2005149283A (ja) * | 2003-11-18 | 2005-06-09 | Hitachi Ltd | 情報処理システム、情報処理システムの制御方法及びプログラム |
| US20060004929A1 (en) * | 2004-06-30 | 2006-01-05 | International Business Machines Corporation | Method and apparatus for recovering from inefficient behavior of devices on I/O buses |
| JP4927339B2 (ja) | 2005-02-23 | 2012-05-09 | 株式会社日立製作所 | 記憶制御装置及びその制御方法 |
| US7929461B2 (en) * | 2005-06-09 | 2011-04-19 | Tekronix, Inc. | Controller area network performance parameters measurement |
| US7788420B2 (en) * | 2005-09-22 | 2010-08-31 | Lsi Corporation | Address buffer mode switching for varying request sizes |
| US7500023B2 (en) * | 2006-10-10 | 2009-03-03 | International Business Machines Corporation | Facilitating input/output processing by using transport control words to reduce input/output communications |
| US7502873B2 (en) * | 2006-10-10 | 2009-03-10 | International Business Machines Corporation | Facilitating access to status and measurement data associated with input/output processing |
| JP2008118184A (ja) | 2006-10-31 | 2008-05-22 | Fujitsu Ltd | 処理装置及び処理モジュール |
| JP2008234059A (ja) | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | データ転送装置および情報処理システム |
| US8001298B2 (en) * | 2008-02-14 | 2011-08-16 | International Business Machines Corporation | Providing extended measurement data in an I/O processing system |
| US7937507B2 (en) * | 2008-02-14 | 2011-05-03 | International Business Machines Corporation | Extended measurement word determination at a channel subsystem of an I/O processing system |
| US7917813B2 (en) * | 2008-02-14 | 2011-03-29 | International Business Machines Corporation | Exception condition determination at a control unit in an I/O processing system |
| US8108570B2 (en) * | 2008-02-14 | 2012-01-31 | International Business Machines Corporation | Determining the state of an I/O operation |
| US8196149B2 (en) * | 2008-02-14 | 2012-06-05 | International Business Machines Corporation | Processing of data to determine compatability in an input/output processing system |
| US8166206B2 (en) * | 2008-02-14 | 2012-04-24 | International Business Machines Corporation | Cancel instruction and command for determining the state of an I/O operation |
| US8082481B2 (en) * | 2008-02-14 | 2011-12-20 | International Business Machines Corporation | Multiple CRC insertion in an output data stream |
| US8176222B2 (en) * | 2008-02-14 | 2012-05-08 | International Business Machines Corporation | Early termination of an I/O operation in an I/O processing system |
| US8214562B2 (en) * | 2008-02-14 | 2012-07-03 | International Business Machines Corporation | Processing of data to perform system changes in an input/output processing system |
| US8117347B2 (en) | 2008-02-14 | 2012-02-14 | International Business Machines Corporation | Providing indirect data addressing for a control block at a channel subsystem of an I/O processing system |
| US8312189B2 (en) * | 2008-02-14 | 2012-11-13 | International Business Machines Corporation | Processing of data to monitor input/output operations |
| US7941570B2 (en) * | 2008-02-14 | 2011-05-10 | International Business Machines Corporation | Bi-directional data transfer within a single I/O operation |
| US7890668B2 (en) * | 2008-02-14 | 2011-02-15 | International Business Machines Corporation | Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous |
| US9052837B2 (en) | 2008-02-14 | 2015-06-09 | International Business Machines Corporation | Processing communication data in a ships passing condition |
| US7904605B2 (en) * | 2008-02-14 | 2011-03-08 | International Business Machines Corporation | Computer command and response for determining the state of an I/O operation |
| US8478915B2 (en) * | 2008-02-14 | 2013-07-02 | International Business Machines Corporation | Determining extended capability of a channel path |
| US7899944B2 (en) * | 2008-02-14 | 2011-03-01 | International Business Machines Corporation | Open exchange limiting in an I/O processing system |
| US7840717B2 (en) * | 2008-02-14 | 2010-11-23 | International Business Machines Corporation | Processing a variable length device command word at a control unit in an I/O processing system |
| US8095847B2 (en) * | 2008-02-14 | 2012-01-10 | International Business Machines Corporation | Exception condition handling at a channel subsystem in an I/O processing system |
| US8055807B2 (en) | 2008-07-31 | 2011-11-08 | International Business Machines Corporation | Transport control channel program chain linking including determining sequence order |
| US7937504B2 (en) * | 2008-07-31 | 2011-05-03 | International Business Machines Corporation | Transport control channel program message pairing |
| US7904606B2 (en) * | 2008-07-31 | 2011-03-08 | International Business Machines Corporation | Transport control channel program chain linked branching |
| CN102257469B (zh) | 2008-10-10 | 2014-12-10 | 株式会社日立制作所 | 存储系统及用于控制存储系统的方法 |
| US8127047B2 (en) * | 2009-03-06 | 2012-02-28 | Hitachi, Ltd. | Storage system and its multiple extent exclusive control method |
| US8332542B2 (en) | 2009-11-12 | 2012-12-11 | International Business Machines Corporation | Communication with input/output system devices |
| US8364853B2 (en) | 2011-06-01 | 2013-01-29 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8677027B2 (en) | 2011-06-01 | 2014-03-18 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8364854B2 (en) | 2011-06-01 | 2013-01-29 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8583988B2 (en) | 2011-06-01 | 2013-11-12 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US9021155B2 (en) | 2011-06-01 | 2015-04-28 | International Business Machines Corporation | Fibre channel input/output data routing including discarding of data transfer requests in response to error detection |
| US8738811B2 (en) | 2011-06-01 | 2014-05-27 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8312176B1 (en) | 2011-06-30 | 2012-11-13 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8549185B2 (en) | 2011-06-30 | 2013-10-01 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8346978B1 (en) | 2011-06-30 | 2013-01-01 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8473641B2 (en) | 2011-06-30 | 2013-06-25 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| JP5741301B2 (ja) | 2011-08-05 | 2015-07-01 | 富士通株式会社 | 通信制御装置、情報処理装置及びパス選択方法 |
| CN105138287B (zh) * | 2012-07-22 | 2018-11-20 | 北京忆恒创源科技有限公司 | 存储设备、中断控制方法以及供电时间测量方法 |
| US8918542B2 (en) | 2013-03-15 | 2014-12-23 | International Business Machines Corporation | Facilitating transport mode data transfer between a channel subsystem and input/output devices |
| US8990439B2 (en) | 2013-05-29 | 2015-03-24 | International Business Machines Corporation | Transport mode data transfer between a channel subsystem and input/output devices |
| JP6119533B2 (ja) * | 2013-09-27 | 2017-04-26 | 富士通株式会社 | ストレージ装置,ステージング制御方法及びステージング制御プログラム |
| US11126367B2 (en) * | 2018-03-14 | 2021-09-21 | Western Digital Technologies, Inc. | Storage system and method for determining ecosystem bottlenecks and suggesting improvements |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633387A (en) * | 1983-02-25 | 1986-12-30 | International Business Machines Corporation | Load balancing in a multiunit system |
| US5155807A (en) * | 1986-02-24 | 1992-10-13 | International Business Machines Corporation | Multi-processor communications channel utilizing random access/sequential access memories |
| US5241677A (en) * | 1986-12-19 | 1993-08-31 | Nippon Telepgraph and Telehone Corporation | Multiprocessor system and a method of load balancing thereof |
| US5003465A (en) * | 1988-06-27 | 1991-03-26 | International Business Machines Corp. | Method and apparatus for increasing system throughput via an input/output bus and enhancing address capability of a computer system during DMA read/write operations between a common memory and an input/output device |
| US5253351A (en) * | 1988-08-11 | 1993-10-12 | Hitachi, Ltd. | Memory controller with a cache memory and control method of cache memory including steps of determining memory access threshold values |
| JPH0293836A (ja) * | 1988-09-30 | 1990-04-04 | Toshiba Corp | 分散型データベース管理装置 |
| US5097410A (en) * | 1988-12-30 | 1992-03-17 | International Business Machines Corporation | Multimode data system for transferring control and data information in an i/o subsystem |
| GB8901197D0 (en) * | 1989-01-19 | 1989-03-15 | British Aerospace | Digital data bus loading monitors |
| AU638840B2 (en) * | 1990-07-05 | 1993-07-08 | Sumitomo Chemical Company, Limited | Pyrimidine derivative |
| JP3119919B2 (ja) * | 1991-12-11 | 2000-12-25 | 富士通株式会社 | 計算機システム |
| US5280587A (en) * | 1992-03-31 | 1994-01-18 | Vlsi Technology, Inc. | Computer system in which a bus controller varies data transfer rate over a bus based on a value of a subset of address bits and on a stored value |
| US5426736A (en) * | 1993-05-26 | 1995-06-20 | Digital Equipment Corporation | Method and apparatus for processing input/output commands in a storage system having a command queue |
-
1994
- 1994-02-09 JP JP01525594A patent/JP3528094B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-31 US US08/381,560 patent/US5640600A/en not_active Expired - Lifetime
- 1995-02-01 DE DE69535187T patent/DE69535187T2/de not_active Expired - Lifetime
- 1995-02-01 EP EP95101369A patent/EP0671691B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69535187T2 (de) | 2007-07-19 |
| DE69535187D1 (de) | 2006-10-05 |
| US5640600A (en) | 1997-06-17 |
| EP0671691A3 (en) | 1996-12-04 |
| JPH07225737A (ja) | 1995-08-22 |
| EP0671691A2 (en) | 1995-09-13 |
| EP0671691B1 (en) | 2006-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3528094B2 (ja) | バス利用方法および記憶制御装置 | |
| JP2565632B2 (ja) | 入出力システム | |
| JP3193880B2 (ja) | データ移行方法 | |
| US6122685A (en) | System for improving the performance of a disk storage device by reconfiguring a logical volume of data in response to the type of operations being performed | |
| US5307473A (en) | Controller for storage unit and method of controlling storage unit | |
| US5649184A (en) | Symmetric/asymmetric shared processing operation in a tightly coupled multiprocessor | |
| US4593354A (en) | Disk cache system | |
| US5504888A (en) | File updating system employing the temporary connection and disconnection of buffer storage to extended storage | |
| EP1035472A2 (en) | Loading configuration data | |
| US7325112B2 (en) | High-speed snapshot method | |
| EP0853281A2 (en) | Raid apparatus and access control method therefor | |
| JPS6120006B2 (ja) | ||
| US5694570A (en) | Method and system of buffering data written to direct access storage devices in data processing systems | |
| JP2710195B2 (ja) | 記憶装置コントローラ | |
| GB2446172A (en) | Control of data transfer | |
| US4977500A (en) | System recovery method for computer system having a standby system with a wait job operation capability | |
| EP4546345A1 (en) | Processor, information acquisition method, single board and network device | |
| JP3195489B2 (ja) | 外部記憶制御装置およびバス切り替え制御方法 | |
| EP0939371B1 (en) | Memory subsystem and method of reorganising multiplexed data | |
| JPH04259048A (ja) | 統計情報による先読みデータ制御方式 | |
| JPH07225694A (ja) | 仮想計算機システム | |
| JP3124201B2 (ja) | 入出力制御装置 | |
| JPH0310343A (ja) | ホットスポットデータ管理処理方式 | |
| JPS62179035A (ja) | ジャーナル版数更新方法 | |
| CN115794750B (zh) | 异步i/o系统文件打开/关闭的控制方法、装置及设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |