JPS5966755A - 記憶システム - Google Patents
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- JPS5966755A JPS5966755A JP58123540A JP12354083A JPS5966755A JP S5966755 A JPS5966755 A JP S5966755A JP 58123540 A JP58123540 A JP 58123540A JP 12354083 A JP12354083 A JP 12354083A JP S5966755 A JPS5966755 A JP S5966755A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の技術的分野］
本発明は階層型の周辺記憶システム、特に前記周辺記憶
システムの後部記憶と前部記憶の間のデータ転送に係る
。 ［先行技術の説明コ ホスト（中央処理ユニット等）に接続可能な周辺記憶シ
ステムはホストに関して種々の目的で貢献する。あるシ
ステムはユーザのデータを記憶するために使用されるの
に対し、他のシステムは、プログラム・データ・セット
のページング及びスワツピングに関連する。いわゆるペ
ージング及びスワツピング・データを記憶するために使
用される。ＩＢＭ社発行の出版物である”Ｒｅｆｅｒｅ
ｎｃｅＭａｎｕａｌ ｆｏｒ ＩＢＭ ２８３５
Ｓｔｏｒａｇｅ Ｃｏｒ＋ｔｒｏＬ ａｎｄ
ＪＢＭ２３０５ Ｆｉｘｅｄ ｌ１ｅａｄ Ｓｔｏｒ
ａｇｅ Ｍｏｄｕｌｅ”（Ｆｏｒｍ Ｎａ ＧＡ２６
−１５８９−３） ニ記述されテいルＩ ８Ｍ２３０５
固定ヘツド記憶モジユールはページング記憶の一例であ
る。この周辺記憶システムは磁気記憶ドラムから成り、
記憶されたデータに対する敏速なアクセスを与える。前
記ドラムの記憶容量は限られているから、より大きい記
憶容量を必要とする、より大型のホストが常にＩ １３
Ｍ ２３０５のページング記憶を最大限に効率よく使
用できるとは限らない。 このため、追加の記憶容量がディスク型直接アクセス記
憶装置（ＤＡＳＤ）によって供給される。 このことは、いわゆるスワツピング・データ・セラ１〜
が使用されるとき、すなわちホストと周辺記憶システム
の間で大きな順次データ・セラ１へが迅速に転送される
ときに特に当てはまる。性能を惰性にせすに記憶容量の
制限を緩和するためには、前記２３０５記憶ドラムの代
りに階層記憶を使用することができる。このような階層
記憶の１つの例は、米国特許第３５６９９３８号に示さ
れている。この特許には、Ｄ Ａ Ｓ Ｄまたは磁気テ
ープ記録装置のような後部記憶に接続された高速キャッ
シュ記憶を使用することにより、晶性能大容量の仮想（
ａｐｐａｒｃｎＬ）記憶を実現するという概念が開示さ
れている。この特許が教示するところによれば、要求さ
れたデータのみなら１その近傍にあるデータをも後部記
憶からキャッシュまたは前部記憶に要求時にページング
することが有利である。周辺記憶システ／、の一般的な
使用に関しては前記方式は非常によい結果を与えるが、
一連の後部記憶がキャッシュを共用し１１、っホス１へ
が多重タスク処理を行なっているときには、キャッシュ
の中に大きな直列データのセットを置くことは厄介なこ
とになる。その解決方法の１つはより大きいキャッシュ
を使用することであるが、こわは周辺システ１１のコス
トを不必要に高くするので望ましくない。 従って、よりよい解決方法が必要である。 米国特許第３５８８８３９号は所与のワードが要求され
るごとに次のデータ・ワードを昇格（ｐｒｏｍｏシｅ）
させることを示す。この方式は主記憶上のキャッシュに
対しては良好に働く。しかしながら、大きなデータ・セ
ットが転送中である場合、１つの追加データ・セットの
みを昇格させてもホストによる周辺記憶システムの利用
度は必ずしも最大にならない。逆に、周辺記憶システム
の利用度は、後部記憶の物理的特性のために更に低下す
る。例えば後部記憶（ＤＡＳＤ）にはディスク記憶装置
の機械的特性によって生じる重要ないくつかの遅延境界
がある。例えば、１つのディスク記憶装置または他のデ
ィスク記憶装置を選択するとき、大幅な遅延が生じうる
。更に、大抵のディスク記憶装置はコストを軽減させる
ために記録面当り１個または２個の変換器を有するにす
ぎない。 周知のように、ディスク記憶装置のデータ領域をアクセ
スするには、変換器を放射状に移動して同心円状のレコ
ード記憶Ｉ−ラックを別個にアクセスすることが必要で
ある。このようなヘッドの移動はシリンダ・シークと呼
ばれ、電子的速度と比較すると大幅な遅延を伴なう。従
フて、前記特許の解決方法は、多くの使用に関しては高
い満足を与えるか、複数の後部記憶（ＤＡＳＤ）を包含
する多重タスタ処理の環境では大量の順次または連続レ
コー１くを処理するという問題を解決するものではない
。望ましいのは、順次に処理されたレコー１−を、非連
続データ記憶領域に高いデータ速度で３己憶するという
ことである。 また、これらの周辺記憶システムはホス１への介入を最
小限にして要求された目標を達成することが望ましい。 このようなホス１〜の介入を最小化するという１つの例
は米国特許第４２６２３３２号に示されている。この特
許は使用特性及びエクステント定義機構を使用してホス
トが周辺記憶システム（ＤＡＳＤ）にアクセスするのを
最小限にしている。この解決方法はホストがＤ Ａ Ｓ
Ｄに介入するのを最小限にはするが、複数のＩ） Ａ
Ｓ Ｄを包含する多重タスク処理の環境において共用
されるキャッシュによって大量の順次または連続データ
・セットをどのように処理するかということは前記先行
技術のどｔＬによっても示唆されてはいない。 ＤＡＳＤのようなディスク記憶装置は回転の待ち時間を
含み、この待ち時間はトラックに記憶されたデータに対
するアクセス遅延を生じる。前記待ち時間による遅延を
最小限にするために、多くのホスト・プロゲラ１１はデ
ィスク回転と同期するように設計されている。しかしな
がら、最初のアクセス時、すなわちディスク回転がホス
トのオペレーションと同期される前には、依然として遅
延が存在する。キャッシュを有する記憶階層においてさ
えも、データ・アクセス・オペレーションはディスク記
憶装置に対する複数のアクセスによって特徴づけられる
ので、待ち時間が性能に対する厳しい障害となることが
ある（性能はデータに対する短いアクセス時間を前提と
している）。 ディスク記憶装置の待ち時間による遅延を回避するため
に、初期のＩＢＭ製ディスク・ファイルに対する７６１
２デイスク・シンクロナイザでは、ディスク記憶装置を
アクセスする際、複数のセクタ、すなわち回転位置のど
れか１つでデータ転送が行なわれるようにしている。こ
のようなデータ転送は１１〜ラツクのデータ全部を転送
するためにのみ行なわわ、ぞしてこれらのデータ転送は
４０９６パイ１〜境界（データ・ブロック境界）上で識
別可能である。このオペレーション・七−１〜は「ロー
ル・モート」と呼ばれ、この用語の一般的用法からすれ
ば、最初にデータ・トランクの任意の部分を転送し、続
いてインデックス、すなわち１〜ランクの開始位置に無
関係に残り部分のデータ転送を完了することを意味する
。このデータ転送は連続的に７１ヘレス可能な単一の磁
気コア記憶領域を対象として行なわれた。このロール・
モードの概念は、ＤＡＳＤの複数の１〜ランクを占有す
るレコード・モードにまで拡張された。多重１−ランク
・レコードを転送するためのロール・モード・オペレー
ションは、ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｊ、５ｃｌ
ｏｓｕｒｅＢ ｕ ｌ ］、 ｅ シｊ、 ｎ、 Ｖｏ
ｌ、３ 、 Ｎｏ、１． 、Ｉｕｎｅ １ ９
７ ０ 、 ＰＰ、９３−９５に示されている。この
文献で注目すべきは、１〜ラツク切替がトラック間の回
転位置における歳差運動（ｐｒｅｃｅｓｓｉｏｎ）を生
ゼしめうるという点である。ロール・モードの変形は、
ＩＢＭＴｅｃｈｎｊｃａｌ ＤｉｓｃｌｏＳｕｒｅ
Ｂｕｌｌｅｊｉｎ、 Ｖｏｌ、１ ２ 、 Ｎａ６
、Ｎｏｖｅｍｂｅｒ １９６９、ｐｐ、８１５−８１
７に示されている。それによれば、各々のセクタすなわ
ち回転位置は別個の待ち行列を有し、それらの待ち行列
はＤ Ａ Ｓ ［）レコード面のアクセスを決定する。 これらの待行列を選択するために優先順位機構が設けら
れる。また、米国特許第４ｉ９８６９９号に示すように
、ロール・モードはシフト・レジスタに回転するために
も使用されている。この特許では、連続的に回転するシ
フト・レジスタに記憶されたデータは単一ステップのロ
ール・モードで転送される。要約すれば、ロール・モー
ト・オペレーションは、ディスク記憶装置、磁気ドラム
記憶装置または回転式シフト・レジスタのような循環記
憶装置に対するアクセスを与えるために、任意の回転位
置で転送を開始させ且つ１１−ラック（シフ１−・レジ
スタ）の中の全データが循環記憶装置のｑｔ−何一ラン
クと授受されるまで転送を続行させるのである。もちろ
ん、通常のフォーマツ１へ制御、すなわちデータ開始点
の識別及び転送中レコードの識別は今まで通り行なわれ
なければならない。 前掲のすべての先行技術はロール・モードを採用するこ
とによって待ち時間を減少させることを示しているが、
キャッシュを有するデータ記憶システムにおいては、一
層の性能向上が要求されている。特に、一連のコマンド
・チェーンによってデータ転送が制御されるような場合
には、前記要求を満足させることが一層重要となる。 ［発明の概要コ 本発明の目的は、ランダム・アクセス記憶装置と循環記
憶装置の間で実行されるデータ転送における遅延を減少
するための方法及び装置を与えることである。 本発明に従って、周期的にアクセス可能な複数の記憶ト
ラックまたはシフ１〜・レジスタを有する１盾環記憶装
置は、循環レコード・トラック中のアドレス可能な連続
データ記憶領域にある順次に関連する一連のデータ・レ
コードを効率的かつ選択的に転送するようにアクセスさ
れる。但し、各々の１へラックにはＮ個のレコード記憶
領域がある。 本発明の方法及び装置は、最初の１〜ランクについて転
送さＪルるべきレコードの数を検査することを含む５も
し、転送さるべきレコードの数が該Ｉへラック中のデー
タ記憶領域番号の所定の部分であれば、下記のオペレー
ションが続いて行なわれる。 さもなければ、該データ記憶領域は記憶アドレスの所定
の等差数列（ａｒｉシｈｍｅｔｉｃ ｐｒｏｇｒｅｓｓ
ｉｏｎ）のリストに従ってアクセスされる。本発明によ
って改善されるオペレーションには下記の動作が含まれ
る。前記リストの記憶アドレスのＮよりも大きくない最
初の番号に関して前記トラックの１つに記録された信号
のレコードまたはブロックを検査することにより、リス
トされた１つの記憶アドレスを前記１つのトラックのレ
コード記憶領域（次にアクセス可能なデータ記憶領域）
に関連する記憶アドレスとして識別する。次に、リスト
されたアドレスのうち算術的に直前のアドレスを最後に
アクセスさ、＃しるデータ記憶領域を識別するものとし
てマークする。そして、前記法にアクセス可能なデータ
記憶領域で始まり、かつ複数の前記トランクにあるアド
レスのリストの最後のアドレスまで続く前記リストされ
たアドレスによつ°Ｃ指示されるとおりに、１つ以」−
の前記１−ラック中の前記データ記憶領域を相次いでア
クセスする。前記アクセスが終でした後、前記アドレス
のリス１への中の最初のアドレスによって識別さＪした
データ記憶領域で始まり、前記リス１−されたアドレス
の直前のアドレスによって識別された前記データ記憶領
域にわたって連続するデータ記憶領域を次々とアクセス
する。 本発明の特殊な形態では、アクセスされるべき一連のデ
ータ記憶領域は一連のアクセス・コマン１−によって識
別され、そしてアクセスされるべきトラックの１つはデ
ータ・アクセス・コマンドの原始りスト１；ついてその
循環位置をモニタされる。 このモニタ結果に基づいて、１つコマンドが最初に実行
されるべきコマンドとして選択される。その直前のコマ
ンドは処理終了コマンドとしてマークされる。次いで、
所定の循環位置に達したとき、識別されたコマンドで始
まるコマンドがチェーン終了コマンドに至るまで逐次実
行される。チャネル内転送コマンドは最初にリストされ
たデータ・アクセス・コマンドへのスイッチング・オペ
レーションを生せしめる。そして、最初にリストされた
データ・アクセス・コマンドから処理終了コマンドとし
て識別さ才ｔたデータ・アクセス・コマンドに至るまで
のデータ・アクセス・コマンドのすべてが実行される。 ランダム・アクセス記憶について複数のアドレス・レジ
スタが関連する場合には、これらのアドレス・レジスタ
はアクセスされるべきデータ記憶領域に従って事前ロー
ドされうる。次いで、最初にアクセスされたレコードの
数はランダム・アクセス記憶装置に通知されるので、ラ
ンダム・アクセス記憶内の所望のデータ記憶アドレスに
適当なデータが記憶される。読取りオペレーションでは
、事前ロードは任意であり、データとキャッシュ・デー
タ記憶領域を相関させる必要はない。このような相関は
データ転送に続いて行なわれることがある。 ［詳細な説明コ 以下図面を参照して本発明の詳細な説明するにあたり、
同一の参照番号は図面が異っても同じ部分及び構造を表
わすものとする。第１図において、階層式周辺記憶シス
テｌｚ １． Ｏはホス１〜１１に接続され、これによ
りホスト及び周辺記憶システ１１で利用するデータ信号
か授受される。周辺記憶システム１０の代表的な適用例
では、ホス１へ１１は中央処理ユニツ１−（ＣＰＵ）か
ら成る。他の適用例では、ホスト１１はハードウェアＣ
ＰＵで走行する１台の仮想計算機または１組の仮想計算
機である場合がある。ホス１へ１１はまた、マルチプロ
セッサ、または接続されたプロセッサを有する単一プロ
セッサ等である場合もある。本発明は種々の周辺記憶シ
ステム１０に適用可能であるが、本明細書に示す実施例
はデータ・セットのページング及びスワツピングを処理
するためのページング周辺記憶システムを示す。一般に
、データ・セラ１〜のページング及びスワツピングは、
ホスト１１に対するプログラム・データ・セットを記憶
することに関係する。前記のように、周辺記憶システム
１０は単一のホストに接続されるが、一般的適用例では
周辺記憶システムは複数のホストに接続可能である。本
発明はどちらのタイプの周辺記憶システムにも適用可能
である。 ページング周辺記憶システム１０とホスト１１の間の通
信は複数の入出力接続１２〜１５を介して行なわれる。 これらの入出力接続は１８Ｍシステム３７０の入出力周
辺チャネルに従って構成される。一般にチャネルまたは
サブチャネルと呼ばれるこれらの入出力接続は周知であ
るから、その説明は省略する。周辺記憶システム１０は
下位すなわち後部記憶部分を有する。これは複数の直接
アクセス記憶装置（ＤＡＳＤ）１６〜１８から成り、そ
れらは個々にＤＯ，ＤＩ、・・・・・・・・と番号を付
されている。ホス１へ１１による周辺記憶システム１０
のアクセスは、すべてＤＡＳＤ１６〜１８をアドレス指
定することによって行なわれる。 このアドレス指定のために、１組の論理ブロック１９に
要約されている入出力接続１２〜１５のアーキテクチャ
が使用される。これらの論理ブロック１９はＩＢＭシス
テム／３７０のチャネルで使用されるようなチャネル・
コマンド・ワード（ＣＣＷ）を表わす。以下、前記論理
ブロックをＣＣＷ１９と呼称する。各々のＣＣＷ］、９
は一般にアドレス・バイ１−２０を含み、このバイトは
当該コマンドを受取るべき制御ユニツ１〜（ＣＵ）を指
定するための複数のビットを含む。別の複数ビットＤ
Ｅ Ｖはアクセスされるべき装置（ＤＡＳＤ）１６〜１
８の１つを識別する。ページング及びスワツピング周辺
記憶システム１０において、ＤＡ８０１６〜１８の各々
は複数の論理アドレスを具備する。例えば、装［ＤＯは
４つのアドレスの中のいずれか１つによってアドレス指
定されうる。このような多重アドレス指定はある程度ま
でＩＢＭ２３０５ベージング記憶システムで実施された
。 各々の装置ｉｔ （ＤＡＳＤ）の論理アドレスはアドレ
ス・バイト２０のビットＡＣで指示される。この例の場
合、ＡＣは２ビツトを有し、従って装［ＤＯをアドレス
指定するのに４つの論理アドレスの中のどれがホスト１
１によって使用中であるかを指示する。本発明の実施例
では、論理アドレスの１つ「００」はＤＡＳＤ１６〜１
８に対する直接アクセスを指定する。すなわち、ホスト
１１は周辺記憶システム１０があたかも階層システムで
はないかのように、ＤＡＳＤ１６〜１８に関連して動作
する。直接アクセスの場合すべての階層はバイパスされ
る。ＡＣビットが０１．１０又はｊｌの等しい場合は、
後述する如く、ＤＡＳＤ１６〜１８とデータを授受する
ように階層がアクセスされので、これらの３つの論理ア
ドレスについてはＤＡＳＤ１６〜１８の見かけ上のパフ
ォーマンスが向上することになる。略語ＡＣはビットＤ
ＥＶによって指示された装置（ＤＡＳＤ）への（論理的
な）アクセス経路を指示することを意味する。 Ｃ：ＣＷ１９の２番目のバイトはコマンド・バイト２１
であり、これは周辺記憶システム１０に対しどの機能を
実行すべきかを通知するコードを含んでいる。ＣＣＷ１
９０３番目のバイトはコマンド修飾バイト２２である。 このバイトは複数の制御フィールドを有し、該フィール
ドはコマンド・バイト２１で指示されたコマンドを実行
するための種々のオペレーション・モー１〜を周辺記憶
システムｌＯに指示する。本発明にとって重要なのは、
到来する転送セットで転送されるデータが順次データで
あることを周辺記憶システム１０に知らせるためのビッ
ト・パターンＳＥＱである。コマンド修飾バイト２２の
Ｓ Ｅ Ｑ部分が順次データを表わす場合、ＣＣＷ１９
に追加のコマンド修飾バイト２３が置かれ、これにより
、ＤＡＳＤ１６〜１８からホスト１１へ、またはその逆
方向に順次データ・セットとして転送されるデータ・ブ
ロックまたはセグメントの数が指示される。ページング
環境における前記順次データ・セットはしばしばスワツ
ピング・データ・セットと呼ばれる。更に、コマンド修
飾バイト２２はセクションＲＤで読取及び廃棄を指示す
ることがある。こ才しは、ホスト１１が階層からデータ
を取込んだ後、階層キャッシュ内の該データが廃棄され
うろことを意味する。 この場合、ＤＡＳＤ１６〜１８内の該データはそのまま
保持される。更に、いわゆる「ゲスト・オペレーティン
グ・システムＪＧＯによる制御が与えられる。ホスト１
１の仮想３］算機環境においては、オペレーティング・
システムの１つはページング周辺記憶システム１０の管
轄権（ｃｏｇｎｉｚａｎｃｅ）を有し、そしてデータを
アクセスまたは記憶するために周辺記憶システム１０の
アクセスが別のオペレーティング・システムに移管され
ることがある。このような他のオペレーティング・シス
テムは最初のオペレーティング・システムのゲストであ
り、従って周辺記憶システム１０の一定の制御様式を変
更することができない。又、他の制御フィールドがコマ
ンド修飾バイト２２の範囲内で使用されるが、それらは
本発明の要旨に関係ない。 階層には、ＤＡＳＤ１６〜１８のキャッシュとして指定
された部分（以下、キャッシュ４０どしう）を有する半
導体ランダム・アクセス型のシステム記憶３０が含まれ
る。キャッシュ動作の原理は周知であるので、ＤＡＳＤ
１６〜１８に関するキャッシュ４０の目的及び意図は詳
述しない。制御３１はホス１へ１１から周辺コマンｌ（
を受取り、論理アドレスＡＣの１つによって１つＡＳＤ
１６〜１８をアクセスするとともに、他の３つの論理ア
ドレスＡ Ｃに基づいてキャッシャ４０に対するアクセ
スを与える。周辺記憶システム１０によって、キャッシ
ュ４０とＤＡＳＤ］、６−１８の間でデータは自動的に
転送される。この転送は、ホスト１１とＤＡＳＤ１６の
間の転送と同じ原理を使用して達成される。すなわち、
ホス１−１１は直接モード（ＡＣ＝００）でＤＡ、５Ｄ
Ｉ６〜１８をアクセスするに際し、ＣＡＡ−ＣＡＢ、Ｃ
Ａ Ｃ及びＣＡ［つと個々に表記されたチャネル・アダ
プタ３２、バス７０を利用し、また直接アクセス制御（
ＤＡＣ）５６、データ回路３３、装置アダプタ（［）Ａ
Ａ）３４及び装置制御接続機構（ＤＣＡ、）３５を利用
する。受取られたＣＣＷ１９は制御３１によつＣ解釈さ
れるが、これはホスト１１とＤＡＳＤ１６〜１８の間の
データ・フローの方向を決定するとともに、このタイプ
の記憶装置を制御する他の周知の機能を決定するためで
ある。キャッシュ４０と１）ＡＳＤ１６〜１８の関係は
ホスト１１と１）ＡＳＤｌ、６〜１８の関係に大体にお
いて同じである。すなわち、ホスト１１は一連のＣＣＷ
１９を介して制御を与えるが、制御３１は後述するよう
にＣＣＷと類似の構成を有する複数の内部制御ワード（
ＩＣＷ）２４を使用することによってキャッシュ４０と
ＤＡＳＤ１６〜１８の間のアクセスを与える。ＣＣＷ１
９に関しＩＣＷ２４を変更することによってデータ転送
オペレーションを成る程度効率化することができる。チ
ャネル・アダプタ３２を経由する代りに、制御３１はキ
ャッシュ・アクセス制御（ＣＡＣ）６１を有する。ＣＡ
Ｃ６１はシステム記憶３０を動作させ、そして■ＣＷ２
４を使用する直接アクセス制御（ＤＡＣ，）５６を通し
てＤＡＳＤ１６〜１８に対するアクセスを与える。チャ
ネル・アダプタ３２の代りに、連係ポート（ＬＫＰ）２
５がＣＡＣ６１とＤＡＣ５６の間の転送を可能にする。 Ｌ Ｋ Ｐ ２５は後に第３図に関連して説明する。 各々のＩＣＷ２４はＣＣＷ１９のコマンド・バイト２Ｊ
に相当するコマンド・バイト２６を含む。 同じコマンドはコード構成も同じである点を認識された
い。いくつかの追加のコマンドが与えられるのに対し、
いくつかコマンドは廃止される。コマンド修飾ハイド２
７はチェーン制御ビット「チェーン」を含み、このピッ
１へは通常はホス１〜］１からチャネル・アダプタ３２
を介して制御３１に与えられる連鎖指示に代る。（ホス
１−１１による連鎖指示はタグ信号「ザブレス・アラｌ
−Ｊの供給である。）周辺記憶システム１０からホスト
１１に最終ステータスが報告されるときは、「サプレス
・アウト」が連鎖、すなわち入出力接続１２〜１５に関
連して使用さＪｚる一連の密接に関連する周辺コマンド
の指示を与える。ＣＡＣ６１はタグ信号を使用しないの
でコマンド修飾バイ１へ２７は前記タグ制御信号に代っ
て使用される。Ｅ ＯＰ（処理路Ｙ）ビットは本発明に
関連して使用され、後に明らかになるようにＩＣＷチェ
ーンの中の任意の選択さ、ｆｌ、た場所てＩＣＷチェー
ンの処理を終了させる。これらのすべてのＩＣＷはアク
ティブなチェーン・ビットを有する。Ｉ ＣＷ２４のア
１−レス・バイト２８はＤＡＳＤ１６〜１８のアドレス
の記憶位置を指す。ＩＣＷでは論理アトＩノスを使用す
る必要はない。事実、制御３１は階層に向けられた論理
アドレスのすべてをＤＥＶビン１〜に変換する。十分に
大きい装置バンファ７７が設けら九でいるので、ＣＣ）
＋ ＋−１はシーク■（，Ｗとともに記憶され、キャッ
シュ４０のアドレスは読取または書込ＩＣＷとともに記
憶される。アドレス・パイ１〜２８はＤＥＶの記憶位置
を指すだけでなく、シリンダ・アドレス（Ｃ）、ヘッド
すなわち１−ラック・アドレス（Ｉ］）及びレコード・
アドレス（Ｒ，）も指す。レコード・アドレスは殆どの
ディスク記憶装置をアドレス指定する際に用いるセクタ
・アドレスに相当する。本発明の良好な実施例では、４
つのレコードが単一の１−ラック（１−１アトし・ス）
にダえらｔｂる。１従ってレコー１〜・ア１くレスは１
．２．３または４てあって、ディスクが回転基準点に関
し０°、９０°２１８０°及び２７０゜に方向づけられ
ているのに対応する。実際の回転方向づけは、設ｄ１パ
ラメータに従−って、直交する方向づけと異なることが
ある。後述するように、回転位置検出よりはむしろ、ア
ドレス・マーク制御が使用されることがある。 キャッシュ４０はハス４１及びチャネル・アダプタ３２
を経由してホス１へ１１とデータ信号を転送する。同様
に、１つＡＳ＋０１６〜１８からキャッシュ４０へのデ
ータ信号の転送はデータ回路３３及びバノ、４２を介し
て行なわれる。キャッシュ４０とホス１−１１またはＤ
Ａ Ｓ Ｄ １．６〜１８の間の同時転送が要求され
ないときは、バス４１及び４２は単一のバスに結合され
、データ転送は時分割で行なわれる。比較釣人容量（数
メガバイ！〜）のメモリから成るキャッシュ４０をアク
セスするには、シリンダ及びレコー１−・アドレスＣｌ
−Ｉ Ｒとともに装置アドレスをＣＡＣ６１からバス６
４を介してハツシュ回路４４へ転送することが必要であ
る。ハツシュ回路４４−これはマイクロコードで実現さ
れることがある−は、ＤＡＳＤのアドレスをハツシュ・
クラス標識に変換する。キャッシュ４０の記憶容量はＤ
ＡＳＤ１６〜１８よりもずっと小さいから、アクセスを
容易にするためＤＡＳＤ１６〜１８のアドレス範囲はハ
ツシュ・クラスと呼ばれるクラスに集中される。分散イ
ンデックス・テーブル（ＳＩＴ）４５はハツシュ回路４
４によって定義されたクラスごとに１つのレジスタを有
する。５ＩＴ４５にあるレジスタの内容はディレクトリ
（ＤＩＲ）４３に対するアドレス・ポインタである。Ｄ
ＩＲ４３は、ＤＡＳＤ１６〜Ｊ８をアクセスするのに用
いるアドレス］） ＣＨＲを含む。キャッシュ４０にデ
ータが書込まわるとき、ＤＡＳＤ１６〜１８のＤＣＨＲ
アドレスはキャッシュ４０のアドレスとともにいわゆる
ＤＩＲ４３の項目（エントリ）に書込まれる。ＤＡＳＤ
１６〜１８の複数のアドレスは１つのハツシュ。 クラスに対応するから、ハツシングを使用してキャッシ
ュ４０を走査する際に所与のハツシュ・クラス内にある
項目のみを走査すれば済むように、単一に連係されたハ
ツシュ・クラス・リス１−がＤＩＲ４３の項目中に設け
られる。Ｄ Ｉ Ｒ４３の内容に基づいて、キャッシュ
４０は既知の方法を使用してアクセスされる。もし、関
連する項［１がＤＩＲ４３で見つからないならば、キャ
ッシュ・ミスが生じるので、ＣＡＣ６１はホスト１１か
らのデータを受取るべきキャッシュ４０中の空間を割当
てるか、またはＩＣＷ２４及び１．Ｋ Ｐ ２５を使用
してＤＡＳｒ）１６〜１８から（キャッシュ４０に）デ
ータを転送しなければならない。 制御３１には通常、ポスト】１に接続さＪする制御装置
の部分が含まれる。例えば、アドレス／コマンド鑑定器
（ＡＣＥ）５０はバス５１ないし５４を介してチャネル
・アダプタ３２と通信し、ホスト１１からコマンド信号
を受取るとともに、ホス１へ１１にステータス信号を供
給する。ＡＣＥ ５０はＣＣＷ１９を鑑定し、周辺記憶
システム〕Ｏに対しコマンドによって指定された機能を
実行することを命令し、連鎖状態を指示するとともに、
周辺システムの他の部分からのステータス信号を受取っ
てこれをホスト１１に中継する。直接モード、すなわち
ＡＣ＝ＯＯの場合には、ＡＣＥ５０はバス５５を介して
ＤＡＣ５６にコマンド信号を供給するので、既知のＤ
Ａ Ｓ Ｄ技術を使用してデータ回路３３と適切なチャ
ネル・アダプタ３２の間でデータ信号の転送を行なうこ
とができる。その機能を実行する際、ＤＡＣ５６は通常
の方法でデータ回路３３を介して制御を行なう。 本明細書で重要なのは階層のオペレーションであり、更
に詳細に説明すれば、非順次データ・ブロック中の順次
または連続データ・セットを最小限の割当制御の下で最
小限の大きさを有するキャッシュ４０に置くことができ
るようにするとともに、このような順次性を効率的に維
持し且つホスト１１の動作要求を満足させるために十分
な数のデータ・ブロックをキャッシュ４０内に維持する
ことである。ＡＣＥ５０は、階層に対するアクセスを指
示するような論理装置アドレスをアト１ノス・バイト２
０を介して受取るとき、受取ったコマンド信号を３つの
バス６０の中の１つを介してＣＡＣ６１に供給する。３
つのバス６０はそれぞれがキャッシュ４０のアクセスを
指示する論理バスである。ｃ ＡＣ６］は論理装置に対
応するチャネル制御ブロック（ＣＣＢ）レジスタ６３に
受取ったコマンド及び修飾データを記憶する。Ｉ） Ａ
Ｓ Ｄごとに３つの論理装置アトＩノスがあるので、
もし、１）ＡＳＤ１６〜１８が８個であれば、ＣＣＢ
６３とｒ、ＤｃＢ６２には２４個のレジスタがあること
になる。 各々の論理装置の識別及び動作ステータスは論理装置制
御ブロック（ＬＤＣＢ） ６２中のレジスタごとに維持
される。論理装置に対するアクセスは、キャッシュ４０
中のレジスタをアドレス・パイｉ〜２０のフィールドＡ
Ｃ及びＤＥＶで指示されたアドレスへ割当てることによ
って表わされるが、この目的のためにアドレス・バス６
４はハシシュ回路４４へ接続される。順次データの成る
状況では、ＤＡＳＤ１６〜１８の順次アドレス（ＣＨＲ
部分）についてＳＩ丁４５中の連続するレジスタをアク
セスすることができる。従って、Ｃ５Ｃ６１はバス６５
を介して５ＩＴ４５をアクセスすることにより、ハツシ
ュ回路４４における遅延を回避する。このオペレーショ
ンは、順次データが処理中であるとき、ボスト１１に対
する周辺記憶システム１０の応答を改善する。Ｉ） Ｉ
Ｒ４３のハツシュ・クラスを探索した結果として、キ
ャッシュ・ミスの指示をＣ１：ＡＣ６１が受取ったとき
ＤＡＳＤ工６〜１８からキャッシュ４０へのデータ転送
要求がＬ Ｋ Ｐ ２５及びバス６６を介してＤＡＣ５
６に供給される。バス６６の信号は前記要求についてＤ
ＡＣ５６に警報を発し、そしてＩＣＷ２４がＬＫＰ２５
を介してアドレス可能であるきとを知らせる。マイクロ
コード形式の実施例では、後に明らかになるようにＬ
Ｋ Ｐ ２５はマイクロコード連係ボートである。ＤＡ
Ｃ５６はＣＣＷ１９に応答するのと同様にＩＣＷ２４に
応答する。ＬＫＰ２５を介して要求されたデータ転送が
完了すると、ＤＡＣ５６はバス６７を介してＣＡＣ６１
にステータス信号を供給する。その時点で、キャッシュ
４０はホスト１１に利用可能なデータを有する。 その後のＣＡＣ６１とＤ Ａ Ｃ５６の間の通信はバス
６８を介して行なわれ、前記通信のすべては■。 ＫＰ２５にメツセージ・データを記憶することに含む。 ＤＡＳＤｌ、６〜１８は複数の論理装置アドレスによっ
てアクセスされるから１組の待行列レジスタ６９はＣＡ
Ｃ６１によって要求された装置関連オペレーションを待
行列化する。このように、ＤＡＣ５６は論理装置を通し
て複数の要求を待行列化することには関係しないが、ホ
ス１へ１１またはＣＡＣ６１に対しては直接アクセスＤ
Ａ Ｓ Ｉ）モードで動作できる。このようにＤＡＣ
５６は階層に関連して使用しうるだけでなく、階層を使
用しない周辺記憶システムにおいても使用しうる。 ＣＡＣ６］はまた追加の制御を含む。例えば、レジスタ
ＡＤＥＢ７６はＤＩＲ４３の１項目−それについてＣＡ
Ｃ６１が現在勤作中であるーを有する。すなわちＤＡＳ
Ｄｌ、６〜１８のアドレスがキャッシュ４０のヒツトを
生ぜしぬるか、またはキャッシュ４０の一部分がホスト
１１によって供給されるデータに割当てら九た場合、Ａ
ＤＥＢ７６に該項目を置くことによって、ＣＡＣ６１の
オペレーションが向上する。すなわち、ＤＩＲ４３はシ
ステム記憶３０の一部分であるから、ＡＤＥＢ７６にそ
のアクティブな項目を加えることによって、システム記
憶３０は制御３１とは無関係にバス４１及び４２を介し
て自由にデータを転送することができるようになる。装
置バッファ・レジスタ７７はＤＡＳＤ１６〜１８に関連
する制御情報を有し、ＤＡＣ５６によるアクセスをセッ
トアツプする際にＣＡＣ６１によって使用される。 これらのレジスタは、本発明のマイクロコード化された
実現形態では、書込可能な制御記憶に存在する。装置バ
ッファ７７は指定されたデータ構造を持たない制御記憶
の割当てられた部分に過ぎない。ＢＳＴ７８は後に第３
図に関連して説明するバッファ・シーケンス・テーブル
であって、図示の周辺記憶システム１０内で本発明の実
施に関連して使用される。ＢＳＴ７８はバス４２を介し
て順次に転送されるデータ・ブロックの各々ごとにＤＩ
Ｒ４３に対するポインタを含み、さらにこのような順次
転送中にキャッシュ４０をアクセスするために使用すべ
き特定のディレクトリ・インデックスを決定する走査制
御機構を含んでいる。このように５順次転送はアドレッ
シング・セラ１〜アツプを免除されるので、後に明らか
になるように、ＤＡＳ０１６〜１８からのブロックのバ
ース１−は中断されることなく転送されうる。 第２図は第１図に示すシステムの実施例のブロック図で
、制御３１に相当するプログラム式マイタロプロセッサ
（以下、プロセッサ３１ Ｐという）を使用する。ハス
７０はチャネル・アダプタ：３２とデータ回路３３を相
互接続し、第１図の場合と全く同じように動作する。バ
ス４１及び４２はチャネル・アダプタ３２及びデータ回
路３３とシステム記憶３０をそれぞれ相互接続する。バ
ス４１及び４２を１つのバスに結合してもよいが、この
場合には単一ハスを時分製化してデータ転送が行なわれ
る。データ回路３３とシステム記憶３０の間の転送を制
御する際、プロセッサ３１Ｐはバス７１を介してデータ
回路３３に制御信号を与えるとともに、バス７２を介し
てシステム記憶３０にアドレス及び順序制御信号をグ、
える。複数のシステム記憶アドレス・レジスタ（ＳＳＡ
Ｒ）７９はシステム記憶３０にアドレスを与える。例え
ば、８個または１６個の５ＳＡＲ７９が設けられること
がある。従って、プロセッサ３１Ｐがシステム記憶３０
をアクセスするとき、プロセッサ３ＩＰはシステム記憶
３０のアドレスを５ＳＡＲ７９に与えるだけではなく、
５ＳＡＲ７９のどれがシステム記憶３０をアクセスする
際に使用されるべきかも指示する。メモリに対する多重
アドレッシング・レジスタは周知であるので、これ以上
の説明は省略する。 キャッシュ４０が複数の５ＳＡＲ７９を有するとき、プ
ロセッサ３１Ｐはキャッシュ４０（システム記憶３０の
一部分）のアドレスを５ＳＡＲ７９にロードすることに
よってシステム記憶３０を準備させるので、連続する順
次ブロックの中間で５ＳＡＲ７９に前記アドレスをロー
ドしなくても済む。従って、順次データ転送の間、プロ
セッサ３１ＰはＳ Ｓ Ａ Ｒを参照するたけで、キャ
ッシュ４０とＤＡＳＤ１６〜１８の間のデータ信号の転
送を開始させる。単一のＳ’５ＡＲ７９Ｌか設けられて
いない場合は、レコード転送の途中でアドレスが単一の
５ＳＡＲ７９にロードされる。同様に、キャッシュ４０
はシステム記憶３０内の所与のアドレス空間を有する点
に注１」する必要がある。Ｆ）ＩＲ４３は異なるアドレ
ス範囲を有するａＳＳＡＲ７９はシステム記憶３０のメ
モリ・アレイの外側にある別個の電子レジスタである。 プロセッサ３１Ｐは参照番号５１〜５４をイ４された単
一バスによってチャネル・アダプタ３２と通信する。 フロセッサ３１Ｐのオペレーションは制御記憶７３に記
憶されたマイクロコード・プロゲラｊ１に従って行なわ
牲る。制御記憶７３は書込可能であることが望ましいが
、その一部分は書込可能で、他の部分は読取専用であっ
てもよい。バス７４はプロセッサ３ ］、 Ｐを制御記
憶７３に接続する。制御記憶７３には、Ａ ＣＥ ５０
の機能を実現するプログラムＡＣＥ ５０ Ｐ、ＤＡＣ
５６の機能を実現するプログラムＤＡＣ５６Ｐ、ＣＡＣ
：６１の機能を実現するプログラムＣＡＣ６１１）、及
び周辺記憶システム１０のオペレーションに必要な他の
プログラムであって、本発明を理解するのに必要としな
いプロゲラ１１０■〕７５が含まれる。プログラム５０
■）、５６Ｉ〕及び６１ Ｐを介して周辺記憶システム
１０を制御するためにプロセッサ３１１）によって使用
されるＩノジスタには、ＣＣＢ６３、ＬＤＣＢ６２、待
ち行列レジスタ６９、ＡＤＥＢ７６．５ＩＴ４５、装置
バンファ７７、Ｌ Ｋ ）） ２５及びＢ Ｓ Ｔ ７
８が含まれる。大容量のキャッシュが使用される場合、
または複数の記憶ディレクタすなわち制御装置が使用さ
れる場合は、５ＩＴ４５はシステム記憶３０に記憶され
るのが望ましい。 性能向上のためには、５ＩＴ４５の１ページを含む１組
のレジスタが制御記憶７３に予約されることがある。シ
ステム記憶３０が複数の制御３１によって共用されると
きには、５ＩＴ４５は常にシステム記憶；３０に記憶さ
れる。 第２図に示さｉｔ、た実施例のオペレーションは第３図
〜第１５図を参照することによって最もよく理解される
。これらの図面は本発明のオペレーションを理解するの
に必要な詳細なデータ構造ならびにマイクロコード部分
の論理流れ図である。第３図は本発明に従って周辺記憶
システム１０を動作させるためにプ［Ｉセッサ３１１３
によって使用さ」しるデータの構造を示ず。１．、 Ｉ
） ＣＢ ６２は４つのセクションを構成する一連の１
ノジスタであって、制御記憶７；３内のデータ信号を含
む。最初のセクションＦ ＯＴＪ Ｎ Ｄ ８０は一般
的なオペレーションの感覚で周辺記憶システ／、ｌｏの
機能を定義し月一つ支援する、いわゆる基礎データ構造
である。ＰＰＡ１．＜ＭＳ８１は後に説明するページン
グ・パラメータ・セラ１〜・コマンドによって確立され
るベージング゛及びスワツピング機能を定義するような
パラメータに関連するＬＤＣ：Ｂ６２の部分である。 ＣＰ Ａ １．＜ Ｍ Ｓ ８２はホス１−１１から出
さ扛だセクダセット・コマンド、シーク・コマンド、Ｉ
Ｄ探索コマンドのようなコマンド・パラメータを含む。 これらのコマンドは既知のディスク記憶装置に関連して
使用されるコマンドである。ＲＰ Ａ ＲＭＳ８３は読
取活動、すなわちデータ信号をＤＡＳＤ１６〜１８から
キャッシュ４０に転送する動作を支援するためのパラメ
ータを含む。 ＦＯＵＮＤ８０はＯＤＥビット９０を含む。これは装置
終了（ＤｌΣ）が周辺記憶システム１０によるものであ
るかどうかをホスト１１に知らせる。 ＣＮＬ ＭＡＳＫ９１はどのチャネル・アダプタ３２
が現在のコマンドを受取ったか、すなわち論理装置がど
のチャネルに関連を有するかを指示するビット・パター
ンを有する。ＬＤＡＤＤＲ９２はコマンドとともに受取
った論理アドレス、すなわち第１図のアドレス・バイト
２０のＡＣ及びＤＥＶのピッ１〜・パターンを指示する
コードを含む。 ＣＭＤ９３は第１図のコマンド・バイト２１からのコー
ドを含む。５ＥＱ９４は第１図のコマンド修飾バイト２
２にあるＳＥＱセクションからの内容を含む。０ＣＲ９
５はチャネル・コマンド再試行が周辺記憶システム１０
によってボス１〜１１に送られたかどうかを指示する。 これに関して、キャッシュ・ミスがＭＩ ＳＳセクショ
ン９６で指示されているときは、チャネル・コマンド再
試行がポスト１１に送ら九たことを示す。従って、Ｌ
Ｉ）ＣＢ６２はキャッシュ４０のキャッシュ・ミスが生
じた時機と周辺記憶システム１０か適切なＣＣＲ倍信号
供給したかどうかを知らせる。チャネル・コマンド再試
行は、ホス１−１１に苅し、周辺コマンドの実行を遅延
させる必要があることを知らせるだけである。コマンド
実行が可能な状態に達したとき、周辺記憶システｂ ］
、 Ｏは装置終了（ＤＥ）信号をホスｈｌｌに送る。す
るとホス１へ１１は２回目の周辺コマンドを送り、これ
に応じて該コマンドが周辺記憶システム１０によって実
行可能になる。 ＰＰＡＭＳ８１はＷＯビット９８及びＲＱピッ１〜９９
を含み、該ビットはＬＤＣＢ６２に関連するＩＣＷチェ
ーンが読取または書込オペレーションのために本発明の
口〜ル・モードを使用することを知らせる。順次ビット
、すなわち５ＥＱ１００はコマンド修飾バイト２２中の
順次ビットＳ ＥＱに相当する。標識ＲＤＩＯＩはコマ
ンド修飾ハイド２２のＲＤセクションに相当する。Ｂ
Ｃ０ＵＮＴ１０２はハイド２３からのブロック数を含
む。順次データの各々のブロックがホスト１１に転送さ
れるごとに、Ｂ Ｃ０ＵＮＴ１０２は１ずつ減少され
る。従ッテ、Ｂ Ｃ０ＵＮＴ１０２はキャッシュ４０
を介してホスト１１へなお転送されるべきブロック数を
表わす。仮想環境では＋３ＡＳＥ ＣＹＬ１０３は順
次データを転送するようなりＡＳＤ１６〜１８のシリン
ダ・アドレスＣを含む。多重シリツタ要求の場合は、Ｔ
３ＡＳＥ ＣＹ Ｌ １．０３は仮想側算機（ＶＭ）の
ミニディスクの値Ｃを含む。 ＣＰＡＲＭＳ８２は、ＤＡＳＤのシーク・アドレスを含
む５ＥＥＫ ＡＤＤＲ１０４、新しいコマンド・チェ
ーンが開始したことを表わすＳＩＯピッＩへ１０４ Ａ
、最後または現在のＩＤ探索引数を含むＳ Ｉ Ｄ １
０５、及び最後または現在のセクタ・セラ１〜値を含む
ＳｌスＣｌ” １０６を有する。 ＲＰ Ａ ＲＭ Ｓ ８３ばＤＡＳＤ １６〜１８から
キャッシュ４０へのデータ転送が要求されていることを
表わすＲＩにＱＤ］、］、Ｏを含む。ＲＩ Ｐ １ ］
、 １は１つＡＳＤ１６−１８からキャッシュ４０への
読取が進行中であることを表わす。ＲＡ］］２はＩＤＡ
ＳＤ１６〜１８からの読取が完了し且つ一定の後処理機
能が実行中であることを表わす。Ｄ Ａ １１）１’）
Ｒ］ ｌ ３はアドレスされている実際のＤ Ａ Ｓ
Ｄ１６〜１８を表わずア］−レス・パイ１へ２０ （
第１図）からのヒラ１へ・パターン１つＥＶを含む。Ｄ
ＩＲＩＮＤト：Ｘ１１４はＤ Ｉ Ｒ４３のインデック
ス値を含み、こＪしによってＬ Ｄ ＣＢ ６２中の特
定１ノジスタで識別された論理装置に対応する項目をと
のブイレフ１−り項目レジスタが含むかを表わす。 ５ＳＡＲＩ １５は、ＤＡＳＤ＋、６〜１８及びキャッ
シュ４０の間のデータ転送でキャッシュ４０をアクセス
する際にどの５ＳＡＲ７９が使用されるかを識別する。 ５ＡＶＥ １１９は、割込オペレーションを含む各種の
オペレーションの間にプロセッサ３１Ｐが制御データ信
号をセーブするのに使用するＬＤＣＢ ６２のレジスタ
領域を指示する。 ＡＤＩ尤Ｂ７６はＤＩＲ４３の各々の項目と同じように
構成される。従って、ＡＤＥＢ７６の説明はＤ Ｉ Ｒ
４，３の場合と同様である。ＤＩＲ４３ならびにＡＤＥ
Ｂ ７６の各項目において、ＩＮＤＥＸ１０７はブイ
レフＩ−り項目の論理アドレスである。このフィールド
は各項目の自己識別データを含む。セクション１０８は
キャッシュ４０に記憶されたデータまたは記憶のために
割当てられたデータに対応するＤＡＳＤ１６〜１８のア
ドレスを含む。ＣＣＰはシリンダの物理アドレス、すな
わちＤＡＳＤ １６〜１８のシリンダの実際の物理アド
レスであり、）Ｉはヘッド・アドレス、Ｒはレコード・
アドレス、Ｄはアドレス・バイト２０のセクションＤＥ
Ｖに対応する装置アドレスのビット・パターン、５ＥＣ
ＴＯＲは実際のセクタの値、すなわちディスクの回転位
置−この位置から読取が始まる−である。４レコードを
有するトラツタについては、Ｒの値は１から４まで変り
うるが、Ｓ Ｅ ＣＴ ＯＲの値は実際のセクタ・アド
レスである。Ｄ Ａ Ｓ Ｄをアドレス指定する際、Ｒ
の値は通常のようにバイ１−・レベルで回転位置標識に
変換される。あるホス１へのオペレーティング・システ
ムにおけるＲの値ば１〜１２０また他の数値の範囲に分
布しうる。このような場合には、より大きいＲの値は１
へラック内のレコード数Ｎを法とする値に減少され、ぞ
してＲの値（モジュロＮ）はディスクの回転アドレスに
変換される。このようなセクタの値は最小限の待時間遅
延でレコードのアクセスを開始するのに適している。ｃ
ｃｒ、は論理装置に与えられるような論理シリンダ・ア
ドレスである。［、ｉ Ｎ Ｋ １．０９は各ハツシュ
・クラスの全項目を互いに連係させるためにｒｌｉ−に
連係されたリストのデータ信号コー１〜を含む。所与の
ハツシュ・クラスの最後の項目はチェーン終了またはク
ラス終了を指示する特定のコード・パターン（複数の０
）を有する。Ｍピッ１〜２６９はキャッシュ４０にある
データがＤ Ａ Ｓ Ｄ １．６− １８から受取られ
て以来、変更されたかどうかを表わす。 Ｄ Ｉ Ｒ４３の各項目に他のコードが追加されること
もあるが、それは本発明の理解とは無関係である。例え
ば、各々の項目にＭ ＲＵ −Ｌ、 ＲＵリストが含ま
れることがある。 ｒ、、 Ｋ Ｐ ２５はプログラムＡＣＥ５０Ｐ、ＤＡ
Ｃ５６Ｉ〕及びＣａＣ２１Ｐによってアクセス可能な制
御記憶７３中の領域であって、これらのマイクロコード
・ユニットの実行の相互作用を制御するための連係ポー
トまたはメツレージ領域を構成する。ある実施例では、
Ａ ＣＥ ５０ Ｐ及びＤＡＣ５６Ｐは１つのコード・
セグメントとして扱われ、ＬＫＰ２５は前記２つのマイ
クロコート・セクションによって単一のユニットとして
アクセスさｉｚる。いずれにせよ、前記ポートの構造は
コード・ポイントＣｐ ｔ ２４を含み、これは該ボー
１〜に制御データを記入したコード部分を識別する。す
なわち、ＣａＣ２１ＰがＬＫＰ２５に項目を記入すると
、ＤＡＣ５６Ｐは制御データを取出し、その機能を実行
する。次いで、ＣＡＣ６］、Ｐの要求に応答してＤＡＣ
５６ＰがＬ Ｋ Ｐ ２５に新し、いデータを入れると
、ＣＰ１２４はＤ Ａ Ｃ５６Ｐが供給したデータがコ
ード実行におけるどの点に関連するかをＣＡＣ６１Ｐに
指示するので、ＣΔＣ６］■〕はＤＡＣ５６Ｐの応答１
．こ基づいて処理を継続することかできる。Ｐ ＲＩ
ＯＲＩ Ｔ Ｙセクション１２５はＬ Ｋ Ｐ ２５に
記入された要求が高い優先順位、低い優先順位または処
理続行のいずれであるかを指爪するコードを有する。Ｖ
ピッｌ−］ ２６ばＴ−Ｋ Ｐ ２５の項目が有効であ
るかどうか、ずなわぢ動作を必要とする新しい項目であ
るかどうか指示する。１．） Ａ Ｄ Ｄ Ｒセクショ
ン】２７（まア１ヘレス゛バイ１−２０から（７）ＤＥ
Ｖ：］−ドを含み、Ｄ Ａ Ｓ Ｉ）１６〜１８のどれ
が現在のＬＫＰ２５の制御データ信号に関連しているか
を識別する。ＰＡＲＭＳ１２８はメツセージ、すなわち
実行されるべき機能、またはステータス等に関連する各
種のパラメータを含む。ゴＲＪ、１’Ｒ２及び’ｒＲ３
はロール・モードオペレーションの変形における３トラ
ツクの各々のあるレコード数を指定する。 ＢＳＴ７８は１つＡ Ｓ Ｄ １６〜１８の各々ごとに
１組のレジスタを有する。最初のレジスタはＤＥＬ、、
Ｅ ））セクション１２０を含み、このセクションは
ディレクトリ・インデックス１２２〜１２３を指す１〜
８のインデックス値を有する。これらのインデックスは
ＤＩＲ４３の削除される入き項目を識別する。ＥＫ １
２１はＢＳＴ７８のテーブルにある有効項目数のカウン
トを含む。第１のディレクトリ・インデックスは常にデ
ィレクトリ・インデックス１２２に記憶されるが、第８
のインデックスは常にディレクトリ・インデックス１２
３に記憶される。ＥＫ１２１にある値が３の場合、第３
のディレクトリ・インデックスがアクセスされる。ディ
レクトリ・インデックスはＤＩＲ４３の項目の論理アド
レスであり、従ってＤＩＲ４３の迅速なアクセスを与え
る。 システム記憶３０とＤＡＳＤ１６〜１８の間のオペレー
ションは非同期的であって、ホスト１１とＤＡＳＤ１６
〜１８の間のオペレーション及びホスト１１とシステム
記憶３０の間のオペレーションとは独立している。この
独立性を達成するため、１組の読取待行列及び書込待行
列が待行列レジスタ６９のセットに確立されている。待
行列レジスタ６９（第３図）は書込待行列８５を含み、
該待行列はＤＯ〜Ｄ４・・・・・・・・と表記された装
置ごとに別個の待行列を有する。各々の書込待行列は１
つｌＲ４３のＩＮＤＥＸ１０７に対応するインデックス
を有する。書込待行列はまた、Ｄ Ａ Ｓ Ｄ １６〜
１８をアクセスするために必要なシーク引数、ｇ索引数
、セクタ、装置マスクを含むアドレスを記憶するととも
にキャッシュ・ブロック・アドレス及びシステム記憶３
０をアドレス指定するの°に使用される５ＳＡＲ７９の
ようなキャツシコ４０をアクセスするためのアドレスを
記憶する。連係フィール１〜（図示せず）を設けてそこ
にポインタを保持させることもできるが、このようにす
ると、所与の装置に対する書込待行列８５中の次の項１
１をポイントすることができるし、あるいは次の装置書
込オペレーション（すなわち、ＤＡＳＤ１６〜１８に次
に書込まれるべきキャッシュ４０中のページ）をポイン
トすることができる。従って、各々の書込待行列８５は
所与のＤＡＳＤ１６〜１８に書込まれるべきレコードま
たはデータ・ブロックをアクセスするためにキャッシュ
４０に対する１つ以上の参照を含むことができる。 待行列レジスタ６９はまた読取待行列を含み、その各々
は読取待行列８６及び８７を含む。各々の読取待行列は
ラウントロピン（ｒｏｕｎｄ−ｒｏｂｉｐ）式待行列で
ある。読取待行列８６はＬＤＣＢ６２のアドレスを含み
、これによってどの論理装置がＤＡＳＤ］、６〜１８か
らキャッシュ４０へのデータ転送を必要とするかを識別
する。読取待行列８７は各々の待行列にある３つの可能
な項目の中の１つに対するポインタを指示し、かくて次
にどの論理装置がサービスされるべきかを表わす。例え
ば、Ｄｏの読取待行列８７は番号２を有するが、これは
Ｌ Ｄ ＣＢ ２が次にサービスされ、続いてＬＤＣＢ
３がサービスされ、次いでＬＤＣＢ ］がサービスされ
ることを示す。ＤＯはＤＡＳＤ１６に関連するすべての
論理装置に対する完全な読取待行列を有する。、１）Ａ
ＳＤ１７に苅応する装置Ｄ１は２つの項目を有する。こ
の読取待行列では、読取待行列８７にポインタ番号３を
有するＬＤＣＢＩ及びＬＤＣＢ３はＬＤＣＢ３が次 サ
ービスされるへきことを指示する。読取待行列８６及び
８７をアクセスすると、プロセッサ３ＩＰは正しいＬ
ＤＣＢ６２をアクセスすることが可能となり、従ってホ
スト１１か要求した順序に関し、ＤＡＳＤ１６〜１８か
らキャッシュ４０へ適切な順序でデータを転送すること
かできる。装置読取待行列は読取待行列８６のＬ Ｄ
ＣＢポインタが走査されるのと同様にラウンＩくロビン
形式で走査される。本発明夕実施するにあたり、他の優
先順位決定様式を用いてもよい。第３図に示すレジスタ
に加えて、周辺記憶システＡｓ １０を構成する際に他
のレジスタが使用されることがある。これらのレジスタ
は図示された環境で本発明がいかに動作するかを理解す
るのに必要ではない。 ロール・モードのデータ転送オペレーションが循環記憶
媒体の循環特性に完全に同期しない場合には、代替実施
例をロール・モードで動作させるアルゴリズムを確立す
るのに第３図に示すテーブル８４が有用である。Ｌ Ｋ
Ｐ ＫはどのＩＣＷが次にアクセスされるべきかを指
示するカウンタである。ＩＮＤＥＸ部分は所与のトラッ
クすなわちデータ記憶領域のクループから転送されるレ
コード数を指示する。ＴＫは後に説明するように現在の
ロール・モードに対する相対的ｌ・ラック番号である。 ＴＲ１，、ＴＲ２及びＴＲ３は３つの相対的にアドレス
可能なトラックＴ１、Ｔ２及びＴ ３の各々から転送さ
れるレコード数をそれぞれ指示する。 ＲＫＩ、ＲＫ２及びＲＫ３はそれぞれのトランクＴＩ、
Ｔ２及びＴ３の現在のロール・モード・オペレーション
で転送されたレコード数を指示する。 ＲＫ４は転送されたレコードの素側カウントである。こ
のテーブルの利用の仕方については後に第６表に関連し
て説明する。 第４図は読取または書込データ転送におけるＣＣＷおよ
びＩＣＷの順序を説明する。読取転送はデータ信号をア
ドレス指定されたＤＡＳＤ１６〜１８からホスト１１に
転送するものであり、書込転送は逆方向のデータ転送で
ある。ＣＣＷ１３０のチェーンはページング・パラメー
タ・セラ１〜（ＳＰＰ）１．３２で開始する。第７図は
周辺記憶システム１０による前記のようなコマン１くの
実行を示す。基本的には、ＳＰ’Ｐ１３２は順次データ
が周辺記憶システム１０からホス１−１１へ転送される
へきかどうかを設定するとともに、ＣＣＷＩ９（第１図
）のコマンド修飾バイト２２で識別された他のパラメー
タを設定する。いったん、Ｓ Ｆ）Ｐ２Ｓ５が周辺記憶
システ１１１０に対しオペレーションのパラメータを指
示した場合、シークＣＣＷ１３３はシーク・コマンドを
生せしめこれを周辺記憶システム１０にダ・える。ある
実施例では、シーク・パラメータはＳＰＰコマンＩ−に
組込まれている。通常のＤＡＳＤアーキテクチャを使用
すると、シークの後にセクタ・セラＩ−ＣＣＷ１３４が
続き、その後にＩＤイコール探索（ＳＩＤＥ）コマンド
１３５が続く。ここで、周辺記憶システム１ｏは読取Ｃ
ＣＷ１３６によってアドレス指定されたＤＡＳＤ１６〜
１８からデータを読取ることが可能である。読取コマン
ドを受取った場合、周辺記憶システム１０はカラム１３
１に指示された動作を与える。第１に、シーク、セクタ
・セラ１〜及び５ＩＤＥコマンドがスタック１４０にス
タックされる。参照番号１３７の箇所では、第１図に関
して説明したように、ＤＩＲ４３の探索が行なわれる。 ヒツト、すなわち要求されたデータがキャッシュ４０に
ある場合は、該データは直ちに矢印１３８で示すように
キャッシュ４０からホスト１１へ、前記コマンドを受取
ったチャネル・アダプタ３２を介して転送される。そｉ
ｔに対して。 もし、データがキャッシュ４０になかったことをＤ Ｉ
Ｒ４３が指示す、ｌｔば、矢印１４１で示ずようにミ
スが生じる。チャネル・コマンド再試行（ＣＣ１０は矢
印１４４で示すように周辺記憶システム１０によって供
給さ九る。これは、装置終了信号が周辺記憶システムｌ
Ｏから受取られたとき、同じ読取コマンドを周辺記憶シ
ステム１０に送ることによって読取ＣＣＷ１３６がチャ
ネルによって再実行されなけ扛ばならないことをホスト
１１に知らせる。前記動作が行なわれている間に、周辺
記憶システム１０はシークＣＣＷ１４３で始まるＩＣＷ
Ｉ４３〜１４８のチェーンを構成する。 このシークＩＣＷ］４３は第５図の変換器：３４゜をア
１くレスされたシリンダのトラックへ移動させるだめの
ものであり、ホスト１Ｊから受取られたスタック］、
４０中のシーク・コマンドから得られる。多重トラック
・オペレーションの場合は、■ＣＷはｉ Ｉ）探索パラ
メータから取出される。シークＩＣＷ１４３（７）後に
はオリエンＩ−Ｉ ＣＷ ］、 ４４が続く。オリエン
トＩ ＣＷ １４４はＩっＡＣ５６Ｐをアクティブにし
、（第５図の）ディスク・レコード面３３０．３３１．
３３２及び３３３のうち選択された面でヘッド３４０が
次に出合う最初の完全なレコードを識別する。次の完全
なレコード領域を識別する際の最初のステップは、いわ
ゆるアドレス・マーク３３５の探索である。Ｄ Ａ Ｓ
Ｄではトランクに記録されたこの特別の信号は後続信
号がレコード・カラン１−・フィールド（ＩＤ）である
ことを意味する。最初のアドレス・マーク（インデック
ス）に出合うと、ＤＡＣ５６Ｐは現在の回転位置（Ｒ１
はインデックスに続き、Ｒ２は９０度の回転位置である
、等）を確かめるためファイルされたレコード・カウン
タを読取る。図示の実施例における時間的束縛のため、
次のレコードに続くレコードがアクセスされる。すなわ
ち、もしＲ１が現在の回転位置にあれば、レコードＲ２
が無条件にアクセスされる。キャッシュ・セットＩ Ｃ
ＷＩ ４５は、ＤＡＣ５６Ｐｌ＃活性化することにより
、転送されるべきレコードのキャッシュ・アドレスを５
ＳＡＲ７９へ転送する。これらのアドレスの転送順序は
、変換器すなわち・＼ラド３４０がＤＡＳＤレコード・
ディスク上でこれらのレコードと出合う順序と同じであ
る。こわらの識別されたレコードに対するキャッシュ・
アドレスはＬ Ｋ Ｐ ２５から取出され、５ＳＡＲ７
９に書込まれる。この場合、次に出合う最初のレコード
のキャッシュ・アドレスは番号０で識別される５ＳＡＲ
７９に置かれ、その次に出合うレコードのキャッシュ・
アドレスは番号１で識別されるＳ Ｓ Ａ Ｒ７９に置
かれ、以下同様の操作が転送される全レコードについて
行なわれる。複数のデータ・ブロックが転送されようと
しているときは、複数のキャッシュ・セラ１−ＩＣＷが
参照番号１４６で示すように生しる。そして、５ＩＤＥ
ＣＣＷ１３５に対応する５ＩＤＥ ＩＣＷｌ、４
．７が生じる。５ＩＤＥ ＩＣＷ１４７は最初のキャ
ッシュ・セラＩ〜Ｉ ＣＷ １４５に対応し、アクセス
されるべきレコードが次に生じるレコードであることを
確立する。その後、ロール・モード・オペレーションで
は５ＩＩ）Ｅコマンドは使用されない。これは複数のデ
ータ・ブロックがただ１つの５ＩＤＥ ＩＣＷ１４７
を使用して順次に読取られることを、意味する。次いで
、転送されるデータ・ブロック数に等しい数の読取ＩＣ
Ｗ１．４８がｒ）ＡＣ５６ＰによってＬ Ｋ Ｐ ２５
から取出され、Ｓ Ｅ Ｔ ＣＡ ＣＨＥＩＣＷ数に
よって示された所定のデータ・ブロック数を読取る。（
アドレス指定されたＤ Ａ ５Ｄ１６〜］８とＳ Ｓ
Ａ Ｒ，９７にセラ１−されたキャツシュ・アドレスと
の間でデータを転送する）読取が完了すると、矢印１５
０で示すように、周辺記憶システム１０はホス１へ１１
に装置終了（ＤＥ）を供給する。ホス１−１１はこれに
直ちに応答し読取ＣＣＷ１３６に対応する周辺コマンド
を参照番号１５１の箇所で再び出す。もちろん、ＩＣＷ
チェーンは実行されたばかりであるから、周辺記憶シス
テム１０がＤＩＲ４３を探索すると、参照番号１５２で
示すようにヒラ１〜を生ずる。そして、矢印１５３で示
すように、データはキャッシュ４０からホスト１１に転
送される。読取ＣＣＷ１３６で要求されたデータ・ブロ
ックについてデータが転送されなかった場合、もう１つ
のミスが生じ、そしてもし次の再試行が失敗すＡしば、
ホス１−１１にエラー・ステータスが報告される。この
エラー・ステータスは、周辺記憶システム１０がシリン
ダ及びヘッド・アドレスでアドレス指定されたＤＡＳ
Ｄ １６〜１８からデータを転送できなかった事実を反
映する。そして、ホス１〜１１は直接アクセス（ＡＣ＝
ＯＯ）を使用し、本発明の範囲外の標準ディスク記憶装
置回復方法を使用して回復を試みることができる。省略
記号１５４は前記オペレーションが高度の反復性を有す
るとともにＤＡＳＤ１６〜１８に対する種々のＣＣＷチ
ェーンがインタリーブされうろことを表わす。ＩＣＷチ
ェーンは必ずしもＣＣＷチェーンの順序には従わない。 状況によっては、ＩＣＷチェーンは後に生じるＣＣＷチ
ェーンによって構成されて使用されることがある。この
ような可能性はＣＣＷチェーント■ＣＷチェーンの非同
期的側面を表わす。通常、最初のＣＣＷチェーンは最初
に生じるＩＣＷチェーンをもたらす。いずれにせよ、Ｄ
ＡＳＤｌ、６〜１８の各々について個々のＩＣＷチェー
ンがアクティブになりうる。 第５図はＤＡＳＤｌ、６における１〜ラツクのシリンダ
を本発明の実施に影響する機能的側面とともに示す。本
発明の理解を容易にするためＤＡＳＤｌ６の部分を強調
するように第５図は簡略化して示されている。代表的な
り Ａ、 Ｓ Ｄはディジタル信号を磁気的に記録する
磁気被膜面を有する複数のディスク３３０．３３１，３
３２及び３３３を含む。ディスク３３３の表面は典型的
に１組のサーボ信号を有し、ディスク３３０，３３１及
び３３２のそれぞれの記録面に対して放射状に移動可能
□ な関係で、くし支持（ｃｏｍｂ ５ｕｐｐ
ｏｒｔ）構造３４２における複数のヘッド３４０の放射
状位置をＤＡＳＤ １６に対して識別する。１〜ランス
ジユーサすなわちヘッド３４１はディスク３３３の表面
に沿って移動して前記サーボ信号をセンスすることにょ
１ リ、それぞ九の記録面」二の複数のレコー
ド・１〜ラツクに関しヘッド３４０の放射状位置が正確
に支持する。例えば、ディスク３３０は背中合せの面ニ
一対のトラック３６０及び３６］を有する。これらはデ
ィスク３３１のレコード・１〜ラツク３６２及び３３３
ならびにディスク３３２のレコード・トラック３６４及
び３６５の対応する対と放射状に一線をなす。これらの
放射状に一線をなす１〜う１ ツクはトラック
のシリンダを構成する。実際の例では、図示のものより
一層多い複数のレコード・ディスクが使用されて、１７
．１８またはそれ以上のレコード・トラックがトラック
のシリンダ３３４を構成する。更に図示の実施例では、
それぞれのレコード・トラックは複数の部分に分割され
、その各々の部分は４０９６データ・バイトの単一レコ
ードを有する。レコード領域は図面上では、アドレス・
マーク３３５によって分離されているように示されてお
り、各々のレコード領域はＤＡＳＤの通常のアドレス・
セクタに関連しうる回転アドレスを有する。本発明を使
用して構成された１つの実施例では、アドレス・マーク
３３５はレコード識別子（ピッ１−・パターン）の開始
部であり、それぞＪしのレコー１く・１−ラックにおい
て普通の１へランク・インデックス・マーク（図示せず
）に関して任意に選択された位置に置かれている。 すなわち、シリンダに対するシークが完了すると、アド
レス・マーク（Ａ Ｍ）に対する探索が現在の回転位置
とは無関係に行なわれる。最初に検出されたＡＭによっ
て、到来するレコードの書込まれた識別子（ＩＩ））が
読取られる。このＩＤはその変換器すなわちヘラ＋：
３４０に関するトラックの現在の回転位置をす、える。 もしインデックス、が検出されれば、レコードＩＤのＲ
１が使用される。 このＩＤはロール・モードが開始するＩＣＷのチェーン
におけるオフセラ１−を決定する。この動作はＩＣＷチ
ェーンをディスク回転方向に向ける。 スイッチ・システム３４３は電子速度でレコード・トラ
ック間の切替を可能にする。これはシリンダ３３４のレ
コー１〜・１〜ラツクがそれぞれのディスク３３０等の
回転の待時間を条件として迅速にアクセスされうろこと
を意味する。従って、レコード・トラックによるオペレ
ーションはシリンダを基準として行なうのが望ましい。 スイッチ・システム３４３はＤＡＡ３４及びＤＣＡ３５
を介してデータ回路３３（第２図）に接続されたバス３
４４と信号を授受する。ＤＡＳＤ１６〜１８内にあるこ
とが望ましいパターン検出器３４５は、ビット・パター
ンすなわちアドレス・マーク３３５を検出し、これに応
じて割込信号としてバス７１を介してプロセッサ３１Ｐ
に中継される同期入力信号３４６を供給する。この信号
はポーリングされることがあり、割込信号とした用語は
前記いず扛かを含むことを、意図するものである。この
同期入力割込信号は後に説明するように、ロール・モー
ドオペレーションに関して使用される。線３４７のフィ
ールド完了信号もパターン検出器３４５によって供給さ
れる。この信号は、１ノコード・トラックからデータ回
路３３へ１つのデーラダフィールドが良好に転送された
こと、従ってそのデータ内容をプロセッサ３１． Ｐが
使用しうろことをプロセッサ３１Ｐに知らせる。例えば
、１ノコード識別フイールドは３バイ１〜の識別データ
を有することがある。これらの３パイ１〜がバス３４４
を介して良好に転送されたことをパターン検出器３４５
か検出したとき、線３４７のフィールド完了割込がプロ
セッサ３１． Ｐに送られる。パターン検出器３４５と
バス３４４の間の接続は第２図のＤＯｌ６からＤ ＣＡ
３５、ＤＡＡ３４への接続及び通常、データ回路３３
内で見出される接続（図示せず）を図式化することを意
図している。バス３４４上の信号はキャッシュ４０に、
またはバス４０からチャネル・アダプタ３２を介してホ
スト１１に送られることがある。 サーボ・センス・ヘッド３４１によるヘッド３４０のサ
ーボ位置決定は、プロセッサ３１Ｐから線３５１を介し
て受取られたシリンダ３３４の放射状位置アドレスｒｒ
ＣＣｕに基づいてサーボ回路３５０によって与えられ
る。ヘッド・シークの完了は４％ ３５５を介してプロ
セッサ３１Ｐにシーク完了信号を供給するサーボ回路３
５０によって指示される。もちろん、これらのアドレス
信号の実際の転送は、第２図に示すように且つ通常の技
術で実施されているように、プロセッサ３１Ｐからデー
タ回路３３、ＤＡＡ３４、ＤＣＡ３５を介してＤｏ
１６に向って行なわれる。ＲＰＳ検出器３５２は矢印３
５３で示すように、プロセッサ３１Ｐからセクタ・セッ
トすなわち回転位置信号を受取る。そしてＲＰＳ検出器
３５２はディスク３３０〜３３３の現在の回転位置とセ
クタ・セットの値を比較し、両者が等しいときは、回転
位置がセクタ・セット値であることを指示する信号を線
３５４を介して送る。この信号は最終的にはプロセッサ
３ ］、 Ｐに到達する。プロセッサ３１Ｐは、ホスト
１１とＤｏ １６の間のデータ転送を監視しているとき
、Ｄｏ １６がコマンド・チェーンを続けることが可
能であることをホス１〜１１． Ｉｃ知らせる。ホスト
１１は通常の方法で応答してデータを転送する。キャッ
シュ４０とＤＯｌ、６の間でデータが転送中であるとき
、プロセッサ３１ＰのＤＡＣ５６ＰはＬ Ｋ Ｐ ２５
に動作可能情報を記憶し且つプロセッサ３１Ｐの制御を
ＣＡＣ６１ＰＥ転送することにより、キャッシュ４０及
び５ＳＡＲ７９がＤｏ １６とキャッシュ４０の間で
データを転送するために準備されるようにする。 第６図は図示のシステムにおける本発明のオペレーショ
ンを５種類の各モードごとに同義′で示す。 モート１は期待されるロール・モード・オペレーション
を与えるのに必要な制御が簡単であるとり）う理由で良
好なモードである。モード１のオペレーションの属性に
はレコード・トラックのインデックスに対するロール・
モード・データ転送の迅速な同期が含まれる。いったん
、ロール・モード・オペレーションがインデックスに同
期された後は、データ転送は後に明らかになるように最
も効率的になる。レコード・トランクのシリンダは５種
類の各モードごとに図表形式で示される。参照番号３６
０乃至３６７はそれぞれ、単一のレコード・１−ラック
・シリンダの異なるレコード面上の別個のレコード・１
〜ラツクを示す。参照番号３３５によって示された複数
の縦線は第５図のレコード境界回転位置ずなわちアドレ
ス・マーク３３５にそれぞ汎対応する。左側の縦線はシ
リンダのすへてのレコード・１〜ラツクのインデックス
３７０のマークを示す。参照の便宜上、各々のトラック
は各々の図表の最下部に沿ってＲ］、）（２、Ｒ３及び
Ｒ４と命名された４つのレコードを記憶するものとする
。モードの各々は３７１で始まり３７２に及ぶアドレス
・エクステントに関して記述されているので、トラック
３６２では３レコード領域が使用されるのに対し！−ラ
ンク３６７では２レコード領域が使用される。トラック
３６２と１−ラック３６７の間に介在する１−ラック３
６３〜３６Ｇはそれぞれ、定義されたエクステン１−に
４レコードを記憶する。ハツチング領域３７３は前にキ
ャッシュ４０に転送されているデータを表わす。ここで
説明を行なうにあたり、データ・アクセス要求がホスト
］１から受取られた結果、参照番号３７４の箇所でキャ
ッシュ・ミスが生ずる。すなわち１〜ラツク３６３のレ
コー１くＲ２が要求さＩｔたが、キャッシュ４０に記憶
されていないものと仮定する。 また順次モートが指示されていると仮定する。ずなわち
ホス１〜１１はエクステン１〜３７１〜３７２の範囲内
で順次に複数のレコードを使用するつもりであることを
周辺記憶システムＪＯに通知法である。この場合、プロ
セッサ３１Ｆ〕のＣＡＣ６１Ｐは要求を分析してロール
・モード・オペレーションが続いて生じねばならないこ
とを指示する。 従って、トラック３６３のレコードＲ１で始まり１〜ラ
ンク３６４のレコードＲ４まで続けて１〜ラツク３６３
及び３６４を順次読取るために、ＩＣＷ２４のチェーン
が構成される。１−ラック３６３のレコードＲ」部分に
相当するハツチング領域３７３は、ロール・モードのオ
ペレーションをトランク・インデックス３７０と同期さ
せるために、ＤＡＳＤ１６からキャッシュ４０に再転送
される。 図示のように、トラック３６３及び３６４について使用
されるロール・モードはトラック３６３のレコードＲ３
（シークの後に出合った最初のレコードで、参照番号１
を付されている）の読取で開始する。次いで、（−ラン
ク３６３のレコードＲ４が第２のデータ・ブロックとし
て読取られる。多重トラック・オペレーションにおいて
、または■ＣＷ多重トラック・オペレーションの間に、
インデックス３７０に達すると、ＤＡＳＤは自動的に読
取を次のトラック３６４にスイッチする。他の実施例で
は、トラック・スイッチングは多くの現在の１つＡＳＤ
記憶システムにおけるようにＤＡ、Ｃ５６によって制御
される。第３のレコード読取はトラック３６４のレコー
ドＲ１であり、これに続いて同じトラックのレコードＲ
２、Ｒ３、Ｒ４（データ・ブロック４．５．６）の順に
読取られる。そして・ヘッド・スイッチ・コマンドは１
へラックを最初のトラックにスイッチすることにより、
トラック３６３のレコードＲ１−Ｄ Ａ Ｓ Ｄからキ
ャッシュ４０へのデータをステージングによって複製さ
れたレコード−の読取りを行なわしめる。このオペレー
ションは転送中の最後のレコードとしてトラック３６３
のレコードＲ２を読取ることによって完了する。このＲ
２を読取るためのＩＣＷにあるＥＯＰフラグはロール・
モード・オペレーションの完了を指示する。この時点で
、２つの完全なデータ・トラックがＤ Ａ、 Ｓ Ｉ）
］、 ６からキャッシュ４０に転送済であり、また１
−ラック３６３のレコードＲ１は再びステージングされ
ているので、これによってＤ Ａ Ｓ Ｄのインデック
ス３７０に対するロール・モートの同期がとられている
。ステージングされたレコードのみがキャッシュ４０に
前のコピーを有する場合、前のコピーは保持されるがス
テージングされたばかりのコピーはキャッシュ４０から
廃棄される。 その後、ホスｌ−１１はＤＡＳＤからキャッシュ４０に
ステージングされたデータをアクセスし参照番号３７５
の位置で次のキャッシュ・ミスが生じる。このキャッシ
ュ・ミスはインデックス３７０と同期され、トラック３
６５及び３６６のデータ内容をキャッシュ４０へ転送す
る次のロール・モードは再ステージングを省略する。図
示のように、トラック３６５のレコードＲ４が最初に読
取られるレコードであり、これに続いてトラック３６６
のレコードＲ１〜Ｒ４が読取られる。このオペレーショ
ンはｌ−ランク３６５のレコードＲ１〜Ｒ３をロール・
モード転送のデータ・ブロック６．７及び８として転送
することによって終了する。 次のキャッシュ・ミスは参照番号３７６の位置で生じる
。この場合も、インデックス３７０との同期が得られる
。しかしながら、定義されたエクステント３７１〜３７
２にはトラック３６７の２つのレコードＲ１及びＲ２が
残っているだけであるから、ロール・モード・オペレー
ションは開始されない。というよりはむしろ、レコード
Ｒ１及びＲ２に対する参照番号に１及びに２によって示
される直接データ転送によってトランク３６７の前半部
からキャッシュ４０にデータが転送される。 トラック３６３〜３６６の転送での待時間遅延及びＲＰ
Ｓミスの回避とは反対に、レコードＲ］及びＲ２のアク
セスはデータ転送の待時間遅延に左右される。 モード１Ａはトラック３６３のレコードＲ１の再ステー
ジングを回避しながらロール・モードをインデックス３
７０と同期化することを示す。参照番号３７４て示すよ
うに最初のキャッシュ・ミスが生じた場合、１−ラック
３６３のレコードＲ２〜Ｒ４はそれぞれ、参照番号Ｋ
ｌ、Ｒ２及びに３で示すように通常のデータ転送オペレ
ーションによってキャッシュ４０に昇格さ扛る。この転
送では、曹通の待時間遅延が生じるので、データ転送は
常にトランク３６３のレコードＲ２で始まる。 このオペレーション・モードが望ましいのは、レコード
のデータ転送時間が待時間のかなりの部分を占めるよう
な場合である。例えば、トラック３６３の通常の転送に
１、Ｒ２、Ｒ３を与えるというよりはむしろ、トラック
３６３に２またはそれよりも少ないレコードが生じる場
合にのみ、モードＩＡを使用することが望ましいであろ
う。従って、再ステージング時間がＤＡＳＤの回転期間
の半分よりも少ない場合には、データの再転送すなわち
再ステージングが望ましい。トラック３６３のステージ
ングに続いて、参照番号３７８の位置における次のキャ
ッシュ・ミスが完全な２トラツクのロール・モードオペ
レーションを生じさせる。 モードＩＡで示すように、ロール・モード中のトラック
３６４及び３６５の昇格はトラック３６４のレコードＲ
３で開始し、表記された参照番号１乃至８の順に進行す
る。参照番号３７９の位置で次のキャッシュ・ミスが生
ずると、トラック３６６のデータのみがロール・モード
中に昇格される。 もしロール・モートがトラック３６６のレコードＲ１で
開始されたならば、２つの追加コマンドをロール・モー
ドに付加することによって前記ロール・モードはトラッ
ク３６７のレコードＲ１及びＲ２にまで及ぶ。代りに、
トラック３６６及び３６７のロール・モード昇格に関す
るコマンド・チェーンを構成するようにしてもよい。も
し、最初に出合った昇格されるべきレコードがＲ１であ
れば、トラック３６７の最初の２つのレコードが昇格さ
れる。さもなければ、Ｉ・ラック３６６の内容だけか昇
格されるが、こわはトラック３６７のＲ３及びＲ４部分
にあるレコードを読取らないで走査することによって生
じる待時間遅延を回避するためである。装置選択を減少
するための代案は、１〜ランク３６７のレコードＲ３及
びＲ４を走査するがデータを転送しないことである。 モード１［３がモードＩＡと違う点は、１−ランク３６
３に関連するに１、Ｒ２及びに３のデータ転送の代りに
、１へラック３６４全体のデータ内容もまたトラック３
６３の３レコードとともに転送されるということだけで
ある。この拡張されたデータ・ステージングは次のそし
てインデックスの同期したデータ転送を参照番号３８０
の位置まで遅延させ、これによりトラック３６５及び３
６６のデータ内容をこれら２つの１〜ラツクのロール・
モ−ドを使用してキャッシュ４０に転送することを可能
にする。ぞして、最後の２レコード、トラック３６７の
Ｒ１及びＲ２が粋通の形式で転送される。再び、参照番
号１〜８はトラック３６５及び３６Ｇからのデータ転送
順序を指示する。 モード２はデータ転送をインデックス３７０と同期させ
ずにロール・モード・オペレーションを与える。このモ
ードはいくつかの電子ヘッド・シークを必要とする。従
って、連続するレコード領域間の経過時間はヘッド・ス
イッチングをするのに十分でなけオしばならない。レコ
ード間の時間が１−ラック・スイッチングを行なうのに
不十分である場合には、「ダミー」レコードの使用、ま
たはレコードのインターレース読取（すべての偶数番号
のレコード、次にすべての奇数番号のレコー１〜という
ように、１つおきのデータを読取る）のような代りの方
法を使用することがある。モード２の読取は図示のよう
にトラック３６３に相当する最初のトラックＴＩで開始
する。読取はインデックス３７０の位置で１〜ラツクＴ
２ （トラック３６４）にスイッチする。キャッシュ・
ミスの論理位置３７４に到達し、イしてｈラック′Ｊ′
１にあるレコー１く領域がまだキャッシュ４０に転送さ
れていない場合、これらのレコード（１へランク３６３
の）（２）が読取られる。、てれらレコードの読取が完
Ｙすると、再び１−ラック′１゛２にスイッチされて１
ノコードＲ３及びＲ４が５番目及び６番目の転送レコ−
１〜として読取られ、そしてインデックスは１〜ラツク
Ｔ３（１−ラック３６５）にスイッチされて７番目のレ
コード（１−ラック３６５のＲ１，）を読取る。読取ら
れるへき最後の１ノコードは中間の１へラック′Ｊ”２
（３６４）にあって、このレコードは最初にインテック
ス３７０のマークを越えた後に最初のトラック゛Ｊ’＋
（ｌヘラツク３６３）から読取られたレコーＦＲ２（４
番［１のレコード）と同じ論理位置にある。図示のよう
に、転送された最初の１〜ラツクは１ヘラツク゛ｒ１の
Ｒ３であり１次に（ヘラツク′１゛１のＲ４、続いて１
へラックＴ２のＲ１が転送される。そしてヘッド・シー
クすなわちスイッチが読取を１〜ラツク′■゛１に移し
、トラック゛Ｉ’ ］のレコードＲ２が４番［１のレコ
ードとして読取られる。１へラックＴ１のレコードＲ３
が読取られなかった場合には、それもこの時点で読取ら
れる。 トラック１゛］のＲ２の読取が終ると、２番目のヘッド
・スイッチを行なうことによりトラックＴ２のレコード
Ｒ３及びＲ４が５番目と６番目のレコードとして読取ら
れる。インデックス３７０におけるトラック・スイッチ
によってトランクＴ ３（トラック３６５）のレコード
Ｒ１が次に（７番［１に）読取られ、続いてトランクＴ
２の最後のく８番目の）レコードＲ２が読取られる。こ
のロール・モード転送の後に、トラックＴ３の残りの３
つのレコードＲ２、Ｒ３及びＲ４が読取られて、ロール
・モード・オペレーションはインデックス３７０と同期
する。そして、トラック３６６及び３６７はモードＩＡ
で説明したようにロール・モードで読取られる。そうで
ない場合は本手順はトランクＴ３のレコードＲ２〜Ｒ４
について反復されることがある。 モード３では、同期はモード１におけるように行なわれ
る。しかしながら、１〜ランク３６３の１ノコ−１−Ｒ
１のデータを転送するというよりはむしろ、７つのレコ
ードのみが転送され、１−ラック３６３のＲ１部分はデ
ータ転送を伴なわずに走査されるに過ぎない。キャッシ
ュ・ミス３７４に続く最初のロール・モード・オペレー
ションでは、１へランク３６３の読取は最初に生じるア
１くレス・マーク３３５の同期で始まり、かくて図示に
如＜ Ｒ３に続いてＲ４が読取られる。インデックス３
７０は１−ラック３６４にスイッチし、その１−ラック
全体のデータ内容を読取る。そして、１−ラック′、３
６３のレコード領域Ｒ１が走査され、レコード１く２の
データ転送が７番目でかつ最後のステップとして行なわ
れる。そしてモード３におけるｌヘラツク３６５及び３
６６はモード１について示した手順に従って完全なロー
ル・モードで読取られる。 トラック３６７もモード１で説明したように読取られる
。 以上で明らかなように、所与のシリンダ内のロール・モ
ード・オペ１ノージヨンのシーケンスにおいて、ロール
・モード・オペレーションの初期のロール・モードとイ
ンデックス３７０の同期化は有効なデータ転送を促進す
る。他のモードが使用されることもあるが、後に明らか
になる追加の制御が有効なデータ転送のために必要であ
る。 第７図は周辺記憶システム１０によるＳＰＰコマン１く
の実行を示す。ＡＣＥ ５０ ＰはＳ ）） Ｐコマン
１くを受取って解読する。前記解読の結果、プロセッサ
３１１）はＣＡＣ６１１）を動作させる。ＣＡＣ６］
Ｐが動作すると、プロセッサ３１ Ｉ−’はＣＡＣ６１
Ｐを介して参照番号１５５の位置で本発明に無関係な一
定の論理機能を実行する。そしてステップ１５６では、
［、ＤＣＢ６２ （第３図）がアクセスされてＣＰＡＲ
ＭＳ ８２にあるＳＩＯ１０４Ａを１にセットし、ＦＯ
ＵＮＤ ８０にある○ＤＥ ９０をＯにセットし、
ピッＩ−ＣＣＲ９５を０にセットし、コマンド修飾バイ
ト２２で受取った値（Ｘ）にＳＥＱ １００をセット
し、コマンド修飾バイト２２のＲ，Ｄセクションにある
値にＲＤＩＯＩをセットし、ＰＲＡＲＭＳ ８］のＢ
Ｃ０ＵＮＴ １．０２をブｏツク数２３に示さ１
％だ値にセラ１〜する。Ｔ−１，’） Ｃ： Ｆ３６２
をセラｌ〜した後、プロセッサ３１１］は参照番号１５
５Ａの位置で本発明の理解に無関係な幾つかの論理機能
を実行する。そして、プロセッサ３１Ｐはステップ１５
７で［、■）Ｃｒ２Ｃ２のＳＥＱ １００を検査する
ことにより順次データを伴なっているがどうを調べる。 そうでないならば、プロセッサ３１１）はト、 Ｋ Ｐ
２５を介してＡ ＣＥ ５０ Ｐにリターンする。 もし、順次データ（を伴なっていること）が示され汎ば
、プロセッサ３１Ｐはステップ１５８で■３ＣＯＵＮ’
ＦＩ Ｏ２に表示されたブロック数をプロセッサ３１■
）の内部レジスタＩＲ（図示せず）に転送する。図示の
実施例では、最大８ブロックがデータ・ブロックの所与
のバース１へで転送される事になっている。この実施例
では、Ｂ Ｃ０ＵＮＴ” ］ （１２が８に等しいか
、または８よりも大きい場合は、８ブロツクが転送され
、そしてＢ Ｃ０ＵＮＴ］、０２は８だけ減少さＡし
る。Ｂ Ｃ０ＵＮＴ１０２が８よりも少ない場合には
、Ｂ Ｃ０ＵＮ Ｔ］ ０２に等しいブロック数が転
送される。そしてステップ１５９でブロック・カウント
（Ｂ Ｋ）の値が検査される。もしＢＫの値が非０であ
れは、適切なＳＰＰコマンドが実行される。もしＢＫの
値が０であれば、順次標識すなわちブロック・カウント
にエラーがあるに違いない。従って、プロセッサ３１１
）はステップ１５９から本発明の要旨に関係のないエラ
ー・ステータス報告手順に進む。 シークＣＣＷ１３３、セクタ・セットＣＣＷＩ３４及び
５ＩＤＥ ＣＣＷ１３５ （第４図）についてはよく
知られているので説明は省略する。周辺記憶システム１
０と先行技術との違いは読取ＣＣＷ１３６に基づく順次
データの読取コマンドの受取りに際して見出される。第
８図は順次データを転送するためのマシン・オペレーシ
ョンを示す。 ステップ］６０で受取られたコマンドはＡＣＥ５０１）
によって処理される。そしてＴ−Ｋ Ｐ ２５を介して
、ＣＡＣ６１Ｐがプロセッサ３ ］、 Ｐによって動作
させられる。前記コマンドはステップ１６１で再び解読
される。それは読取コマンドであるから、第１図に関し
て説明したようにステップ１６２てＤ Ｉ Ｒ４３がｇ
索される。ステップ１６３でプロセッサ３】１）はブイ
レフ１〜り探索がヒラ１〜またはミスを生じたかどうか
を決定する。ミスを生じた場合、前記受取られたコマン
ドはステップ１６４で待行列に加えらｉｔ、従って該コ
マンドとその制御情報は待行列レジスタ６９に入れられ
る。 ＣＣＲはホスト１１に送られる。待行列レジスタ６９は
どんなフォーマットでも使用しうるから、アドレス可能
な装置ごとＬ： Ｆ １． Ｉ” Ｏ待行列がある、す
なわち８ツｃ７）ＤＡＳＩ） １．６−１８にツシして
８つの待行列があることを除くと、待行列レジスタ６９
の説明は行なわない。Ｅ”ＩＦＯ待行列を有することの
重要性は、ホス１〜１１に対する所！ｊの装置の応答の
順序がホス１〜１１によって送られたコマンドの順序に
対応することを確実にすることである。待行列レジスタ
６９からＣＡＣ６１Ｐは、第９図以下に関して説明する
ように、アドレス指定された１つＡＳＤ１６〜１８の読
取または書込オペレーションを開始する。 ディレクトリ探索のヒツト状態（ステップ１６３）が検
出されると、キャッシュ４ｏはステップ１７０で適切な
チャネル・アダプタ３２を介してデータをホスト１１へ
自動的に転送する。キャッシュからホス１−へのこのよ
うな自動転送はよく知られているので説明は省略する。 自動的なデータ転送の間にエラーを生じることがある。 このようなエラーが検出されると、プロセッサ３ ］、
Ｐはエラー報告／分析ルーチン（図示せず）に進む。 一般にデータ転送はエラーを生じない。データ転送が完
了した後、ステップ１７２でプロセッサ３１ＰはＬＤＣ
Ｂ６２をアクセスしてＲＤセクション１、０１を検査す
る。読取後の廃棄が指示された場合、プロセッサ３１Ｐ
は読取ったばかりのデータ・ブロックが変更されていれ
ばこれを（現在または後にツブステージ（ｄｅｓｂａｇ
ｅ） Ｌ変更さ九てぃなければこれを自由にする。いか
なるコマンドも実行中でない場合にプロセッサ３１Ｐに
よってデスチージンクが実行される。置換アルゴリズム
の呼出しを必要とする前にデータのデステージングを行
なうと、たとえ、いくつかの不要なデスチージンクが生
じることがあったとしても、キャッシュ４０を効率的に
管理するために必要な制御を減少させる、すなわち自由
空間をそれらが必要になる前に使用可能にすることがで
きる。そしてステップ１７２または１７３から論理経路
１７４を通って、プロセッサ３１． Ｐはステップ］７
５でＤＩＲ４３のあるフィールド（図示せず）から、デ
ータがキャッシュ４０に固定されているかどうかを決定
する。データをキャッシュ４０に固定することは、ＤＩ
Ｒ４３の固定フラグ（図示せず）が消去されるまで、Ｄ
ＡＳ０１６〜１８に該データを転送できないことを意味
する。もし、データがキャッシュ４０に固定されていな
いならば、読取られたばかりのブロックはステップ１７
６で、置換アルゴリズムのＬ ＲＵリスト（図示せず）
におけるＭＲＵブロックにされる。これはＤＩＲ４３を
アクセスし、該ディレクトリにある既知の設計のＬ Ｒ
Ｕリス１〜を更新することによって行なわれる。ステッ
プ１７７で、本発明の理解に無関係な論理ステップがプ
ロセッサ３ ］、 Ｐによって実行される。そして、ス
テップ１８０で再びＬＤＣＢ６２がアクセスされてＳＥ
Ｑ １００が検査される。もし、順次データが指示さ
れていれば、プロセッサ３１１〕はステップ】８２でＬ
ＤＣＢ６２のＢ Ｃ０ＵＮＴ１０２を検査することに
よりブロック・カウント（ＢＫ）が０に等しい、すなわ
ち転送されたばかりのブロックがデータ・シーケンスに
おける最後のブロックであるかどうかを調べる。もしこ
れが転送された最後のブロックでなければ、ステップ１
８３でＢＫは１だけ減少される。ステップ１８０．１８
２または１８３に続いて、論理経路１８１によってプロ
セッサ３１ＰはＡ ＣＥ ５０ Ｐにリターンし、ホス
ト１１に対する最終ステータス報告を通常の方法で実行
する。 第９図及び第１０図は読取待行列８６（第３図）・の走
査及び周辺記憶システム１０の内部コマンドのＩＣＷチ
ェーンの生成がすべてＣＡＣ６１Ｐによって行なわれる
ことを示す。要求された読取が待行列に入れられた後、
プロセッサ３ＬＰは周辺記憶システムに種々の機能を実
行させる。これらの機能には、種々のチャネル・アダプ
タによって受取られたコマンド、または（ＣＣＲさ九た
）読取コマンドを転送したチャネル・アダプタから受取
られた追加のコマンドに応答することが含まれる。ホス
ト１１からの周辺コマンドの受取に一時的休止がある番
号、シークまたはセクタ・セットの装置コマンドがアド
レス指定されたＤＡＳＤ１６〜１８に送られる。制御活
動の一時的体止一一これはキャッシュ４０がデータをホ
スト１１に転送中、データをホスト１１から受領中、デ
ータをアドレス指定されたＤＡＳＤ１６〜１８から転送
中または受領中に生じることがあるｍ−がある場合、プ
ロセッサ３１Ｐはそのディスパッチャ・マイクロコード
ー−こｈは０Ｐ７５ （第２図）の一部分であるｍ−
によって、待行列レジスタ６９を含むその作業テーブル
を走査する。もし、待行列が空であれば、すなわち読取
が生じる予定がなければ、プロセッサ３１Ｐは論理経路
１９２を通ってステップ１９０のディスパッチャにリタ
ーンする。もし読取が待行列に加えられていてステップ
１９１で読取待行列８６の走査によって検出されれば、
ＬＤＣＢ６２を識別する待行列項目はステップ１９３で
その待行列からプロセッサ３ ］、 Ｐの内部レジスタ
（図示せず）Ｆこ転送される。もし。 この転送でエラーが生じるならば、エラー報告／回復手
順が論理経路１９４で開始される。待行列レジスタ６９
から待行列項目が良好に読取られた後、ＬＤＣＢ６２が
ステップ１９５でアクセスさ扛て０ＤＥ９０を１にセッ
トし、これにより（第４図の矢印１５０で示す様に）装
置脇ｒが良好な読取の完了に原因するものであることを
表わす。 Ｒ，ＰＡＲＭＳ８３のＲＥＱＤｌｌ、Ｏも０にセットさ
れる。ステップ１９６で、本発明の理解に無関係ないく
つかの機能が実行される。そしてステップ２００では、
アドレッシングされた装置に対応する装置バッファ７７
の領域において、論理チェーニングが生じること（すな
わちＩよりも多くのＩＣＷがアドレッシングされたＤＡ
ＳＤ１６〜１８に到来するアクセスに使用されること）
を表わ２０１では、５ＥＱ１００の値を検査するために
、Ｌ Ｄ ＣＢ ６２が再びアクセスされる。順次デー
タが指示されている場合５プロセツザ３］■〕はステッ
プ２０２に進んで到来するＩＣＷチェーンのブロック・
カラン１−（Ｂ Ｃ０ＵＮＴ １０２）を検査する。 任意選択により、転送されるブロック数が２よりも大き
い場合にのみ、ロール・モード・オペレーションかデー
タ転送（読取または書込）で使用さ汎る。この場合、ア
クセスされている最初の１へラックは転送さ汎るへき少
なくとも３つのレコ−トに対する記憶領域を有すること
が望ましい。ステップ２０９でプロセッサ３１１〕が（
第３図のＰＰＡＲＭＳ８ ］にある）ＲＯ９９を１にセ
ラ１−することによりロール・モードが指示される。 本発明の実施例では所与の■ＣＷヂエーンによって転送
しうる最大ブロック数は必要に応じ再ロードしうる５Ｓ
ＡＲ７９の数に等しい。例えば、８つの５ＳＡＲがある
場合、転送されるブロック数は最大８である。更に、遅
延境界が考慮すべき問題である。例えば、もし転送され
る８ブロツクが２つのシリンダのアクセスを必要とする
ならば、第１のシリンダのブロックだけが転送される。 例えば、もし８ブロツクが第１のシリンダに４ブロツク
、第２のシリンダに４ブロツクを有するならば、ブロッ
ク数は４にセットされる。この動作は一連のブロックを
転送するのに必要な時間を最小限にし、またすべての転
送を電子速度で完了させる。所与のシリンダの最初のブ
ロックにミスが存在する場合、最大８ブロツクまで自動
的に転送されるであろう。また４最大ブロツク数は決し
て、１３ Ｃ０ＵＮＴ１０２に残されている値よりも
大きくはない。どのＩＣＷチェーンもシリンダ境界を越
えないように形成される。これらの削算は普通のコンピ
ュータのプログラミング方法に準拠するので、その説明
は省略する。もし、順次データがステップ２０１で指示
されないならば、転送されるブロック数はステップ２０
３で１にセットされる。これらの数はチェーン・フラグ
、装置アドレス及びその他の装置制御データとともに装
置バッファ７７に供給される。ステップ２０４で、５Ｓ
ＡＲ７９の識別が０にセラＩ−されるにれはプロセッサ
３１１〕が識別０を有するＳＳΔＲ７９をアクセスする
こと登意味する。 ステップ２０５で、第１図のＣＣＷ１９からのＡＣ及び
ＩＩ） Ｉ”、 Ｖを含む論理アトＬ／ スｆ−１）
Ａ Ｄ Ｄ Ｒが物理装置アト１ノスＤ Ａ Ｄ Ｄ
Ｒに変換される。図示の実施例では、この動作は単に論
理ア１くレスからＡ Ｃ部分をマスクすることにより行
なわ肛る。 ステップ２０６で本発明の理解に無関係な一定の機能が
実行される。ステップ２０７は第１０図に関して記述さ
れた論理流れ図の延長としての再入力点Ｌ３である。す
なわちステップ＋９０から２０６までのすべての論理ス
テップは準備ステップである。ステップ２０９で、プロ
セッサ３ ］、 Ｊ、）は現在のＩＣＷのコマンド・バ
イト２６を検査し、現在のオペレーションがアドレス指
定されたＤＡＳＤ１６〜Ｉ８を対象とする読取／書込で
あるかどうかを決定する。書込オペレーションの場合、
プロセッサ３１丁）は後に説明するブロック２２２へ直
接進む。読取オペ１ノージヨンの場合には、次に説明す
るオペレーションは一連のブロック読取転送の連続をセ
ラ１−アップするためのループとして反復回能である。 このループの最初のステップ２１０はキャッシュ４０に
おけるスロットすなわち空間を割当てる。 普通の割当手順は次のとおりである。すなわち、いわゆ
る自由リスト（図示せず）−１−のアドレス可能なユニ
ット（スロット）はアドレッシングされたＤＡＳＤｌ、
６〜１８から最初の信号ブロックを受取るユニッＩ〜と
して識別される。そして、該スロットは前記自由リス１
〜から取除かれてプロセッサ３ＩＰ内の内部レジスタ（
図示せず）に置かれ、そこでＤ Ｉ Ｒ４３のとの項目
がキャッシュ・１０のスロットを識別するために使用さ
れるべきであるかを指示する。ディレクトリ４３にはキ
ャッシュ４０内のアドレス可能なスロットごとに１つの
項目レジスタがある点に注意されたい。従って、キャッ
シュ４０内にあるデータの実際のアドレスは該項目を含
むＤ Ｉ Ｒ４３のレジスタから直接取出すことが可能
である。ステップ２１０でスロワ１〜の割当が試みら汎
た後、プロセッサ３１Ｐはステップ２１．１で割当プロ
セス中にエラーが生じたかどうかを決定する。もしエラ
ーが生したならば、アドレッシングされたＬ）Δ５Ｄ１
６− １８からキＹツシュ４０に全ブロック数か良４ｆ
に転送されないことかある。従って、エラー状態の場合
は、ステップ２１２でプロセッサ３１丁〕はＬ、Ｄ Ｃ
＋３６２のＳＬ：Ｑ １００を検査し、データ転送が
順次転送であるかどうかを決定する。もし２、それが順
次転送でないならば、プロセッサ３ＩＰは論理経路２１
；３を通ってＡ ＣＦＥ ５０ Ｐにリターンし、置換
アルコリス１３制御が１フロツクの空間を使用可能にす
るのを待つ５．順次転送の場合、プＯせツサ３１、 Ｐ
はステップ２１４で転送される最初のブロックでエラー
か生じたことを決定し、たとき、論理経路２１（３を介
してＡ （、： Ｒ５０Ｐにリターンする。 もし割当エラーが最初のブロックに苅するものでないな
らば、割当られたブロックのデータ転送が生じる。プロ
セッサ３１ ［−”は経路２］７を通ってステップ２２
０に進み、非割当領域に転送されるブロック数をＩＣＷ
リストから切りとる。 ステップ２１１で、もし割当エラーがなければ、ステッ
プ２１８で本発明の理解に無関係ないくつかの機能が実
行される。これらの機能は割当に関連しないマイクロコ
ード論理エラーの分析を含む。 もしスロットがこのようなマイクロコード・エラーのた
めに割当てられなかったならば、ステップ２２０はまた
実行され、アドレス指定されたＤ ＡＳ Ｉ） １６〜
１８からキャッシュ４０に転送されたブロック数を減じ
る。エラーがない場合、またはブロック数短縮の後、プ
ロセッサ３１ Ｐはステップ２２１で本発明の理解に無
関係ないくつかの論理ステップを実行する。それには一
定のハウスキーピング機能を実行するためにＡ ＣＥ
５０ Ｐにリターンすることが含まれることがある。ス
テップ２２２で、ＬＤＣＢ６２のＳＥＱ １００が検
査される。もしＳｌ’：Ｑ１００が０で非順次データを
指示すれば、ステップ２２３で、データを受取るへきキ
ャッシュ４０のスロワ１へに対応するＩ） ｌＲ４３の
項［１のインデックスがＩ−７丁）Ｃ［う〔３２の■く
ＰＡＲＭＳ８３のＤ Ｉ ＲＩ Ｎ Ｄ ｌ冗Ｘ１１４
に入れられる。順次データの場合、またはインデックス
がＬ ＩＩ） ＣＢ Ｓ ２に入れられた後、ステップ
２２４では、後に５ＳＡＲ７９に挿入されるキャッシュ
・アドレスが、ＬＤＣＢ１６２に挿入されたばかりのブ
イレフ１−リ・インデックスから生成される。 この生成は単にディレクトリ・インデックスの各々にオ
フセットを加えることによって行なわれる。 ソシテステップ２２５で、■、ＤＣＢ６２０）ＳＬ：Ｑ
１００か順次モードを指示する場合、プロセッサ３ ］
、 Ｐはステップ２３１で、１３ Ｃ０ＵＮＴＩ０２
を検査してブロック・カウントが１よりも大きいかどう
かを調へる。もし、このカラン１〜が１よりも大きけれ
ば、ステップ２３２で、プロセッサ３１ Ｐは転送中の
ブロック列の第１のブロックが処理中であるかどうかを
検査する。もし処理中でないならば、ステップ２３３て
第２のブロックの新しいキャッシュ・アドレスがＩｊえ
られる。そしてステップ２３４で、装置バンファ７７の
領域にＩＣＷが作成される。この結果、第２の、または
他のブロックに対応するＳ Ｓ Ａ Ｒ７９は前記キャ
ッシュ・アドレスにセットされ、フラグがセットされ、
ＤＩＲ４３へのポインタがセラ１〜され、また前記キャ
ッシュ・アドレスを受取るべき５ＳＡＲ７９が識別され
る。実行される他の機能も装置バッファ７７で定義され
ることかある。 ステップ２２５．２３１又は２３２の判断結果が前記と
異なる場合、プロセッサ３ＩＰは論理経路２２６を通り
、ステップ２２７て本発明の理解に無関係の機能を実行
し、そしてステップブロック２２８でＬ Ｄ ＣＢ ６
２をアクセスしてＲＰ Ａ ＲＭＳ８３のＣＡＤＤＲ１
１８に前記生成されたキャッシュ・アト１ノスを記憶す
る。次いでステップ２２９でプロセッサ３ＩＰは本発明
の理解に無関係の機能を実行した後、接続の為のステッ
プ２３５を通って第１０図に示す論理ステップに進む。 第９図と第１０図の間のプログラム接続はそれぞれステ
ップ２３５及び２４０の結合子Ａによって行なわれる。 ステップ２４１でプロセッサ３１Ｐは第３図のＥＫ１２
１を増分することによって５ＳＡＲ７９へのポインタを
更新する。ステップ２４２でプロセッサ３１Ｆ〕はキャ
ッシュ４０に転送されるプロッタのすべてがキャッシュ
４０内の割当を受けているかどうかを決定する。もし割
当を受けていないならば、ステップ２４３の結合子Ｂを
通ってプロセッサ；３１Ｐは第９図のステップ２０ ’
７の結合子Ｂにリターンし、他のブロックにキャッシュ
４０の空間を割当てる。このループはＥＫＩ２＋が転送
されるフロック数に等しい（８以Ｙ：の）カラン１へを
有するまで反復される。 ループが完でした後、ステップ２４４て本発明の理解に
無関係な機能か実行される。ステップ２４５て、コート
読取コマンド（または順次書込の場合は書込コマンド）
が１〕ΔＳ Ｄ １．６〜１８のデータ読取コマン１＜
（またはデータ書込コマンド）を表わすＩＣＷにセット
される。読取オペレーションの場合、プロセッサ３１Ｙ
）はステップ２５０でＬ Ｄ ＣＢ ６２をアクセスし
てＰＰＡＲＭＳ８］の順次データ・フラグＳＥＱ １
００が１にセットされているか、またはＯにリセットさ
れているかを決定するとともに、ＷＱすなわち書込待行
列８５をアクセスしてロール・モード・フラグ（図示せ
ず）がセットされているか、またはリセットされている
かを決定する。順次データ・フラグまたはロール・モー
ド・フラグのいずれかがセットされている場合、プロセ
ッサ３１． Ｐはステップ２５１で、受取られたブロッ
ク・カウント（ＢＫ）が１よりも大きいかどうかを決定
する。もしＢＫが１よりも大きいならば、ステップ２５
３てＩＣＷ２４ （第１図）のコマンド修飾バイト２７
にあるチェーンがセットされる。さもなければ、ステッ
プ２５０または２５１からプロセッサ３１ Ｆ）はステ
ップ２５２に進み、そこでコマンド修飾バイト２７中の
チェーン標識をリセットすることによりチェーン終了Ｅ
ＯＣが指示される。ステップ２５４で、制御記憶７３中
の装置バッファ７７がこの工ＣＷ、すなわちコード順列
フラグ及びその他の記憶オペレーション（Ｓ Ｔ ＯＲ
ＯＰ ）表示を受取る。ステップ２５５で、プロセッサ
３１Ｐは再び、ＬＤＣＢ６２のＳＥＱ １００が非順
次、すなわち５ＥＱ＝Ｏであるかどうかを検査する。非
順次データ転送の場合、プロセッサ３ＬＰは論理経路２
５Ｇを通り、ステップ２４７で論理ステップを実行して
作成されたばかりのＴＣＷを終Ｙする。そしてステップ
２５７て、プロセッサ３１． ＰはＬ Ｋ Ｐ ２５を
介してＤＡＣ５６Ｆ）にＩＣＷチェーンを転送する。 順次データ転送の場合、プロセッサ３１Ｆ）はステップ
２５５から２６０に進んで論理ステップを実行し、そこ
でＥＫｉ２１（図示されていないプロセッサ３１［）中
の他の１ノジスタであって、ブロック２４４でカウンタ
内容を０に初期設定されたレジスタが容易に使用される
）を調整することにより次の項目を識別する（次の項目
をセラ１〜する）。 そしてステップ２６１で、もし残っているブロック・カ
ラン１〜が１以下であれば、後述するようにステップ２
４７で■ＣＷチェーンは終了し、ステップ２５７でＤ
Ａ Ｃ５６Ｐに転送される。ステップ２６１で、残って
いるブロック・カウントが１よりも大きいならば、ルー
プ２７０が実行されて前記ＩＣＷのチェーンの残りのＩ
ＣＷをセットアツプする。ステップ２７１で、カウント
読取、キー、データ、書込及び多重トラック・コマンド
がセラ１〜される。ステップ２７２で、プロセッサ３１
Ｐは順次ブロックのグループ内の最後のブロックが処理
中であるかどうかを決定する。処理中でない場合、形成
中のＩＣＷのコマンド修飾バイト２７にある「チェーン
」フラグは１にセットされる。さもなければ、ステップ
２７４で、ＩＣＷ２４の「チェーンＪフラグをリセット
するとともにＥＯＣフラグをセラ１−することによって
チェーン終了状態が表示される。ステップ２７５で、Ｉ
Ｃ。 Ｗは装置バッファ７７に転送される。ステップ２７６で
キャッシュ・アドレスは装置バッファに７）込まれ、バ
ース１−転送の場合直ちに５ＳＡＲ７９に転送しうるよ
うにする。ステップ２７７で、プロセッサ３１Ｐはブロ
ックが最後のブロックであるかどうかを決定する。最後
のブロックではない場合、ステップ２７８でループがイ
ンデックスされ、普通の制御方法を使用して内部レジス
タ（図示せず）にあるカラン］−が調整される。ステッ
プ２７８でループがインデックスされると、ステップ２
７１乃至２７７が再び実行される。ループ２７０が終了
すると、プロセッサ３ ］、 Ｐはステップ２４Ｇでロ
ール・モード標識■く、０９９（第３図）ヲ検査し、■
ＣＷチェーンがロール・モーｌ−を開始すべきか、また
は他のアクセス方法を使用すべきかを決定する。チェー
ン中の最初の２つの＝１マントがアクセス方法を決定す
る。ブロック２４７で、最初の２つのＩＣＷはシータ１
ｃＷ及びセクタ・セットＩＣＷであり、こ」天５らはＤ
Ａ Ｓ Ｉ）データ記憶システ１１のＣＣＷに等しい
。［Ｊ−ル・モード（ステップ２４６でＲＯ＝ ］、
） の場合、ステップ２４８で同じシークＩＣＷと、
それに続いて（前に説明した）ＯＲＩＥＮＴ ＩＣＷ
が示される。この時点で、Ｉ） Ａ Ｃ５６Ｐはコマン
ド・チェーンのどの場所でデータ転送が開始するかを知
る。 また、コマンド修飾バイｌ−２７（第１図）中のすべて
のチェーン標識は１にセラ１〜され、ＥＯＰはリセット
されるとともに、そのＩＣＷチェーンの末尾で普通のｒ
Ｉｃ （チャネル内転送）ＣＣＷに等しいＴＩＣＩＣＷ
がセットされ、第１１図に示すように、そのＩＣＷチェ
ーンのヘッドの方向にマシン・オペレーションを移動さ
せる。 ＤＡＣ５６ＰはＩＣＷチェーンを受取ると、チャネル・
アダプタ３２を介して受取ったコマンドを実行する場合
と同様に該チェーンに実行する。 このオペレーションはよく知られているから、■ＣＷチ
ェーンの実行についてこれ以上の説明は行なわない。Ｄ
Ａ Ｓ ｌ） １．６からキャッシュ４０へ信号を転
送する際、ＤＡＣ５６１）はＤ Ａ Ｓ Ｄ １６に対
するアドレス指定を与えるだけではなく、装置バッファ
７７のキャッシュ・アドレスの内容を５ＳＡＲ７９に転
送し、従っていくつかのデータ・ブロックを単一のデー
タ・ストリームで転送可能にする点に注目されたい。こ
の転送が終了すると、ＤＡＣ５６Ｐはエラー表示を含む
結果的なステータスをり、 Ｋ Ｐ ２５にロードする
。プロセッサ３１Ｐのオペレーションはその後、ＤＡＣ
５６ＰからＣＡＣ６１Ｐにスイッチする。 第１１図は図示された装置においてロール・モード°オ
ペレーションを行なうためのＩＣＷコマンド・チェーン
を示す。コマンド・チェーン４００は第１０図のステッ
プ２５７に相当する矢印４０１によって示すように開始
される。第１２図は第１１図に示すコマンド・チェーン
に関連して記述された時間指向のマシン・オペレーショ
ン図である。コマンド・チェーン４００は時間領域でコ
マンド・チェーン４００の実行を表わす３つの主要な部
分Ｘ、Ｙ及びに論理的に分割される。部分Ｘはシリンダ
・シーク４０３を含む準備ステップで、所望トランクの
シリンダ３３４を定義する位置にヘッド３４０（第５図
）を整列させるためのものである。シーク・ステップは
ＤＡＣ５６Ｐによって一連のステップ４２５を通して実
行される。 最初のステップはステップ４２６においてＬＫＰ２５の
位置１．（ＬＫＰＩ）を読取る。このステップはＩＣＷ
のビット・パターンをＬＫＰ２５からＤＡＣ５６Ｐへ転
送し、これをＣＣＷと同様に実行させる。ステップ４２
７で、テーブル８４ （＠３図）のカウンタＬ Ｋ ｌ
−） Ｋが増分さ汎、次のＩＣＷの読取の準備をする。 ステップ４０３で、ｌ＝ニラツクシリンダ３３４に刻す
る実際のシータが実行される。アト１ノス指定されたＩ
）ＡＳＤｌ、６〜１８によってシークが実行されている
間、プロセッサ３ ］、 ））は待機ループに入るか、
またはシーク・オペレーションの終了を待ちながら、こ
の中断に無関係な他の機能を実行する。ステップ４３０
で、アドレス指定さ、ｌｔたＩ）ＡＳＤ１６〜〕８から
のシーク終了信号が線３５５ （第５図）を介して受取
られたかどうか（［）○ＮＥ）が検査される。タイｌＮ
アラ１−Ｔｏ（図示せず）がステップ４３３で検査され
る。もし、タイムアウトでなければ、エラー状態は存在
しないので、経路４３５を介してステップ４３０を反復
する。タイムアウトの場合、ＥＲＰ（エラー回復手順）
が経路４：３４で開始される。シークを終了すると、ブ
ロック４４０でプロセッサ３１ＰはＤＡＣ５６Ｐを実行
させつつＬＫ Ｐ Ｋの位置でＬ Ｋ Ｐ ２５を読取
る。この読取によって０ＲＩＥＮＴ ＴＣＷ４０４
（第１１図）がその実行のためにり、 Ｋ Ｐ ２５
の領域から１つＡＣ３６Ｐに転送さ才ｌる。ステップ４
４１てＬ Ｋ Ｐ Ｋは１だけ増分される。ステップ４
０２て、受取られたばかりの０ＲＩＥＮＴ ＩＣＷ４
０４が第１：３図で詳細に示すように、実行される。０
１１＜ Ｉ ＥＮＴ ＴＣＷ／１０４（７）実行はＤＡ
Ｓ Ｄ ］、 ６−１８との回転同期を確立し、そして
コマンド・チェーン４００の部分Ｙを開始する１（：Ｗ
をプロセッサ３１Ｆ）か選択しうるようにする。ずなわ
ち、転送されるへき最初のレコードを含むレコー１へ・
１ヘラツクを走介する際に回転位置が識別さｉシる。プ
ロセッサ３１丁）は識別さ扛た回転位置をとらえ、その
直後のレコードを選択する。このレコードは適当な変換
器すなわちヘッド３４０のドを通過し、こＪしに伴ない
最初のＩＣＷがコマンド・チェーン４００中のその論理
位置に関係なく実行される。 ａＦ込すなわち記録オペレーションの場合には、データ
の完全性を確保するため、最初に出合ったレコード領域
をスキップすることが望ましいことかある。第６図のモ
ード１を再び参照するに、適切な・＼ツｌり３４０がト
ラック３６３を走査しているとき２例えばアドレス・マ
ーク３３５がヘッド３４０を通過した後のレコードＲ２
の領域で、トラック３６３の回転同期が確立さｉする。 （ヘッド３４０が）レコード識別すなわちレコードＲ３
のアドレス・マーク３３５に出会うと直ちに同期は確立
さ、ｆ’Ｌ、）−ラック３６３のレコードＲ３の領域に
関連するデータが転送される。（ヘッド３４．０が）レ
コーＦＲ３に出会う前に、トラック３６３のレコードＲ
３の領域に関連する制御データはキャッシュ４０に転送
される。第１２図において、ステップ４１２で最初のデ
ータ転送丁ＣＷが実行される。部分Ｙ中の後続ＩＣＷで
識別されたデータ領域−第１１図ではＤ〜Ｈ表記されて
いる−は、第６図に関して説明した順序で転送される。 ０ＲＩＥＮＴ ＩＣＷ４０４はステップ４１２における
データ転送のためにセットアツプされるだけではなく、
また転送中のデータ・ブロックＣとして示されたデータ
に対する５ＩＤＥ ＣＩＣＷ４１１中のＥ ＯＣフラ
グをセラ（へする。モード１では、これはトラック３６
３にあるレコードＲ３のデータ転送に先行するＳ Ｔ
Ｄ Ｅコマンドに相当する。いい換えれば、Ｄ Ａ Ｓ
Ｄにおけるデータ転送の探索識別準備ステップはＴＣ
Ｗとして選択されるのであるが、これは第１図に丞した
ように、また後に第１４図に関して説明するように、コ
マンド修飾ハイ１へ２７のＥＯＣを使用することにより
、最後のデータ転送の後にコマンド・チェーン４００の
実行を終！するためである。同時に、矢印４１０によっ
て示すように、（８個の５ＳＡＲを有する実施例の場合
は）３番［１のデータ・セラ１へを受取るように５ＳＡ
Ｒ７９のアドレスがセラ１〜さり、る。すなわち、５Ｓ
ＡＲ７９は数字Ｏへ−７によってアドレス可能である。 従って、３番目のレコードが転送されるべき最初のレコ
ードである場合は、数字２によってアドレス指定された
Ｓ Ｓ Ａ Ｒ７９がキャッシュ４０の最初のアドレス
を与える。 ５ＳＡＲ７９のアドレスはデータ・ブロックがラウント
ロピン形式で転送さ才しるごとに自動的に増分されるの
で、コマンド・チェーン４００のデータ・ブロックＩＩ
に対するアドレスを与える５ＳＡＲ７９に続いて、数字
Ｏによって識別される５ＳＡＲ７９を通してデータ・ブ
ロックＡがキャッシュ４０でアドレス指定される。ロー
ル・モードで８個未満のデータ・ブロックが転送中であ
るときは、後に説明するヘッド・シーク・コマンド力τ
ＳＳ Ａ Ｒの■ｃｗ（図示せず）をプリセラ１〜して
データ・ブロックをＡに向ける。以上説明した手順は読
取オペレーションに関しては変更されることがある。す
なわち、５ＳＡＲ７９はキャッシュ・７１〜レスを任意
の順序でプリセットさせ、これに応じて多重レコード読
取データ転送が生じる。データ転送の後、このようなデ
ータの既知のＤ Ａ ＳＤＤＥレスに基づい”Ｃレコー
ドの順次性が確立される。この手順はアドレス・マーク
３３５と実際のレコード領域の最初の間の経過時間を最
小にすることができるので、読取オペレーションに関し
てはこの手順の方が好ましい。 第１１図に戻ると、ＩＣＷチェーン４００の部分Ｙは、
ＩＣＷチェーン４００において最後に識
□別されたデー゛タ°ブ０ツクを転送するステップ４１
１４によって完了さ」しる。続いＣ、ヘッド・シーク、
Ｉ ＣＷ４１５ニヨっ゛ＣＣ電入スイッチシステ１１３
４３が１へラック”１Ｎにスイッチ・バックする。 □ このようなヘッド・シータ・コマンドはよく知ら九でい
るので、こＪし以上の説明は行なわない。へ□ ッ１＜・シーりＩ ＣＷ ４． ］、 ５ ニ続イテ、
’Ｔ”ＩＣＩｃｗ／！１ｆ３によ’）でＩＣＷチェーン
４００は論理経路７１１７を通ッテ、Ｓ Ｉ ＤＥ
Ａ Ｉ ＣＷ４１８に戻る。これはＩ、ｉ＜ Ｆ″ｉ
＜を３にセットして３番［ｊＯ） Ｔ ＣＶｖ’すなワ
チｓ Ｉ ＤＥ Ａ Ｉ ＣＷ４１８をＩ＝ Ｋ
Ｐ ２５から読取らせることにより達成される。 そし゛ｒＴｃＷチェーン４００の部分Ｚが通常の方法で
順次に実行される。５ｌｌ）Ｅ ＣＩＣＷ４１１が実
行きオした後、ステップ４４３でリターン・コードＲＣ
が［、Ｋ、 ｌ）２５にセラ１〜される。ボス１〜１１
の処理機能は第１５図に示すようにＣ，Ａ Ｃ６Ｉ Ｐ
によって与えらＪルる。多重レコード転送はまた、デー
タ・トラックに記憶さｔｃたデータの大部分を１つのコ
マンドによって読取るＩＢＭ３８３０及び３８８０型記
憶制御の多重カウント・キー及びデータ読取コマンドに
よって達成することができる。すなわち、トラック」二
で最初に出会ったレコードとインデックスまでの間にあ
る全レコードが１つのＣＣＷによって読取られる。 要約すれば、ＯＲ’ＩＥＮＴ ＩＣＷ４０４は論理経
路４０７によって示すようにレコードＲＮへの有効なジ
ャンプを生せしめる。この丁ＣＷは■ＣＷチェーン４０
０内の中心または任意の位置にあるが、本実施例では常
に第６図の参照番号３７４におけるような最初のキャッ
シュ・ミスに続く最初のトラック内のレコードにジャン
プする。■ＣＷチェーン４００の部分Ｙの実行開始に続
いて、多重トラック・オペレーションにおけるインデッ
クス３７０はＩＣＷチェーン４００における位置４１３
で自動的な１〜ラツク・スイッチングを生ぜしめ、これ
により次のトラック３６４ （第６図）が後続するデー
タ転送のためにアクセスされる。 ＩＣＷチェーン４００の部分Ｙが完了した後、（ホス１
へ・プロセッサ中のチャネル転送に似た）
１チヤネル転送コマンドによってコマンド・ヂエー
ン最初の部分が前に説明したように実行される。 以」−の説明は初期の回転同期に関係する。これはモー
ド２に関して説明したように無条件に必要なものではな
い。モード２を遂行するには、参照番号４２０によって
集合的に示すようにＩＣＷチェーン４００内のヘッド・
シ〜り・コマンドが位置づけられる。トラック′■゛１
〜Ｔ３て転送中の１ノコート数と、セクションＲＫ、
１−ＲＫ ３で表示された転送済みのレコード数と、現
在アクセス中の □トラックＴＫどに関す
る情報かテーブル８４の検査によって得られると、モー
ド２を実現するためのマイクロ−」−ト・プロゲラ１１
を構築することができる。こＪしらの関係は純粋１、こ
計数的であって、モーｌ−２は良好なモードではないの
で、これ以」二の説明は行なわれないが、１−ラックの
アドレッシング構造及び第１１図の説明から開数部分は
容易に理解しうる。 ０ＲｆＥＮＴ ＩＣＷ４０４は口〜ル・モード・アク
セスを待時間遅延アクセスから見分けるＩＣＷである。 第１３図は○ＲｒＥＮＴ ＩＣＷ４０４の実行を示す
。ステップ４５１で、パターン検出器３４５（第５図）
によってｑ、えられた同期入力信号が検査される。もし
、同期入力信号を待っている間に、起りうる最大待時間
遅延に比較して短かい待時間遅延がＤＡＳＤの回転期間
に等しければ、ステップ４５２でインデックスが検査さ
れる。１〜ラツク・スイッチングは禁止されるへきであ
るから、インデックス・ルーチン４５３（説明せず）が
実行される。そして論理経路４５４を通ってステップ４
５１に戻ることにより待ループ４５０が完成される。ス
テップ４５２でインデックスが検出中でなけｈば、ステ
ップ４５５でタイムアラ１〜（゛工゛○）が検査される
。タイムアラｌ−の場合、エラー状態が表示され、参照
番号４５６によって示すようにＥ ＲＰが開始される。 さもなけわば待ループ４５０が続けられる。線３４７
（第５図）から同期入力フィールド完了（ＦＣ）信号が
ステップ４６０及び待ループ４６１によって待ちうけら
れる。ＦＣ信号はレコー ド識別信号がＤ ＡＳＤ１６
〜１８から制御３１に読取まれだことを表わす。［・′
Ｃ信号の受領は信号ギャップ（図示せず）がし：１−
ドー１−ラックにおいて走査されており、従ってステッ
プ４６２でブ
システムの後部記憶と前部記憶の間のデータ転送に係る
。 ［先行技術の説明コ ホスト（中央処理ユニット等）に接続可能な周辺記憶シ
ステムはホストに関して種々の目的で貢献する。あるシ
ステムはユーザのデータを記憶するために使用されるの
に対し、他のシステムは、プログラム・データ・セット
のページング及びスワツピングに関連する。いわゆるペ
ージング及びスワツピング・データを記憶するために使
用される。ＩＢＭ社発行の出版物である”Ｒｅｆｅｒｅ
ｎｃｅＭａｎｕａｌ ｆｏｒ ＩＢＭ ２８３５
Ｓｔｏｒａｇｅ Ｃｏｒ＋ｔｒｏＬ ａｎｄ
ＪＢＭ２３０５ Ｆｉｘｅｄ ｌ１ｅａｄ Ｓｔｏｒ
ａｇｅ Ｍｏｄｕｌｅ”（Ｆｏｒｍ Ｎａ ＧＡ２６
−１５８９−３） ニ記述されテいルＩ ８Ｍ２３０５
固定ヘツド記憶モジユールはページング記憶の一例であ
る。この周辺記憶システムは磁気記憶ドラムから成り、
記憶されたデータに対する敏速なアクセスを与える。前
記ドラムの記憶容量は限られているから、より大きい記
憶容量を必要とする、より大型のホストが常にＩ １３
Ｍ ２３０５のページング記憶を最大限に効率よく使
用できるとは限らない。 このため、追加の記憶容量がディスク型直接アクセス記
憶装置（ＤＡＳＤ）によって供給される。 このことは、いわゆるスワツピング・データ・セラ１〜
が使用されるとき、すなわちホストと周辺記憶システム
の間で大きな順次データ・セラ１へが迅速に転送される
ときに特に当てはまる。性能を惰性にせすに記憶容量の
制限を緩和するためには、前記２３０５記憶ドラムの代
りに階層記憶を使用することができる。このような階層
記憶の１つの例は、米国特許第３５６９９３８号に示さ
れている。この特許には、Ｄ Ａ Ｓ Ｄまたは磁気テ
ープ記録装置のような後部記憶に接続された高速キャッ
シュ記憶を使用することにより、晶性能大容量の仮想（
ａｐｐａｒｃｎＬ）記憶を実現するという概念が開示さ
れている。この特許が教示するところによれば、要求さ
れたデータのみなら１その近傍にあるデータをも後部記
憶からキャッシュまたは前部記憶に要求時にページング
することが有利である。周辺記憶システ／、の一般的な
使用に関しては前記方式は非常によい結果を与えるが、
一連の後部記憶がキャッシュを共用し１１、っホス１へ
が多重タスク処理を行なっているときには、キャッシュ
の中に大きな直列データのセットを置くことは厄介なこ
とになる。その解決方法の１つはより大きいキャッシュ
を使用することであるが、こわは周辺システ１１のコス
トを不必要に高くするので望ましくない。 従って、よりよい解決方法が必要である。 米国特許第３５８８８３９号は所与のワードが要求され
るごとに次のデータ・ワードを昇格（ｐｒｏｍｏシｅ）
させることを示す。この方式は主記憶上のキャッシュに
対しては良好に働く。しかしながら、大きなデータ・セ
ットが転送中である場合、１つの追加データ・セットの
みを昇格させてもホストによる周辺記憶システムの利用
度は必ずしも最大にならない。逆に、周辺記憶システム
の利用度は、後部記憶の物理的特性のために更に低下す
る。例えば後部記憶（ＤＡＳＤ）にはディスク記憶装置
の機械的特性によって生じる重要ないくつかの遅延境界
がある。例えば、１つのディスク記憶装置または他のデ
ィスク記憶装置を選択するとき、大幅な遅延が生じうる
。更に、大抵のディスク記憶装置はコストを軽減させる
ために記録面当り１個または２個の変換器を有するにす
ぎない。 周知のように、ディスク記憶装置のデータ領域をアクセ
スするには、変換器を放射状に移動して同心円状のレコ
ード記憶Ｉ−ラックを別個にアクセスすることが必要で
ある。このようなヘッドの移動はシリンダ・シークと呼
ばれ、電子的速度と比較すると大幅な遅延を伴なう。従
フて、前記特許の解決方法は、多くの使用に関しては高
い満足を与えるか、複数の後部記憶（ＤＡＳＤ）を包含
する多重タスタ処理の環境では大量の順次または連続レ
コー１くを処理するという問題を解決するものではない
。望ましいのは、順次に処理されたレコー１−を、非連
続データ記憶領域に高いデータ速度で３己憶するという
ことである。 また、これらの周辺記憶システムはホス１への介入を最
小限にして要求された目標を達成することが望ましい。 このようなホス１〜の介入を最小化するという１つの例
は米国特許第４２６２３３２号に示されている。この特
許は使用特性及びエクステント定義機構を使用してホス
トが周辺記憶システム（ＤＡＳＤ）にアクセスするのを
最小限にしている。この解決方法はホストがＤ Ａ Ｓ
Ｄに介入するのを最小限にはするが、複数のＩ） Ａ
Ｓ Ｄを包含する多重タスク処理の環境において共用
されるキャッシュによって大量の順次または連続データ
・セットをどのように処理するかということは前記先行
技術のどｔＬによっても示唆されてはいない。 ＤＡＳＤのようなディスク記憶装置は回転の待ち時間を
含み、この待ち時間はトラックに記憶されたデータに対
するアクセス遅延を生じる。前記待ち時間による遅延を
最小限にするために、多くのホスト・プロゲラ１１はデ
ィスク回転と同期するように設計されている。しかしな
がら、最初のアクセス時、すなわちディスク回転がホス
トのオペレーションと同期される前には、依然として遅
延が存在する。キャッシュを有する記憶階層においてさ
えも、データ・アクセス・オペレーションはディスク記
憶装置に対する複数のアクセスによって特徴づけられる
ので、待ち時間が性能に対する厳しい障害となることが
ある（性能はデータに対する短いアクセス時間を前提と
している）。 ディスク記憶装置の待ち時間による遅延を回避するため
に、初期のＩＢＭ製ディスク・ファイルに対する７６１
２デイスク・シンクロナイザでは、ディスク記憶装置を
アクセスする際、複数のセクタ、すなわち回転位置のど
れか１つでデータ転送が行なわれるようにしている。こ
のようなデータ転送は１１〜ラツクのデータ全部を転送
するためにのみ行なわわ、ぞしてこれらのデータ転送は
４０９６パイ１〜境界（データ・ブロック境界）上で識
別可能である。このオペレーション・七−１〜は「ロー
ル・モート」と呼ばれ、この用語の一般的用法からすれ
ば、最初にデータ・トランクの任意の部分を転送し、続
いてインデックス、すなわち１〜ランクの開始位置に無
関係に残り部分のデータ転送を完了することを意味する
。このデータ転送は連続的に７１ヘレス可能な単一の磁
気コア記憶領域を対象として行なわれた。このロール・
モードの概念は、ＤＡＳＤの複数の１〜ランクを占有す
るレコード・モードにまで拡張された。多重１−ランク
・レコードを転送するためのロール・モード・オペレー
ションは、ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｊ、５ｃｌ
ｏｓｕｒｅＢ ｕ ｌ ］、 ｅ シｊ、 ｎ、 Ｖｏ
ｌ、３ 、 Ｎｏ、１． 、Ｉｕｎｅ １ ９
７ ０ 、 ＰＰ、９３−９５に示されている。この
文献で注目すべきは、１〜ラツク切替がトラック間の回
転位置における歳差運動（ｐｒｅｃｅｓｓｉｏｎ）を生
ゼしめうるという点である。ロール・モードの変形は、
ＩＢＭＴｅｃｈｎｊｃａｌ ＤｉｓｃｌｏＳｕｒｅ
Ｂｕｌｌｅｊｉｎ、 Ｖｏｌ、１ ２ 、 Ｎａ６
、Ｎｏｖｅｍｂｅｒ １９６９、ｐｐ、８１５−８１
７に示されている。それによれば、各々のセクタすなわ
ち回転位置は別個の待ち行列を有し、それらの待ち行列
はＤ Ａ Ｓ ［）レコード面のアクセスを決定する。 これらの待行列を選択するために優先順位機構が設けら
れる。また、米国特許第４ｉ９８６９９号に示すように
、ロール・モードはシフト・レジスタに回転するために
も使用されている。この特許では、連続的に回転するシ
フト・レジスタに記憶されたデータは単一ステップのロ
ール・モードで転送される。要約すれば、ロール・モー
ト・オペレーションは、ディスク記憶装置、磁気ドラム
記憶装置または回転式シフト・レジスタのような循環記
憶装置に対するアクセスを与えるために、任意の回転位
置で転送を開始させ且つ１１−ラック（シフ１−・レジ
スタ）の中の全データが循環記憶装置のｑｔ−何一ラン
クと授受されるまで転送を続行させるのである。もちろ
ん、通常のフォーマツ１へ制御、すなわちデータ開始点
の識別及び転送中レコードの識別は今まで通り行なわれ
なければならない。 前掲のすべての先行技術はロール・モードを採用するこ
とによって待ち時間を減少させることを示しているが、
キャッシュを有するデータ記憶システムにおいては、一
層の性能向上が要求されている。特に、一連のコマンド
・チェーンによってデータ転送が制御されるような場合
には、前記要求を満足させることが一層重要となる。 ［発明の概要コ 本発明の目的は、ランダム・アクセス記憶装置と循環記
憶装置の間で実行されるデータ転送における遅延を減少
するための方法及び装置を与えることである。 本発明に従って、周期的にアクセス可能な複数の記憶ト
ラックまたはシフ１〜・レジスタを有する１盾環記憶装
置は、循環レコード・トラック中のアドレス可能な連続
データ記憶領域にある順次に関連する一連のデータ・レ
コードを効率的かつ選択的に転送するようにアクセスさ
れる。但し、各々の１へラックにはＮ個のレコード記憶
領域がある。 本発明の方法及び装置は、最初の１〜ランクについて転
送さＪルるべきレコードの数を検査することを含む５も
し、転送さるべきレコードの数が該Ｉへラック中のデー
タ記憶領域番号の所定の部分であれば、下記のオペレー
ションが続いて行なわれる。 さもなければ、該データ記憶領域は記憶アドレスの所定
の等差数列（ａｒｉシｈｍｅｔｉｃ ｐｒｏｇｒｅｓｓ
ｉｏｎ）のリストに従ってアクセスされる。本発明によ
って改善されるオペレーションには下記の動作が含まれ
る。前記リストの記憶アドレスのＮよりも大きくない最
初の番号に関して前記トラックの１つに記録された信号
のレコードまたはブロックを検査することにより、リス
トされた１つの記憶アドレスを前記１つのトラックのレ
コード記憶領域（次にアクセス可能なデータ記憶領域）
に関連する記憶アドレスとして識別する。次に、リスト
されたアドレスのうち算術的に直前のアドレスを最後に
アクセスさ、＃しるデータ記憶領域を識別するものとし
てマークする。そして、前記法にアクセス可能なデータ
記憶領域で始まり、かつ複数の前記トランクにあるアド
レスのリストの最後のアドレスまで続く前記リストされ
たアドレスによつ°Ｃ指示されるとおりに、１つ以」−
の前記１−ラック中の前記データ記憶領域を相次いでア
クセスする。前記アクセスが終でした後、前記アドレス
のリス１への中の最初のアドレスによって識別さＪした
データ記憶領域で始まり、前記リス１−されたアドレス
の直前のアドレスによって識別された前記データ記憶領
域にわたって連続するデータ記憶領域を次々とアクセス
する。 本発明の特殊な形態では、アクセスされるべき一連のデ
ータ記憶領域は一連のアクセス・コマン１−によって識
別され、そしてアクセスされるべきトラックの１つはデ
ータ・アクセス・コマンドの原始りスト１；ついてその
循環位置をモニタされる。 このモニタ結果に基づいて、１つコマンドが最初に実行
されるべきコマンドとして選択される。その直前のコマ
ンドは処理終了コマンドとしてマークされる。次いで、
所定の循環位置に達したとき、識別されたコマンドで始
まるコマンドがチェーン終了コマンドに至るまで逐次実
行される。チャネル内転送コマンドは最初にリストされ
たデータ・アクセス・コマンドへのスイッチング・オペ
レーションを生せしめる。そして、最初にリストされた
データ・アクセス・コマンドから処理終了コマンドとし
て識別さ才ｔたデータ・アクセス・コマンドに至るまで
のデータ・アクセス・コマンドのすべてが実行される。 ランダム・アクセス記憶について複数のアドレス・レジ
スタが関連する場合には、これらのアドレス・レジスタ
はアクセスされるべきデータ記憶領域に従って事前ロー
ドされうる。次いで、最初にアクセスされたレコードの
数はランダム・アクセス記憶装置に通知されるので、ラ
ンダム・アクセス記憶内の所望のデータ記憶アドレスに
適当なデータが記憶される。読取りオペレーションでは
、事前ロードは任意であり、データとキャッシュ・デー
タ記憶領域を相関させる必要はない。このような相関は
データ転送に続いて行なわれることがある。 ［詳細な説明コ 以下図面を参照して本発明の詳細な説明するにあたり、
同一の参照番号は図面が異っても同じ部分及び構造を表
わすものとする。第１図において、階層式周辺記憶シス
テｌｚ １． Ｏはホス１〜１１に接続され、これによ
りホスト及び周辺記憶システ１１で利用するデータ信号
か授受される。周辺記憶システム１０の代表的な適用例
では、ホス１へ１１は中央処理ユニツ１−（ＣＰＵ）か
ら成る。他の適用例では、ホスト１１はハードウェアＣ
ＰＵで走行する１台の仮想計算機または１組の仮想計算
機である場合がある。ホス１へ１１はまた、マルチプロ
セッサ、または接続されたプロセッサを有する単一プロ
セッサ等である場合もある。本発明は種々の周辺記憶シ
ステム１０に適用可能であるが、本明細書に示す実施例
はデータ・セットのページング及びスワツピングを処理
するためのページング周辺記憶システムを示す。一般に
、データ・セラ１〜のページング及びスワツピングは、
ホスト１１に対するプログラム・データ・セットを記憶
することに関係する。前記のように、周辺記憶システム
１０は単一のホストに接続されるが、一般的適用例では
周辺記憶システムは複数のホストに接続可能である。本
発明はどちらのタイプの周辺記憶システムにも適用可能
である。 ページング周辺記憶システム１０とホスト１１の間の通
信は複数の入出力接続１２〜１５を介して行なわれる。 これらの入出力接続は１８Ｍシステム３７０の入出力周
辺チャネルに従って構成される。一般にチャネルまたは
サブチャネルと呼ばれるこれらの入出力接続は周知であ
るから、その説明は省略する。周辺記憶システム１０は
下位すなわち後部記憶部分を有する。これは複数の直接
アクセス記憶装置（ＤＡＳＤ）１６〜１８から成り、そ
れらは個々にＤＯ，ＤＩ、・・・・・・・・と番号を付
されている。ホス１へ１１による周辺記憶システム１０
のアクセスは、すべてＤＡＳＤ１６〜１８をアドレス指
定することによって行なわれる。 このアドレス指定のために、１組の論理ブロック１９に
要約されている入出力接続１２〜１５のアーキテクチャ
が使用される。これらの論理ブロック１９はＩＢＭシス
テム／３７０のチャネルで使用されるようなチャネル・
コマンド・ワード（ＣＣＷ）を表わす。以下、前記論理
ブロックをＣＣＷ１９と呼称する。各々のＣＣＷ］、９
は一般にアドレス・バイ１−２０を含み、このバイトは
当該コマンドを受取るべき制御ユニツ１〜（ＣＵ）を指
定するための複数のビットを含む。別の複数ビットＤ
Ｅ Ｖはアクセスされるべき装置（ＤＡＳＤ）１６〜１
８の１つを識別する。ページング及びスワツピング周辺
記憶システム１０において、ＤＡ８０１６〜１８の各々
は複数の論理アドレスを具備する。例えば、装［ＤＯは
４つのアドレスの中のいずれか１つによってアドレス指
定されうる。このような多重アドレス指定はある程度ま
でＩＢＭ２３０５ベージング記憶システムで実施された
。 各々の装置ｉｔ （ＤＡＳＤ）の論理アドレスはアドレ
ス・バイト２０のビットＡＣで指示される。この例の場
合、ＡＣは２ビツトを有し、従って装［ＤＯをアドレス
指定するのに４つの論理アドレスの中のどれがホスト１
１によって使用中であるかを指示する。本発明の実施例
では、論理アドレスの１つ「００」はＤＡＳＤ１６〜１
８に対する直接アクセスを指定する。すなわち、ホスト
１１は周辺記憶システム１０があたかも階層システムで
はないかのように、ＤＡＳＤ１６〜１８に関連して動作
する。直接アクセスの場合すべての階層はバイパスされ
る。ＡＣビットが０１．１０又はｊｌの等しい場合は、
後述する如く、ＤＡＳＤ１６〜１８とデータを授受する
ように階層がアクセスされので、これらの３つの論理ア
ドレスについてはＤＡＳＤ１６〜１８の見かけ上のパフ
ォーマンスが向上することになる。略語ＡＣはビットＤ
ＥＶによって指示された装置（ＤＡＳＤ）への（論理的
な）アクセス経路を指示することを意味する。 Ｃ：ＣＷ１９の２番目のバイトはコマンド・バイト２１
であり、これは周辺記憶システム１０に対しどの機能を
実行すべきかを通知するコードを含んでいる。ＣＣＷ１
９０３番目のバイトはコマンド修飾バイト２２である。 このバイトは複数の制御フィールドを有し、該フィール
ドはコマンド・バイト２１で指示されたコマンドを実行
するための種々のオペレーション・モー１〜を周辺記憶
システムｌＯに指示する。本発明にとって重要なのは、
到来する転送セットで転送されるデータが順次データで
あることを周辺記憶システム１０に知らせるためのビッ
ト・パターンＳＥＱである。コマンド修飾バイト２２の
Ｓ Ｅ Ｑ部分が順次データを表わす場合、ＣＣＷ１９
に追加のコマンド修飾バイト２３が置かれ、これにより
、ＤＡＳＤ１６〜１８からホスト１１へ、またはその逆
方向に順次データ・セットとして転送されるデータ・ブ
ロックまたはセグメントの数が指示される。ページング
環境における前記順次データ・セットはしばしばスワツ
ピング・データ・セットと呼ばれる。更に、コマンド修
飾バイト２２はセクションＲＤで読取及び廃棄を指示す
ることがある。こ才しは、ホスト１１が階層からデータ
を取込んだ後、階層キャッシュ内の該データが廃棄され
うろことを意味する。 この場合、ＤＡＳＤ１６〜１８内の該データはそのまま
保持される。更に、いわゆる「ゲスト・オペレーティン
グ・システムＪＧＯによる制御が与えられる。ホスト１
１の仮想３］算機環境においては、オペレーティング・
システムの１つはページング周辺記憶システム１０の管
轄権（ｃｏｇｎｉｚａｎｃｅ）を有し、そしてデータを
アクセスまたは記憶するために周辺記憶システム１０の
アクセスが別のオペレーティング・システムに移管され
ることがある。このような他のオペレーティング・シス
テムは最初のオペレーティング・システムのゲストであ
り、従って周辺記憶システム１０の一定の制御様式を変
更することができない。又、他の制御フィールドがコマ
ンド修飾バイト２２の範囲内で使用されるが、それらは
本発明の要旨に関係ない。 階層には、ＤＡＳＤ１６〜１８のキャッシュとして指定
された部分（以下、キャッシュ４０どしう）を有する半
導体ランダム・アクセス型のシステム記憶３０が含まれ
る。キャッシュ動作の原理は周知であるので、ＤＡＳＤ
１６〜１８に関するキャッシュ４０の目的及び意図は詳
述しない。制御３１はホス１へ１１から周辺コマンｌ（
を受取り、論理アドレスＡＣの１つによって１つＡＳＤ
１６〜１８をアクセスするとともに、他の３つの論理ア
ドレスＡ Ｃに基づいてキャッシャ４０に対するアクセ
スを与える。周辺記憶システム１０によって、キャッシ
ュ４０とＤＡＳＤ］、６−１８の間でデータは自動的に
転送される。この転送は、ホスト１１とＤＡＳＤ１６の
間の転送と同じ原理を使用して達成される。すなわち、
ホス１−１１は直接モード（ＡＣ＝００）でＤＡ、５Ｄ
Ｉ６〜１８をアクセスするに際し、ＣＡＡ−ＣＡＢ、Ｃ
Ａ Ｃ及びＣＡ［つと個々に表記されたチャネル・アダ
プタ３２、バス７０を利用し、また直接アクセス制御（
ＤＡＣ）５６、データ回路３３、装置アダプタ（［）Ａ
Ａ）３４及び装置制御接続機構（ＤＣＡ、）３５を利用
する。受取られたＣＣＷ１９は制御３１によつＣ解釈さ
れるが、これはホスト１１とＤＡＳＤ１６〜１８の間の
データ・フローの方向を決定するとともに、このタイプ
の記憶装置を制御する他の周知の機能を決定するためで
ある。キャッシュ４０と１）ＡＳＤ１６〜１８の関係は
ホスト１１と１）ＡＳＤｌ、６〜１８の関係に大体にお
いて同じである。すなわち、ホスト１１は一連のＣＣＷ
１９を介して制御を与えるが、制御３１は後述するよう
にＣＣＷと類似の構成を有する複数の内部制御ワード（
ＩＣＷ）２４を使用することによってキャッシュ４０と
ＤＡＳＤ１６〜１８の間のアクセスを与える。ＣＣＷ１
９に関しＩＣＷ２４を変更することによってデータ転送
オペレーションを成る程度効率化することができる。チ
ャネル・アダプタ３２を経由する代りに、制御３１はキ
ャッシュ・アクセス制御（ＣＡＣ）６１を有する。ＣＡ
Ｃ６１はシステム記憶３０を動作させ、そして■ＣＷ２
４を使用する直接アクセス制御（ＤＡＣ，）５６を通し
てＤＡＳＤ１６〜１８に対するアクセスを与える。チャ
ネル・アダプタ３２の代りに、連係ポート（ＬＫＰ）２
５がＣＡＣ６１とＤＡＣ５６の間の転送を可能にする。 Ｌ Ｋ Ｐ ２５は後に第３図に関連して説明する。 各々のＩＣＷ２４はＣＣＷ１９のコマンド・バイト２Ｊ
に相当するコマンド・バイト２６を含む。 同じコマンドはコード構成も同じである点を認識された
い。いくつかの追加のコマンドが与えられるのに対し、
いくつかコマンドは廃止される。コマンド修飾ハイド２
７はチェーン制御ビット「チェーン」を含み、このピッ
１へは通常はホス１〜］１からチャネル・アダプタ３２
を介して制御３１に与えられる連鎖指示に代る。（ホス
１−１１による連鎖指示はタグ信号「ザブレス・アラｌ
−Ｊの供給である。）周辺記憶システム１０からホスト
１１に最終ステータスが報告されるときは、「サプレス
・アウト」が連鎖、すなわち入出力接続１２〜１５に関
連して使用さＪｚる一連の密接に関連する周辺コマンド
の指示を与える。ＣＡＣ６１はタグ信号を使用しないの
でコマンド修飾バイ１へ２７は前記タグ制御信号に代っ
て使用される。Ｅ ＯＰ（処理路Ｙ）ビットは本発明に
関連して使用され、後に明らかになるようにＩＣＷチェ
ーンの中の任意の選択さ、ｆｌ、た場所てＩＣＷチェー
ンの処理を終了させる。これらのすべてのＩＣＷはアク
ティブなチェーン・ビットを有する。Ｉ ＣＷ２４のア
１−レス・バイト２８はＤＡＳＤ１６〜１８のアドレス
の記憶位置を指す。ＩＣＷでは論理アトＩノスを使用す
る必要はない。事実、制御３１は階層に向けられた論理
アドレスのすべてをＤＥＶビン１〜に変換する。十分に
大きい装置バンファ７７が設けら九でいるので、ＣＣ）
＋ ＋−１はシーク■（，Ｗとともに記憶され、キャッ
シュ４０のアドレスは読取または書込ＩＣＷとともに記
憶される。アドレス・パイ１〜２８はＤＥＶの記憶位置
を指すだけでなく、シリンダ・アドレス（Ｃ）、ヘッド
すなわち１−ラック・アドレス（Ｉ］）及びレコード・
アドレス（Ｒ，）も指す。レコード・アドレスは殆どの
ディスク記憶装置をアドレス指定する際に用いるセクタ
・アドレスに相当する。本発明の良好な実施例では、４
つのレコードが単一の１−ラック（１−１アトし・ス）
にダえらｔｂる。１従ってレコー１〜・ア１くレスは１
．２．３または４てあって、ディスクが回転基準点に関
し０°、９０°２１８０°及び２７０゜に方向づけられ
ているのに対応する。実際の回転方向づけは、設ｄ１パ
ラメータに従−って、直交する方向づけと異なることが
ある。後述するように、回転位置検出よりはむしろ、ア
ドレス・マーク制御が使用されることがある。 キャッシュ４０はハス４１及びチャネル・アダプタ３２
を経由してホス１へ１１とデータ信号を転送する。同様
に、１つＡＳ＋０１６〜１８からキャッシュ４０へのデ
ータ信号の転送はデータ回路３３及びバノ、４２を介し
て行なわれる。キャッシュ４０とホス１−１１またはＤ
Ａ Ｓ Ｄ １．６〜１８の間の同時転送が要求され
ないときは、バス４１及び４２は単一のバスに結合され
、データ転送は時分割で行なわれる。比較釣人容量（数
メガバイ！〜）のメモリから成るキャッシュ４０をアク
セスするには、シリンダ及びレコー１−・アドレスＣｌ
−Ｉ Ｒとともに装置アドレスをＣＡＣ６１からバス６
４を介してハツシュ回路４４へ転送することが必要であ
る。ハツシュ回路４４−これはマイクロコードで実現さ
れることがある−は、ＤＡＳＤのアドレスをハツシュ・
クラス標識に変換する。キャッシュ４０の記憶容量はＤ
ＡＳＤ１６〜１８よりもずっと小さいから、アクセスを
容易にするためＤＡＳＤ１６〜１８のアドレス範囲はハ
ツシュ・クラスと呼ばれるクラスに集中される。分散イ
ンデックス・テーブル（ＳＩＴ）４５はハツシュ回路４
４によって定義されたクラスごとに１つのレジスタを有
する。５ＩＴ４５にあるレジスタの内容はディレクトリ
（ＤＩＲ）４３に対するアドレス・ポインタである。Ｄ
ＩＲ４３は、ＤＡＳＤ１６〜Ｊ８をアクセスするのに用
いるアドレス］） ＣＨＲを含む。キャッシュ４０にデ
ータが書込まわるとき、ＤＡＳＤ１６〜１８のＤＣＨＲ
アドレスはキャッシュ４０のアドレスとともにいわゆる
ＤＩＲ４３の項目（エントリ）に書込まれる。ＤＡＳＤ
１６〜１８の複数のアドレスは１つのハツシュ。 クラスに対応するから、ハツシングを使用してキャッシ
ュ４０を走査する際に所与のハツシュ・クラス内にある
項目のみを走査すれば済むように、単一に連係されたハ
ツシュ・クラス・リス１−がＤＩＲ４３の項目中に設け
られる。Ｄ Ｉ Ｒ４３の内容に基づいて、キャッシュ
４０は既知の方法を使用してアクセスされる。もし、関
連する項［１がＤＩＲ４３で見つからないならば、キャ
ッシュ・ミスが生じるので、ＣＡＣ６１はホスト１１か
らのデータを受取るべきキャッシュ４０中の空間を割当
てるか、またはＩＣＷ２４及び１．Ｋ Ｐ ２５を使用
してＤＡＳｒ）１６〜１８から（キャッシュ４０に）デ
ータを転送しなければならない。 制御３１には通常、ポスト】１に接続さＪする制御装置
の部分が含まれる。例えば、アドレス／コマンド鑑定器
（ＡＣＥ）５０はバス５１ないし５４を介してチャネル
・アダプタ３２と通信し、ホスト１１からコマンド信号
を受取るとともに、ホス１へ１１にステータス信号を供
給する。ＡＣＥ ５０はＣＣＷ１９を鑑定し、周辺記憶
システム〕Ｏに対しコマンドによって指定された機能を
実行することを命令し、連鎖状態を指示するとともに、
周辺システムの他の部分からのステータス信号を受取っ
てこれをホスト１１に中継する。直接モード、すなわち
ＡＣ＝ＯＯの場合には、ＡＣＥ５０はバス５５を介して
ＤＡＣ５６にコマンド信号を供給するので、既知のＤ
Ａ Ｓ Ｄ技術を使用してデータ回路３３と適切なチャ
ネル・アダプタ３２の間でデータ信号の転送を行なうこ
とができる。その機能を実行する際、ＤＡＣ５６は通常
の方法でデータ回路３３を介して制御を行なう。 本明細書で重要なのは階層のオペレーションであり、更
に詳細に説明すれば、非順次データ・ブロック中の順次
または連続データ・セットを最小限の割当制御の下で最
小限の大きさを有するキャッシュ４０に置くことができ
るようにするとともに、このような順次性を効率的に維
持し且つホスト１１の動作要求を満足させるために十分
な数のデータ・ブロックをキャッシュ４０内に維持する
ことである。ＡＣＥ５０は、階層に対するアクセスを指
示するような論理装置アドレスをアト１ノス・バイト２
０を介して受取るとき、受取ったコマンド信号を３つの
バス６０の中の１つを介してＣＡＣ６１に供給する。３
つのバス６０はそれぞれがキャッシュ４０のアクセスを
指示する論理バスである。ｃ ＡＣ６］は論理装置に対
応するチャネル制御ブロック（ＣＣＢ）レジスタ６３に
受取ったコマンド及び修飾データを記憶する。Ｉ） Ａ
Ｓ Ｄごとに３つの論理装置アトＩノスがあるので、
もし、１）ＡＳＤ１６〜１８が８個であれば、ＣＣＢ
６３とｒ、ＤｃＢ６２には２４個のレジスタがあること
になる。 各々の論理装置の識別及び動作ステータスは論理装置制
御ブロック（ＬＤＣＢ） ６２中のレジスタごとに維持
される。論理装置に対するアクセスは、キャッシュ４０
中のレジスタをアドレス・パイｉ〜２０のフィールドＡ
Ｃ及びＤＥＶで指示されたアドレスへ割当てることによ
って表わされるが、この目的のためにアドレス・バス６
４はハシシュ回路４４へ接続される。順次データの成る
状況では、ＤＡＳＤ１６〜１８の順次アドレス（ＣＨＲ
部分）についてＳＩ丁４５中の連続するレジスタをアク
セスすることができる。従って、Ｃ５Ｃ６１はバス６５
を介して５ＩＴ４５をアクセスすることにより、ハツシ
ュ回路４４における遅延を回避する。このオペレーショ
ンは、順次データが処理中であるとき、ボスト１１に対
する周辺記憶システム１０の応答を改善する。Ｉ） Ｉ
Ｒ４３のハツシュ・クラスを探索した結果として、キ
ャッシュ・ミスの指示をＣ１：ＡＣ６１が受取ったとき
ＤＡＳＤ工６〜１８からキャッシュ４０へのデータ転送
要求がＬ Ｋ Ｐ ２５及びバス６６を介してＤＡＣ５
６に供給される。バス６６の信号は前記要求についてＤ
ＡＣ５６に警報を発し、そしてＩＣＷ２４がＬＫＰ２５
を介してアドレス可能であるきとを知らせる。マイクロ
コード形式の実施例では、後に明らかになるようにＬ
Ｋ Ｐ ２５はマイクロコード連係ボートである。ＤＡ
Ｃ５６はＣＣＷ１９に応答するのと同様にＩＣＷ２４に
応答する。ＬＫＰ２５を介して要求されたデータ転送が
完了すると、ＤＡＣ５６はバス６７を介してＣＡＣ６１
にステータス信号を供給する。その時点で、キャッシュ
４０はホスト１１に利用可能なデータを有する。 その後のＣＡＣ６１とＤ Ａ Ｃ５６の間の通信はバス
６８を介して行なわれ、前記通信のすべては■。 ＫＰ２５にメツセージ・データを記憶することに含む。 ＤＡＳＤｌ、６〜１８は複数の論理装置アドレスによっ
てアクセスされるから１組の待行列レジスタ６９はＣＡ
Ｃ６１によって要求された装置関連オペレーションを待
行列化する。このように、ＤＡＣ５６は論理装置を通し
て複数の要求を待行列化することには関係しないが、ホ
ス１へ１１またはＣＡＣ６１に対しては直接アクセスＤ
Ａ Ｓ Ｉ）モードで動作できる。このようにＤＡＣ
５６は階層に関連して使用しうるだけでなく、階層を使
用しない周辺記憶システムにおいても使用しうる。 ＣＡＣ６］はまた追加の制御を含む。例えば、レジスタ
ＡＤＥＢ７６はＤＩＲ４３の１項目−それについてＣＡ
Ｃ６１が現在勤作中であるーを有する。すなわちＤＡＳ
Ｄｌ、６〜１８のアドレスがキャッシュ４０のヒツトを
生ぜしぬるか、またはキャッシュ４０の一部分がホスト
１１によって供給されるデータに割当てら九た場合、Ａ
ＤＥＢ７６に該項目を置くことによって、ＣＡＣ６１の
オペレーションが向上する。すなわち、ＤＩＲ４３はシ
ステム記憶３０の一部分であるから、ＡＤＥＢ７６にそ
のアクティブな項目を加えることによって、システム記
憶３０は制御３１とは無関係にバス４１及び４２を介し
て自由にデータを転送することができるようになる。装
置バッファ・レジスタ７７はＤＡＳＤ１６〜１８に関連
する制御情報を有し、ＤＡＣ５６によるアクセスをセッ
トアツプする際にＣＡＣ６１によって使用される。 これらのレジスタは、本発明のマイクロコード化された
実現形態では、書込可能な制御記憶に存在する。装置バ
ッファ７７は指定されたデータ構造を持たない制御記憶
の割当てられた部分に過ぎない。ＢＳＴ７８は後に第３
図に関連して説明するバッファ・シーケンス・テーブル
であって、図示の周辺記憶システム１０内で本発明の実
施に関連して使用される。ＢＳＴ７８はバス４２を介し
て順次に転送されるデータ・ブロックの各々ごとにＤＩ
Ｒ４３に対するポインタを含み、さらにこのような順次
転送中にキャッシュ４０をアクセスするために使用すべ
き特定のディレクトリ・インデックスを決定する走査制
御機構を含んでいる。このように５順次転送はアドレッ
シング・セラ１〜アツプを免除されるので、後に明らか
になるように、ＤＡＳ０１６〜１８からのブロックのバ
ース１−は中断されることなく転送されうる。 第２図は第１図に示すシステムの実施例のブロック図で
、制御３１に相当するプログラム式マイタロプロセッサ
（以下、プロセッサ３１ Ｐという）を使用する。ハス
７０はチャネル・アダプタ：３２とデータ回路３３を相
互接続し、第１図の場合と全く同じように動作する。バ
ス４１及び４２はチャネル・アダプタ３２及びデータ回
路３３とシステム記憶３０をそれぞれ相互接続する。バ
ス４１及び４２を１つのバスに結合してもよいが、この
場合には単一ハスを時分製化してデータ転送が行なわれ
る。データ回路３３とシステム記憶３０の間の転送を制
御する際、プロセッサ３１Ｐはバス７１を介してデータ
回路３３に制御信号を与えるとともに、バス７２を介し
てシステム記憶３０にアドレス及び順序制御信号をグ、
える。複数のシステム記憶アドレス・レジスタ（ＳＳＡ
Ｒ）７９はシステム記憶３０にアドレスを与える。例え
ば、８個または１６個の５ＳＡＲ７９が設けられること
がある。従って、プロセッサ３１Ｐがシステム記憶３０
をアクセスするとき、プロセッサ３ＩＰはシステム記憶
３０のアドレスを５ＳＡＲ７９に与えるだけではなく、
５ＳＡＲ７９のどれがシステム記憶３０をアクセスする
際に使用されるべきかも指示する。メモリに対する多重
アドレッシング・レジスタは周知であるので、これ以上
の説明は省略する。 キャッシュ４０が複数の５ＳＡＲ７９を有するとき、プ
ロセッサ３１Ｐはキャッシュ４０（システム記憶３０の
一部分）のアドレスを５ＳＡＲ７９にロードすることに
よってシステム記憶３０を準備させるので、連続する順
次ブロックの中間で５ＳＡＲ７９に前記アドレスをロー
ドしなくても済む。従って、順次データ転送の間、プロ
セッサ３１ＰはＳ Ｓ Ａ Ｒを参照するたけで、キャ
ッシュ４０とＤＡＳＤ１６〜１８の間のデータ信号の転
送を開始させる。単一のＳ’５ＡＲ７９Ｌか設けられて
いない場合は、レコード転送の途中でアドレスが単一の
５ＳＡＲ７９にロードされる。同様に、キャッシュ４０
はシステム記憶３０内の所与のアドレス空間を有する点
に注１」する必要がある。Ｆ）ＩＲ４３は異なるアドレ
ス範囲を有するａＳＳＡＲ７９はシステム記憶３０のメ
モリ・アレイの外側にある別個の電子レジスタである。 プロセッサ３１Ｐは参照番号５１〜５４をイ４された単
一バスによってチャネル・アダプタ３２と通信する。 フロセッサ３１Ｐのオペレーションは制御記憶７３に記
憶されたマイクロコード・プロゲラｊ１に従って行なわ
牲る。制御記憶７３は書込可能であることが望ましいが
、その一部分は書込可能で、他の部分は読取専用であっ
てもよい。バス７４はプロセッサ３ ］、 Ｐを制御記
憶７３に接続する。制御記憶７３には、Ａ ＣＥ ５０
の機能を実現するプログラムＡＣＥ ５０ Ｐ、ＤＡＣ
５６の機能を実現するプログラムＤＡＣ５６Ｐ、ＣＡＣ
：６１の機能を実現するプログラムＣＡＣ６１１）、及
び周辺記憶システム１０のオペレーションに必要な他の
プログラムであって、本発明を理解するのに必要としな
いプロゲラ１１０■〕７５が含まれる。プログラム５０
■）、５６Ｉ〕及び６１ Ｐを介して周辺記憶システム
１０を制御するためにプロセッサ３１１）によって使用
されるＩノジスタには、ＣＣＢ６３、ＬＤＣＢ６２、待
ち行列レジスタ６９、ＡＤＥＢ７６．５ＩＴ４５、装置
バンファ７７、Ｌ Ｋ ）） ２５及びＢ Ｓ Ｔ ７
８が含まれる。大容量のキャッシュが使用される場合、
または複数の記憶ディレクタすなわち制御装置が使用さ
れる場合は、５ＩＴ４５はシステム記憶３０に記憶され
るのが望ましい。 性能向上のためには、５ＩＴ４５の１ページを含む１組
のレジスタが制御記憶７３に予約されることがある。シ
ステム記憶３０が複数の制御３１によって共用されると
きには、５ＩＴ４５は常にシステム記憶；３０に記憶さ
れる。 第２図に示さｉｔ、た実施例のオペレーションは第３図
〜第１５図を参照することによって最もよく理解される
。これらの図面は本発明のオペレーションを理解するの
に必要な詳細なデータ構造ならびにマイクロコード部分
の論理流れ図である。第３図は本発明に従って周辺記憶
システム１０を動作させるためにプ［Ｉセッサ３１１３
によって使用さ」しるデータの構造を示ず。１．、 Ｉ
） ＣＢ ６２は４つのセクションを構成する一連の１
ノジスタであって、制御記憶７；３内のデータ信号を含
む。最初のセクションＦ ＯＴＪ Ｎ Ｄ ８０は一般
的なオペレーションの感覚で周辺記憶システ／、ｌｏの
機能を定義し月一つ支援する、いわゆる基礎データ構造
である。ＰＰＡ１．＜ＭＳ８１は後に説明するページン
グ・パラメータ・セラ１〜・コマンドによって確立され
るベージング゛及びスワツピング機能を定義するような
パラメータに関連するＬＤＣ：Ｂ６２の部分である。 ＣＰ Ａ １．＜ Ｍ Ｓ ８２はホス１−１１から出
さ扛だセクダセット・コマンド、シーク・コマンド、Ｉ
Ｄ探索コマンドのようなコマンド・パラメータを含む。 これらのコマンドは既知のディスク記憶装置に関連して
使用されるコマンドである。ＲＰ Ａ ＲＭＳ８３は読
取活動、すなわちデータ信号をＤＡＳＤ１６〜１８から
キャッシュ４０に転送する動作を支援するためのパラメ
ータを含む。 ＦＯＵＮＤ８０はＯＤＥビット９０を含む。これは装置
終了（ＤｌΣ）が周辺記憶システム１０によるものであ
るかどうかをホスト１１に知らせる。 ＣＮＬ ＭＡＳＫ９１はどのチャネル・アダプタ３２
が現在のコマンドを受取ったか、すなわち論理装置がど
のチャネルに関連を有するかを指示するビット・パター
ンを有する。ＬＤＡＤＤＲ９２はコマンドとともに受取
った論理アドレス、すなわち第１図のアドレス・バイト
２０のＡＣ及びＤＥＶのピッ１〜・パターンを指示する
コードを含む。 ＣＭＤ９３は第１図のコマンド・バイト２１からのコー
ドを含む。５ＥＱ９４は第１図のコマンド修飾バイト２
２にあるＳＥＱセクションからの内容を含む。０ＣＲ９
５はチャネル・コマンド再試行が周辺記憶システム１０
によってボス１〜１１に送られたかどうかを指示する。 これに関して、キャッシュ・ミスがＭＩ ＳＳセクショ
ン９６で指示されているときは、チャネル・コマンド再
試行がポスト１１に送ら九たことを示す。従って、Ｌ
Ｉ）ＣＢ６２はキャッシュ４０のキャッシュ・ミスが生
じた時機と周辺記憶システム１０か適切なＣＣＲ倍信号
供給したかどうかを知らせる。チャネル・コマンド再試
行は、ホス１−１１に苅し、周辺コマンドの実行を遅延
させる必要があることを知らせるだけである。コマンド
実行が可能な状態に達したとき、周辺記憶システｂ ］
、 Ｏは装置終了（ＤＥ）信号をホスｈｌｌに送る。す
るとホス１へ１１は２回目の周辺コマンドを送り、これ
に応じて該コマンドが周辺記憶システム１０によって実
行可能になる。 ＰＰＡＭＳ８１はＷＯビット９８及びＲＱピッ１〜９９
を含み、該ビットはＬＤＣＢ６２に関連するＩＣＷチェ
ーンが読取または書込オペレーションのために本発明の
口〜ル・モードを使用することを知らせる。順次ビット
、すなわち５ＥＱ１００はコマンド修飾バイト２２中の
順次ビットＳ ＥＱに相当する。標識ＲＤＩＯＩはコマ
ンド修飾ハイド２２のＲＤセクションに相当する。Ｂ
Ｃ０ＵＮＴ１０２はハイド２３からのブロック数を含
む。順次データの各々のブロックがホスト１１に転送さ
れるごとに、Ｂ Ｃ０ＵＮＴ１０２は１ずつ減少され
る。従ッテ、Ｂ Ｃ０ＵＮＴ１０２はキャッシュ４０
を介してホスト１１へなお転送されるべきブロック数を
表わす。仮想環境では＋３ＡＳＥ ＣＹＬ１０３は順
次データを転送するようなりＡＳＤ１６〜１８のシリン
ダ・アドレスＣを含む。多重シリツタ要求の場合は、Ｔ
３ＡＳＥ ＣＹ Ｌ １．０３は仮想側算機（ＶＭ）の
ミニディスクの値Ｃを含む。 ＣＰＡＲＭＳ８２は、ＤＡＳＤのシーク・アドレスを含
む５ＥＥＫ ＡＤＤＲ１０４、新しいコマンド・チェ
ーンが開始したことを表わすＳＩＯピッＩへ１０４ Ａ
、最後または現在のＩＤ探索引数を含むＳ Ｉ Ｄ １
０５、及び最後または現在のセクタ・セラ１〜値を含む
ＳｌスＣｌ” １０６を有する。 ＲＰ Ａ ＲＭ Ｓ ８３ばＤＡＳＤ １６〜１８から
キャッシュ４０へのデータ転送が要求されていることを
表わすＲＩにＱＤ］、］、Ｏを含む。ＲＩ Ｐ １ ］
、 １は１つＡＳＤ１６−１８からキャッシュ４０への
読取が進行中であることを表わす。ＲＡ］］２はＩＤＡ
ＳＤ１６〜１８からの読取が完了し且つ一定の後処理機
能が実行中であることを表わす。Ｄ Ａ １１）１’）
Ｒ］ ｌ ３はアドレスされている実際のＤ Ａ Ｓ
Ｄ１６〜１８を表わずア］−レス・パイ１へ２０ （
第１図）からのヒラ１へ・パターン１つＥＶを含む。Ｄ
ＩＲＩＮＤト：Ｘ１１４はＤ Ｉ Ｒ４３のインデック
ス値を含み、こＪしによってＬ Ｄ ＣＢ ６２中の特
定１ノジスタで識別された論理装置に対応する項目をと
のブイレフ１−り項目レジスタが含むかを表わす。 ５ＳＡＲＩ １５は、ＤＡＳＤ＋、６〜１８及びキャッ
シュ４０の間のデータ転送でキャッシュ４０をアクセス
する際にどの５ＳＡＲ７９が使用されるかを識別する。 ５ＡＶＥ １１９は、割込オペレーションを含む各種の
オペレーションの間にプロセッサ３１Ｐが制御データ信
号をセーブするのに使用するＬＤＣＢ ６２のレジスタ
領域を指示する。 ＡＤＩ尤Ｂ７６はＤＩＲ４３の各々の項目と同じように
構成される。従って、ＡＤＥＢ７６の説明はＤ Ｉ Ｒ
４，３の場合と同様である。ＤＩＲ４３ならびにＡＤＥ
Ｂ ７６の各項目において、ＩＮＤＥＸ１０７はブイ
レフＩ−り項目の論理アドレスである。このフィールド
は各項目の自己識別データを含む。セクション１０８は
キャッシュ４０に記憶されたデータまたは記憶のために
割当てられたデータに対応するＤＡＳＤ１６〜１８のア
ドレスを含む。ＣＣＰはシリンダの物理アドレス、すな
わちＤＡＳＤ １６〜１８のシリンダの実際の物理アド
レスであり、）Ｉはヘッド・アドレス、Ｒはレコード・
アドレス、Ｄはアドレス・バイト２０のセクションＤＥ
Ｖに対応する装置アドレスのビット・パターン、５ＥＣ
ＴＯＲは実際のセクタの値、すなわちディスクの回転位
置−この位置から読取が始まる−である。４レコードを
有するトラツタについては、Ｒの値は１から４まで変り
うるが、Ｓ Ｅ ＣＴ ＯＲの値は実際のセクタ・アド
レスである。Ｄ Ａ Ｓ Ｄをアドレス指定する際、Ｒ
の値は通常のようにバイ１−・レベルで回転位置標識に
変換される。あるホス１へのオペレーティング・システ
ムにおけるＲの値ば１〜１２０また他の数値の範囲に分
布しうる。このような場合には、より大きいＲの値は１
へラック内のレコード数Ｎを法とする値に減少され、ぞ
してＲの値（モジュロＮ）はディスクの回転アドレスに
変換される。このようなセクタの値は最小限の待時間遅
延でレコードのアクセスを開始するのに適している。ｃ
ｃｒ、は論理装置に与えられるような論理シリンダ・ア
ドレスである。［、ｉ Ｎ Ｋ １．０９は各ハツシュ
・クラスの全項目を互いに連係させるためにｒｌｉ−に
連係されたリストのデータ信号コー１〜を含む。所与の
ハツシュ・クラスの最後の項目はチェーン終了またはク
ラス終了を指示する特定のコード・パターン（複数の０
）を有する。Ｍピッ１〜２６９はキャッシュ４０にある
データがＤ Ａ Ｓ Ｄ １．６− １８から受取られ
て以来、変更されたかどうかを表わす。 Ｄ Ｉ Ｒ４３の各項目に他のコードが追加されること
もあるが、それは本発明の理解とは無関係である。例え
ば、各々の項目にＭ ＲＵ −Ｌ、 ＲＵリストが含ま
れることがある。 ｒ、、 Ｋ Ｐ ２５はプログラムＡＣＥ５０Ｐ、ＤＡ
Ｃ５６Ｉ〕及びＣａＣ２１Ｐによってアクセス可能な制
御記憶７３中の領域であって、これらのマイクロコード
・ユニットの実行の相互作用を制御するための連係ポー
トまたはメツレージ領域を構成する。ある実施例では、
Ａ ＣＥ ５０ Ｐ及びＤＡＣ５６Ｐは１つのコード・
セグメントとして扱われ、ＬＫＰ２５は前記２つのマイ
クロコート・セクションによって単一のユニットとして
アクセスさｉｚる。いずれにせよ、前記ポートの構造は
コード・ポイントＣｐ ｔ ２４を含み、これは該ボー
１〜に制御データを記入したコード部分を識別する。す
なわち、ＣａＣ２１ＰがＬＫＰ２５に項目を記入すると
、ＤＡＣ５６Ｐは制御データを取出し、その機能を実行
する。次いで、ＣＡＣ６］、Ｐの要求に応答してＤＡＣ
５６ＰがＬ Ｋ Ｐ ２５に新し、いデータを入れると
、ＣＰ１２４はＤ Ａ Ｃ５６Ｐが供給したデータがコ
ード実行におけるどの点に関連するかをＣＡＣ６１Ｐに
指示するので、ＣΔＣ６］■〕はＤＡＣ５６Ｐの応答１
．こ基づいて処理を継続することかできる。Ｐ ＲＩ
ＯＲＩ Ｔ Ｙセクション１２５はＬ Ｋ Ｐ ２５に
記入された要求が高い優先順位、低い優先順位または処
理続行のいずれであるかを指爪するコードを有する。Ｖ
ピッｌ−］ ２６ばＴ−Ｋ Ｐ ２５の項目が有効であ
るかどうか、ずなわぢ動作を必要とする新しい項目であ
るかどうか指示する。１．） Ａ Ｄ Ｄ Ｒセクショ
ン】２７（まア１ヘレス゛バイ１−２０から（７）ＤＥ
Ｖ：］−ドを含み、Ｄ Ａ Ｓ Ｉ）１６〜１８のどれ
が現在のＬＫＰ２５の制御データ信号に関連しているか
を識別する。ＰＡＲＭＳ１２８はメツセージ、すなわち
実行されるべき機能、またはステータス等に関連する各
種のパラメータを含む。ゴＲＪ、１’Ｒ２及び’ｒＲ３
はロール・モードオペレーションの変形における３トラ
ツクの各々のあるレコード数を指定する。 ＢＳＴ７８は１つＡ Ｓ Ｄ １６〜１８の各々ごとに
１組のレジスタを有する。最初のレジスタはＤＥＬ、、
Ｅ ））セクション１２０を含み、このセクションは
ディレクトリ・インデックス１２２〜１２３を指す１〜
８のインデックス値を有する。これらのインデックスは
ＤＩＲ４３の削除される入き項目を識別する。ＥＫ １
２１はＢＳＴ７８のテーブルにある有効項目数のカウン
トを含む。第１のディレクトリ・インデックスは常にデ
ィレクトリ・インデックス１２２に記憶されるが、第８
のインデックスは常にディレクトリ・インデックス１２
３に記憶される。ＥＫ１２１にある値が３の場合、第３
のディレクトリ・インデックスがアクセスされる。ディ
レクトリ・インデックスはＤＩＲ４３の項目の論理アド
レスであり、従ってＤＩＲ４３の迅速なアクセスを与え
る。 システム記憶３０とＤＡＳＤ１６〜１８の間のオペレー
ションは非同期的であって、ホスト１１とＤＡＳＤ１６
〜１８の間のオペレーション及びホスト１１とシステム
記憶３０の間のオペレーションとは独立している。この
独立性を達成するため、１組の読取待行列及び書込待行
列が待行列レジスタ６９のセットに確立されている。待
行列レジスタ６９（第３図）は書込待行列８５を含み、
該待行列はＤＯ〜Ｄ４・・・・・・・・と表記された装
置ごとに別個の待行列を有する。各々の書込待行列は１
つｌＲ４３のＩＮＤＥＸ１０７に対応するインデックス
を有する。書込待行列はまた、Ｄ Ａ Ｓ Ｄ １６〜
１８をアクセスするために必要なシーク引数、ｇ索引数
、セクタ、装置マスクを含むアドレスを記憶するととも
にキャッシュ・ブロック・アドレス及びシステム記憶３
０をアドレス指定するの°に使用される５ＳＡＲ７９の
ようなキャツシコ４０をアクセスするためのアドレスを
記憶する。連係フィール１〜（図示せず）を設けてそこ
にポインタを保持させることもできるが、このようにす
ると、所与の装置に対する書込待行列８５中の次の項１
１をポイントすることができるし、あるいは次の装置書
込オペレーション（すなわち、ＤＡＳＤ１６〜１８に次
に書込まれるべきキャッシュ４０中のページ）をポイン
トすることができる。従って、各々の書込待行列８５は
所与のＤＡＳＤ１６〜１８に書込まれるべきレコードま
たはデータ・ブロックをアクセスするためにキャッシュ
４０に対する１つ以上の参照を含むことができる。 待行列レジスタ６９はまた読取待行列を含み、その各々
は読取待行列８６及び８７を含む。各々の読取待行列は
ラウントロピン（ｒｏｕｎｄ−ｒｏｂｉｐ）式待行列で
ある。読取待行列８６はＬＤＣＢ６２のアドレスを含み
、これによってどの論理装置がＤＡＳＤ］、６〜１８か
らキャッシュ４０へのデータ転送を必要とするかを識別
する。読取待行列８７は各々の待行列にある３つの可能
な項目の中の１つに対するポインタを指示し、かくて次
にどの論理装置がサービスされるべきかを表わす。例え
ば、Ｄｏの読取待行列８７は番号２を有するが、これは
Ｌ Ｄ ＣＢ ２が次にサービスされ、続いてＬＤＣＢ
３がサービスされ、次いでＬＤＣＢ ］がサービスされ
ることを示す。ＤＯはＤＡＳＤ１６に関連するすべての
論理装置に対する完全な読取待行列を有する。、１）Ａ
ＳＤ１７に苅応する装置Ｄ１は２つの項目を有する。こ
の読取待行列では、読取待行列８７にポインタ番号３を
有するＬＤＣＢＩ及びＬＤＣＢ３はＬＤＣＢ３が次 サ
ービスされるへきことを指示する。読取待行列８６及び
８７をアクセスすると、プロセッサ３ＩＰは正しいＬ
ＤＣＢ６２をアクセスすることが可能となり、従ってホ
スト１１か要求した順序に関し、ＤＡＳＤ１６〜１８か
らキャッシュ４０へ適切な順序でデータを転送すること
かできる。装置読取待行列は読取待行列８６のＬ Ｄ
ＣＢポインタが走査されるのと同様にラウンＩくロビン
形式で走査される。本発明夕実施するにあたり、他の優
先順位決定様式を用いてもよい。第３図に示すレジスタ
に加えて、周辺記憶システＡｓ １０を構成する際に他
のレジスタが使用されることがある。これらのレジスタ
は図示された環境で本発明がいかに動作するかを理解す
るのに必要ではない。 ロール・モードのデータ転送オペレーションが循環記憶
媒体の循環特性に完全に同期しない場合には、代替実施
例をロール・モードで動作させるアルゴリズムを確立す
るのに第３図に示すテーブル８４が有用である。Ｌ Ｋ
Ｐ ＫはどのＩＣＷが次にアクセスされるべきかを指
示するカウンタである。ＩＮＤＥＸ部分は所与のトラッ
クすなわちデータ記憶領域のクループから転送されるレ
コード数を指示する。ＴＫは後に説明するように現在の
ロール・モードに対する相対的ｌ・ラック番号である。 ＴＲ１，、ＴＲ２及びＴＲ３は３つの相対的にアドレス
可能なトラックＴ１、Ｔ２及びＴ ３の各々から転送さ
れるレコード数をそれぞれ指示する。 ＲＫＩ、ＲＫ２及びＲＫ３はそれぞれのトランクＴＩ、
Ｔ２及びＴ３の現在のロール・モード・オペレーション
で転送されたレコード数を指示する。 ＲＫ４は転送されたレコードの素側カウントである。こ
のテーブルの利用の仕方については後に第６表に関連し
て説明する。 第４図は読取または書込データ転送におけるＣＣＷおよ
びＩＣＷの順序を説明する。読取転送はデータ信号をア
ドレス指定されたＤＡＳＤ１６〜１８からホスト１１に
転送するものであり、書込転送は逆方向のデータ転送で
ある。ＣＣＷ１３０のチェーンはページング・パラメー
タ・セラ１〜（ＳＰＰ）１．３２で開始する。第７図は
周辺記憶システム１０による前記のようなコマン１くの
実行を示す。基本的には、ＳＰ’Ｐ１３２は順次データ
が周辺記憶システム１０からホス１−１１へ転送される
へきかどうかを設定するとともに、ＣＣＷＩ９（第１図
）のコマンド修飾バイト２２で識別された他のパラメー
タを設定する。いったん、Ｓ Ｆ）Ｐ２Ｓ５が周辺記憶
システ１１１０に対しオペレーションのパラメータを指
示した場合、シークＣＣＷ１３３はシーク・コマンドを
生せしめこれを周辺記憶システム１０にダ・える。ある
実施例では、シーク・パラメータはＳＰＰコマンＩ−に
組込まれている。通常のＤＡＳＤアーキテクチャを使用
すると、シークの後にセクタ・セラＩ−ＣＣＷ１３４が
続き、その後にＩＤイコール探索（ＳＩＤＥ）コマンド
１３５が続く。ここで、周辺記憶システム１ｏは読取Ｃ
ＣＷ１３６によってアドレス指定されたＤＡＳＤ１６〜
１８からデータを読取ることが可能である。読取コマン
ドを受取った場合、周辺記憶システム１０はカラム１３
１に指示された動作を与える。第１に、シーク、セクタ
・セラ１〜及び５ＩＤＥコマンドがスタック１４０にス
タックされる。参照番号１３７の箇所では、第１図に関
して説明したように、ＤＩＲ４３の探索が行なわれる。 ヒツト、すなわち要求されたデータがキャッシュ４０に
ある場合は、該データは直ちに矢印１３８で示すように
キャッシュ４０からホスト１１へ、前記コマンドを受取
ったチャネル・アダプタ３２を介して転送される。そｉ
ｔに対して。 もし、データがキャッシュ４０になかったことをＤ Ｉ
Ｒ４３が指示す、ｌｔば、矢印１４１で示ずようにミ
スが生じる。チャネル・コマンド再試行（ＣＣ１０は矢
印１４４で示すように周辺記憶システム１０によって供
給さ九る。これは、装置終了信号が周辺記憶システムｌ
Ｏから受取られたとき、同じ読取コマンドを周辺記憶シ
ステム１０に送ることによって読取ＣＣＷ１３６がチャ
ネルによって再実行されなけ扛ばならないことをホスト
１１に知らせる。前記動作が行なわれている間に、周辺
記憶システム１０はシークＣＣＷ１４３で始まるＩＣＷ
Ｉ４３〜１４８のチェーンを構成する。 このシークＩＣＷ］４３は第５図の変換器：３４゜をア
１くレスされたシリンダのトラックへ移動させるだめの
ものであり、ホスト１Ｊから受取られたスタック］、
４０中のシーク・コマンドから得られる。多重トラック
・オペレーションの場合は、■ＣＷはｉ Ｉ）探索パラ
メータから取出される。シークＩＣＷ１４３（７）後に
はオリエンＩ−Ｉ ＣＷ ］、 ４４が続く。オリエン
トＩ ＣＷ １４４はＩっＡＣ５６Ｐをアクティブにし
、（第５図の）ディスク・レコード面３３０．３３１．
３３２及び３３３のうち選択された面でヘッド３４０が
次に出合う最初の完全なレコードを識別する。次の完全
なレコード領域を識別する際の最初のステップは、いわ
ゆるアドレス・マーク３３５の探索である。Ｄ Ａ Ｓ
Ｄではトランクに記録されたこの特別の信号は後続信
号がレコード・カラン１−・フィールド（ＩＤ）である
ことを意味する。最初のアドレス・マーク（インデック
ス）に出合うと、ＤＡＣ５６Ｐは現在の回転位置（Ｒ１
はインデックスに続き、Ｒ２は９０度の回転位置である
、等）を確かめるためファイルされたレコード・カウン
タを読取る。図示の実施例における時間的束縛のため、
次のレコードに続くレコードがアクセスされる。すなわ
ち、もしＲ１が現在の回転位置にあれば、レコードＲ２
が無条件にアクセスされる。キャッシュ・セットＩ Ｃ
ＷＩ ４５は、ＤＡＣ５６Ｐｌ＃活性化することにより
、転送されるべきレコードのキャッシュ・アドレスを５
ＳＡＲ７９へ転送する。これらのアドレスの転送順序は
、変換器すなわち・＼ラド３４０がＤＡＳＤレコード・
ディスク上でこれらのレコードと出合う順序と同じであ
る。こわらの識別されたレコードに対するキャッシュ・
アドレスはＬ Ｋ Ｐ ２５から取出され、５ＳＡＲ７
９に書込まれる。この場合、次に出合う最初のレコード
のキャッシュ・アドレスは番号０で識別される５ＳＡＲ
７９に置かれ、その次に出合うレコードのキャッシュ・
アドレスは番号１で識別されるＳ Ｓ Ａ Ｒ７９に置
かれ、以下同様の操作が転送される全レコードについて
行なわれる。複数のデータ・ブロックが転送されようと
しているときは、複数のキャッシュ・セラ１−ＩＣＷが
参照番号１４６で示すように生しる。そして、５ＩＤＥ
ＣＣＷ１３５に対応する５ＩＤＥ ＩＣＷｌ、４
．７が生じる。５ＩＤＥ ＩＣＷ１４７は最初のキャ
ッシュ・セラＩ〜Ｉ ＣＷ １４５に対応し、アクセス
されるべきレコードが次に生じるレコードであることを
確立する。その後、ロール・モード・オペレーションで
は５ＩＩ）Ｅコマンドは使用されない。これは複数のデ
ータ・ブロックがただ１つの５ＩＤＥ ＩＣＷ１４７
を使用して順次に読取られることを、意味する。次いで
、転送されるデータ・ブロック数に等しい数の読取ＩＣ
Ｗ１．４８がｒ）ＡＣ５６ＰによってＬ Ｋ Ｐ ２５
から取出され、Ｓ Ｅ Ｔ ＣＡ ＣＨＥＩＣＷ数に
よって示された所定のデータ・ブロック数を読取る。（
アドレス指定されたＤ Ａ ５Ｄ１６〜］８とＳ Ｓ
Ａ Ｒ，９７にセラ１−されたキャツシュ・アドレスと
の間でデータを転送する）読取が完了すると、矢印１５
０で示すように、周辺記憶システム１０はホス１へ１１
に装置終了（ＤＥ）を供給する。ホス１−１１はこれに
直ちに応答し読取ＣＣＷ１３６に対応する周辺コマンド
を参照番号１５１の箇所で再び出す。もちろん、ＩＣＷ
チェーンは実行されたばかりであるから、周辺記憶シス
テム１０がＤＩＲ４３を探索すると、参照番号１５２で
示すようにヒラ１〜を生ずる。そして、矢印１５３で示
すように、データはキャッシュ４０からホスト１１に転
送される。読取ＣＣＷ１３６で要求されたデータ・ブロ
ックについてデータが転送されなかった場合、もう１つ
のミスが生じ、そしてもし次の再試行が失敗すＡしば、
ホス１−１１にエラー・ステータスが報告される。この
エラー・ステータスは、周辺記憶システム１０がシリン
ダ及びヘッド・アドレスでアドレス指定されたＤＡＳ
Ｄ １６〜１８からデータを転送できなかった事実を反
映する。そして、ホス１〜１１は直接アクセス（ＡＣ＝
ＯＯ）を使用し、本発明の範囲外の標準ディスク記憶装
置回復方法を使用して回復を試みることができる。省略
記号１５４は前記オペレーションが高度の反復性を有す
るとともにＤＡＳＤ１６〜１８に対する種々のＣＣＷチ
ェーンがインタリーブされうろことを表わす。ＩＣＷチ
ェーンは必ずしもＣＣＷチェーンの順序には従わない。 状況によっては、ＩＣＷチェーンは後に生じるＣＣＷチ
ェーンによって構成されて使用されることがある。この
ような可能性はＣＣＷチェーント■ＣＷチェーンの非同
期的側面を表わす。通常、最初のＣＣＷチェーンは最初
に生じるＩＣＷチェーンをもたらす。いずれにせよ、Ｄ
ＡＳＤｌ、６〜１８の各々について個々のＩＣＷチェー
ンがアクティブになりうる。 第５図はＤＡＳＤｌ、６における１〜ラツクのシリンダ
を本発明の実施に影響する機能的側面とともに示す。本
発明の理解を容易にするためＤＡＳＤｌ６の部分を強調
するように第５図は簡略化して示されている。代表的な
り Ａ、 Ｓ Ｄはディジタル信号を磁気的に記録する
磁気被膜面を有する複数のディスク３３０．３３１，３
３２及び３３３を含む。ディスク３３３の表面は典型的
に１組のサーボ信号を有し、ディスク３３０，３３１及
び３３２のそれぞれの記録面に対して放射状に移動可能
□ な関係で、くし支持（ｃｏｍｂ ５ｕｐｐ
ｏｒｔ）構造３４２における複数のヘッド３４０の放射
状位置をＤＡＳＤ １６に対して識別する。１〜ランス
ジユーサすなわちヘッド３４１はディスク３３３の表面
に沿って移動して前記サーボ信号をセンスすることにょ
１ リ、それぞ九の記録面」二の複数のレコー
ド・１〜ラツクに関しヘッド３４０の放射状位置が正確
に支持する。例えば、ディスク３３０は背中合せの面ニ
一対のトラック３６０及び３６］を有する。これらはデ
ィスク３３１のレコード・１〜ラツク３６２及び３３３
ならびにディスク３３２のレコード・トラック３６４及
び３６５の対応する対と放射状に一線をなす。これらの
放射状に一線をなす１〜う１ ツクはトラック
のシリンダを構成する。実際の例では、図示のものより
一層多い複数のレコード・ディスクが使用されて、１７
．１８またはそれ以上のレコード・トラックがトラック
のシリンダ３３４を構成する。更に図示の実施例では、
それぞれのレコード・トラックは複数の部分に分割され
、その各々の部分は４０９６データ・バイトの単一レコ
ードを有する。レコード領域は図面上では、アドレス・
マーク３３５によって分離されているように示されてお
り、各々のレコード領域はＤＡＳＤの通常のアドレス・
セクタに関連しうる回転アドレスを有する。本発明を使
用して構成された１つの実施例では、アドレス・マーク
３３５はレコード識別子（ピッ１−・パターン）の開始
部であり、それぞＪしのレコー１く・１−ラックにおい
て普通の１へランク・インデックス・マーク（図示せず
）に関して任意に選択された位置に置かれている。 すなわち、シリンダに対するシークが完了すると、アド
レス・マーク（Ａ Ｍ）に対する探索が現在の回転位置
とは無関係に行なわれる。最初に検出されたＡＭによっ
て、到来するレコードの書込まれた識別子（ＩＩ））が
読取られる。このＩＤはその変換器すなわちヘラ＋：
３４０に関するトラックの現在の回転位置をす、える。 もしインデックス、が検出されれば、レコードＩＤのＲ
１が使用される。 このＩＤはロール・モードが開始するＩＣＷのチェーン
におけるオフセラ１−を決定する。この動作はＩＣＷチ
ェーンをディスク回転方向に向ける。 スイッチ・システム３４３は電子速度でレコード・トラ
ック間の切替を可能にする。これはシリンダ３３４のレ
コー１〜・１〜ラツクがそれぞれのディスク３３０等の
回転の待時間を条件として迅速にアクセスされうろこと
を意味する。従って、レコード・トラックによるオペレ
ーションはシリンダを基準として行なうのが望ましい。 スイッチ・システム３４３はＤＡＡ３４及びＤＣＡ３５
を介してデータ回路３３（第２図）に接続されたバス３
４４と信号を授受する。ＤＡＳＤ１６〜１８内にあるこ
とが望ましいパターン検出器３４５は、ビット・パター
ンすなわちアドレス・マーク３３５を検出し、これに応
じて割込信号としてバス７１を介してプロセッサ３１Ｐ
に中継される同期入力信号３４６を供給する。この信号
はポーリングされることがあり、割込信号とした用語は
前記いず扛かを含むことを、意図するものである。この
同期入力割込信号は後に説明するように、ロール・モー
ドオペレーションに関して使用される。線３４７のフィ
ールド完了信号もパターン検出器３４５によって供給さ
れる。この信号は、１ノコード・トラックからデータ回
路３３へ１つのデーラダフィールドが良好に転送された
こと、従ってそのデータ内容をプロセッサ３１． Ｐが
使用しうろことをプロセッサ３１Ｐに知らせる。例えば
、１ノコード識別フイールドは３バイ１〜の識別データ
を有することがある。これらの３パイ１〜がバス３４４
を介して良好に転送されたことをパターン検出器３４５
か検出したとき、線３４７のフィールド完了割込がプロ
セッサ３１． Ｐに送られる。パターン検出器３４５と
バス３４４の間の接続は第２図のＤＯｌ６からＤ ＣＡ
３５、ＤＡＡ３４への接続及び通常、データ回路３３
内で見出される接続（図示せず）を図式化することを意
図している。バス３４４上の信号はキャッシュ４０に、
またはバス４０からチャネル・アダプタ３２を介してホ
スト１１に送られることがある。 サーボ・センス・ヘッド３４１によるヘッド３４０のサ
ーボ位置決定は、プロセッサ３１Ｐから線３５１を介し
て受取られたシリンダ３３４の放射状位置アドレスｒｒ
ＣＣｕに基づいてサーボ回路３５０によって与えられ
る。ヘッド・シークの完了は４％ ３５５を介してプロ
セッサ３１Ｐにシーク完了信号を供給するサーボ回路３
５０によって指示される。もちろん、これらのアドレス
信号の実際の転送は、第２図に示すように且つ通常の技
術で実施されているように、プロセッサ３１Ｐからデー
タ回路３３、ＤＡＡ３４、ＤＣＡ３５を介してＤｏ
１６に向って行なわれる。ＲＰＳ検出器３５２は矢印３
５３で示すように、プロセッサ３１Ｐからセクタ・セッ
トすなわち回転位置信号を受取る。そしてＲＰＳ検出器
３５２はディスク３３０〜３３３の現在の回転位置とセ
クタ・セットの値を比較し、両者が等しいときは、回転
位置がセクタ・セット値であることを指示する信号を線
３５４を介して送る。この信号は最終的にはプロセッサ
３ ］、 Ｐに到達する。プロセッサ３１Ｐは、ホスト
１１とＤｏ １６の間のデータ転送を監視しているとき
、Ｄｏ １６がコマンド・チェーンを続けることが可
能であることをホス１〜１１． Ｉｃ知らせる。ホスト
１１は通常の方法で応答してデータを転送する。キャッ
シュ４０とＤＯｌ、６の間でデータが転送中であるとき
、プロセッサ３１ＰのＤＡＣ５６ＰはＬ Ｋ Ｐ ２５
に動作可能情報を記憶し且つプロセッサ３１Ｐの制御を
ＣＡＣ６１ＰＥ転送することにより、キャッシュ４０及
び５ＳＡＲ７９がＤｏ １６とキャッシュ４０の間で
データを転送するために準備されるようにする。 第６図は図示のシステムにおける本発明のオペレーショ
ンを５種類の各モードごとに同義′で示す。 モート１は期待されるロール・モード・オペレーション
を与えるのに必要な制御が簡単であるとり）う理由で良
好なモードである。モード１のオペレーションの属性に
はレコード・トラックのインデックスに対するロール・
モード・データ転送の迅速な同期が含まれる。いったん
、ロール・モード・オペレーションがインデックスに同
期された後は、データ転送は後に明らかになるように最
も効率的になる。レコード・トランクのシリンダは５種
類の各モードごとに図表形式で示される。参照番号３６
０乃至３６７はそれぞれ、単一のレコード・１−ラック
・シリンダの異なるレコード面上の別個のレコード・１
〜ラツクを示す。参照番号３３５によって示された複数
の縦線は第５図のレコード境界回転位置ずなわちアドレ
ス・マーク３３５にそれぞ汎対応する。左側の縦線はシ
リンダのすへてのレコード・１〜ラツクのインデックス
３７０のマークを示す。参照の便宜上、各々のトラック
は各々の図表の最下部に沿ってＲ］、）（２、Ｒ３及び
Ｒ４と命名された４つのレコードを記憶するものとする
。モードの各々は３７１で始まり３７２に及ぶアドレス
・エクステントに関して記述されているので、トラック
３６２では３レコード領域が使用されるのに対し！−ラ
ンク３６７では２レコード領域が使用される。トラック
３６２と１−ラック３６７の間に介在する１−ラック３
６３〜３６Ｇはそれぞれ、定義されたエクステン１−に
４レコードを記憶する。ハツチング領域３７３は前にキ
ャッシュ４０に転送されているデータを表わす。ここで
説明を行なうにあたり、データ・アクセス要求がホスト
］１から受取られた結果、参照番号３７４の箇所でキャ
ッシュ・ミスが生ずる。すなわち１〜ラツク３６３のレ
コー１くＲ２が要求さＩｔたが、キャッシュ４０に記憶
されていないものと仮定する。 また順次モートが指示されていると仮定する。ずなわち
ホス１〜１１はエクステン１〜３７１〜３７２の範囲内
で順次に複数のレコードを使用するつもりであることを
周辺記憶システムＪＯに通知法である。この場合、プロ
セッサ３１Ｆ〕のＣＡＣ６１Ｐは要求を分析してロール
・モード・オペレーションが続いて生じねばならないこ
とを指示する。 従って、トラック３６３のレコードＲ１で始まり１〜ラ
ンク３６４のレコードＲ４まで続けて１〜ラツク３６３
及び３６４を順次読取るために、ＩＣＷ２４のチェーン
が構成される。１−ラック３６３のレコードＲ」部分に
相当するハツチング領域３７３は、ロール・モードのオ
ペレーションをトランク・インデックス３７０と同期さ
せるために、ＤＡＳＤ１６からキャッシュ４０に再転送
される。 図示のように、トラック３６３及び３６４について使用
されるロール・モードはトラック３６３のレコードＲ３
（シークの後に出合った最初のレコードで、参照番号１
を付されている）の読取で開始する。次いで、（−ラン
ク３６３のレコードＲ４が第２のデータ・ブロックとし
て読取られる。多重トラック・オペレーションにおいて
、または■ＣＷ多重トラック・オペレーションの間に、
インデックス３７０に達すると、ＤＡＳＤは自動的に読
取を次のトラック３６４にスイッチする。他の実施例で
は、トラック・スイッチングは多くの現在の１つＡＳＤ
記憶システムにおけるようにＤＡ、Ｃ５６によって制御
される。第３のレコード読取はトラック３６４のレコー
ドＲ１であり、これに続いて同じトラックのレコードＲ
２、Ｒ３、Ｒ４（データ・ブロック４．５．６）の順に
読取られる。そして・ヘッド・スイッチ・コマンドは１
へラックを最初のトラックにスイッチすることにより、
トラック３６３のレコードＲ１−Ｄ Ａ Ｓ Ｄからキ
ャッシュ４０へのデータをステージングによって複製さ
れたレコード−の読取りを行なわしめる。このオペレー
ションは転送中の最後のレコードとしてトラック３６３
のレコードＲ２を読取ることによって完了する。このＲ
２を読取るためのＩＣＷにあるＥＯＰフラグはロール・
モード・オペレーションの完了を指示する。この時点で
、２つの完全なデータ・トラックがＤ Ａ、 Ｓ Ｉ）
］、 ６からキャッシュ４０に転送済であり、また１
−ラック３６３のレコードＲ１は再びステージングされ
ているので、これによってＤ Ａ Ｓ Ｄのインデック
ス３７０に対するロール・モートの同期がとられている
。ステージングされたレコードのみがキャッシュ４０に
前のコピーを有する場合、前のコピーは保持されるがス
テージングされたばかりのコピーはキャッシュ４０から
廃棄される。 その後、ホスｌ−１１はＤＡＳＤからキャッシュ４０に
ステージングされたデータをアクセスし参照番号３７５
の位置で次のキャッシュ・ミスが生じる。このキャッシ
ュ・ミスはインデックス３７０と同期され、トラック３
６５及び３６６のデータ内容をキャッシュ４０へ転送す
る次のロール・モードは再ステージングを省略する。図
示のように、トラック３６５のレコードＲ４が最初に読
取られるレコードであり、これに続いてトラック３６６
のレコードＲ１〜Ｒ４が読取られる。このオペレーショ
ンはｌ−ランク３６５のレコードＲ１〜Ｒ３をロール・
モード転送のデータ・ブロック６．７及び８として転送
することによって終了する。 次のキャッシュ・ミスは参照番号３７６の位置で生じる
。この場合も、インデックス３７０との同期が得られる
。しかしながら、定義されたエクステント３７１〜３７
２にはトラック３６７の２つのレコードＲ１及びＲ２が
残っているだけであるから、ロール・モード・オペレー
ションは開始されない。というよりはむしろ、レコード
Ｒ１及びＲ２に対する参照番号に１及びに２によって示
される直接データ転送によってトランク３６７の前半部
からキャッシュ４０にデータが転送される。 トラック３６３〜３６６の転送での待時間遅延及びＲＰ
Ｓミスの回避とは反対に、レコードＲ］及びＲ２のアク
セスはデータ転送の待時間遅延に左右される。 モード１Ａはトラック３６３のレコードＲ１の再ステー
ジングを回避しながらロール・モードをインデックス３
７０と同期化することを示す。参照番号３７４て示すよ
うに最初のキャッシュ・ミスが生じた場合、１−ラック
３６３のレコードＲ２〜Ｒ４はそれぞれ、参照番号Ｋ
ｌ、Ｒ２及びに３で示すように通常のデータ転送オペレ
ーションによってキャッシュ４０に昇格さ扛る。この転
送では、曹通の待時間遅延が生じるので、データ転送は
常にトランク３６３のレコードＲ２で始まる。 このオペレーション・モードが望ましいのは、レコード
のデータ転送時間が待時間のかなりの部分を占めるよう
な場合である。例えば、トラック３６３の通常の転送に
１、Ｒ２、Ｒ３を与えるというよりはむしろ、トラック
３６３に２またはそれよりも少ないレコードが生じる場
合にのみ、モードＩＡを使用することが望ましいであろ
う。従って、再ステージング時間がＤＡＳＤの回転期間
の半分よりも少ない場合には、データの再転送すなわち
再ステージングが望ましい。トラック３６３のステージ
ングに続いて、参照番号３７８の位置における次のキャ
ッシュ・ミスが完全な２トラツクのロール・モードオペ
レーションを生じさせる。 モードＩＡで示すように、ロール・モード中のトラック
３６４及び３６５の昇格はトラック３６４のレコードＲ
３で開始し、表記された参照番号１乃至８の順に進行す
る。参照番号３７９の位置で次のキャッシュ・ミスが生
ずると、トラック３６６のデータのみがロール・モード
中に昇格される。 もしロール・モートがトラック３６６のレコードＲ１で
開始されたならば、２つの追加コマンドをロール・モー
ドに付加することによって前記ロール・モードはトラッ
ク３６７のレコードＲ１及びＲ２にまで及ぶ。代りに、
トラック３６６及び３６７のロール・モード昇格に関す
るコマンド・チェーンを構成するようにしてもよい。も
し、最初に出合った昇格されるべきレコードがＲ１であ
れば、トラック３６７の最初の２つのレコードが昇格さ
れる。さもなければ、Ｉ・ラック３６６の内容だけか昇
格されるが、こわはトラック３６７のＲ３及びＲ４部分
にあるレコードを読取らないで走査することによって生
じる待時間遅延を回避するためである。装置選択を減少
するための代案は、１〜ランク３６７のレコードＲ３及
びＲ４を走査するがデータを転送しないことである。 モード１［３がモードＩＡと違う点は、１−ランク３６
３に関連するに１、Ｒ２及びに３のデータ転送の代りに
、１へラック３６４全体のデータ内容もまたトラック３
６３の３レコードとともに転送されるということだけで
ある。この拡張されたデータ・ステージングは次のそし
てインデックスの同期したデータ転送を参照番号３８０
の位置まで遅延させ、これによりトラック３６５及び３
６６のデータ内容をこれら２つの１〜ラツクのロール・
モ−ドを使用してキャッシュ４０に転送することを可能
にする。ぞして、最後の２レコード、トラック３６７の
Ｒ１及びＲ２が粋通の形式で転送される。再び、参照番
号１〜８はトラック３６５及び３６Ｇからのデータ転送
順序を指示する。 モード２はデータ転送をインデックス３７０と同期させ
ずにロール・モード・オペレーションを与える。このモ
ードはいくつかの電子ヘッド・シークを必要とする。従
って、連続するレコード領域間の経過時間はヘッド・ス
イッチングをするのに十分でなけオしばならない。レコ
ード間の時間が１−ラック・スイッチングを行なうのに
不十分である場合には、「ダミー」レコードの使用、ま
たはレコードのインターレース読取（すべての偶数番号
のレコード、次にすべての奇数番号のレコー１〜という
ように、１つおきのデータを読取る）のような代りの方
法を使用することがある。モード２の読取は図示のよう
にトラック３６３に相当する最初のトラックＴＩで開始
する。読取はインデックス３７０の位置で１〜ラツクＴ
２ （トラック３６４）にスイッチする。キャッシュ・
ミスの論理位置３７４に到達し、イしてｈラック′Ｊ′
１にあるレコー１く領域がまだキャッシュ４０に転送さ
れていない場合、これらのレコード（１へランク３６３
の）（２）が読取られる。、てれらレコードの読取が完
Ｙすると、再び１−ラック′１゛２にスイッチされて１
ノコードＲ３及びＲ４が５番目及び６番目の転送レコ−
１〜として読取られ、そしてインデックスは１〜ラツク
Ｔ３（１−ラック３６５）にスイッチされて７番目のレ
コード（１−ラック３６５のＲ１，）を読取る。読取ら
れるへき最後の１ノコードは中間の１へラック′Ｊ”２
（３６４）にあって、このレコードは最初にインテック
ス３７０のマークを越えた後に最初のトラック゛Ｊ’＋
（ｌヘラツク３６３）から読取られたレコーＦＲ２（４
番［１のレコード）と同じ論理位置にある。図示のよう
に、転送された最初の１〜ラツクは１ヘラツク゛ｒ１の
Ｒ３であり１次に（ヘラツク′１゛１のＲ４、続いて１
へラックＴ２のＲ１が転送される。そしてヘッド・シー
クすなわちスイッチが読取を１〜ラツク′■゛１に移し
、トラック゛Ｉ’ ］のレコードＲ２が４番［１のレコ
ードとして読取られる。１へラックＴ１のレコードＲ３
が読取られなかった場合には、それもこの時点で読取ら
れる。 トラック１゛］のＲ２の読取が終ると、２番目のヘッド
・スイッチを行なうことによりトラックＴ２のレコード
Ｒ３及びＲ４が５番目と６番目のレコードとして読取ら
れる。インデックス３７０におけるトラック・スイッチ
によってトランクＴ ３（トラック３６５）のレコード
Ｒ１が次に（７番［１に）読取られ、続いてトランクＴ
２の最後のく８番目の）レコードＲ２が読取られる。こ
のロール・モード転送の後に、トラックＴ３の残りの３
つのレコードＲ２、Ｒ３及びＲ４が読取られて、ロール
・モード・オペレーションはインデックス３７０と同期
する。そして、トラック３６６及び３６７はモードＩＡ
で説明したようにロール・モードで読取られる。そうで
ない場合は本手順はトランクＴ３のレコードＲ２〜Ｒ４
について反復されることがある。 モード３では、同期はモード１におけるように行なわれ
る。しかしながら、１〜ランク３６３の１ノコ−１−Ｒ
１のデータを転送するというよりはむしろ、７つのレコ
ードのみが転送され、１−ラック３６３のＲ１部分はデ
ータ転送を伴なわずに走査されるに過ぎない。キャッシ
ュ・ミス３７４に続く最初のロール・モード・オペレー
ションでは、１へランク３６３の読取は最初に生じるア
１くレス・マーク３３５の同期で始まり、かくて図示に
如＜ Ｒ３に続いてＲ４が読取られる。インデックス３
７０は１−ラック３６４にスイッチし、その１−ラック
全体のデータ内容を読取る。そして、１−ラック′、３
６３のレコード領域Ｒ１が走査され、レコード１く２の
データ転送が７番目でかつ最後のステップとして行なわ
れる。そしてモード３におけるｌヘラツク３６５及び３
６６はモード１について示した手順に従って完全なロー
ル・モードで読取られる。 トラック３６７もモード１で説明したように読取られる
。 以上で明らかなように、所与のシリンダ内のロール・モ
ード・オペ１ノージヨンのシーケンスにおいて、ロール
・モード・オペレーションの初期のロール・モードとイ
ンデックス３７０の同期化は有効なデータ転送を促進す
る。他のモードが使用されることもあるが、後に明らか
になる追加の制御が有効なデータ転送のために必要であ
る。 第７図は周辺記憶システム１０によるＳＰＰコマン１く
の実行を示す。ＡＣＥ ５０ ＰはＳ ）） Ｐコマン
１くを受取って解読する。前記解読の結果、プロセッサ
３１１）はＣＡＣ６１１）を動作させる。ＣＡＣ６］
Ｐが動作すると、プロセッサ３１ Ｉ−’はＣＡＣ６１
Ｐを介して参照番号１５５の位置で本発明に無関係な一
定の論理機能を実行する。そしてステップ１５６では、
［、ＤＣＢ６２ （第３図）がアクセスされてＣＰＡＲ
ＭＳ ８２にあるＳＩＯ１０４Ａを１にセットし、ＦＯ
ＵＮＤ ８０にある○ＤＥ ９０をＯにセットし、
ピッＩ−ＣＣＲ９５を０にセットし、コマンド修飾バイ
ト２２で受取った値（Ｘ）にＳＥＱ １００をセット
し、コマンド修飾バイト２２のＲ，Ｄセクションにある
値にＲＤＩＯＩをセットし、ＰＲＡＲＭＳ ８］のＢ
Ｃ０ＵＮＴ １．０２をブｏツク数２３に示さ１
％だ値にセラ１〜する。Ｔ−１，’） Ｃ： Ｆ３６２
をセラｌ〜した後、プロセッサ３１１］は参照番号１５
５Ａの位置で本発明の理解に無関係な幾つかの論理機能
を実行する。そして、プロセッサ３１Ｐはステップ１５
７で［、■）Ｃｒ２Ｃ２のＳＥＱ １００を検査する
ことにより順次データを伴なっているがどうを調べる。 そうでないならば、プロセッサ３１１）はト、 Ｋ Ｐ
２５を介してＡ ＣＥ ５０ Ｐにリターンする。 もし、順次データ（を伴なっていること）が示され汎ば
、プロセッサ３１Ｐはステップ１５８で■３ＣＯＵＮ’
ＦＩ Ｏ２に表示されたブロック数をプロセッサ３１■
）の内部レジスタＩＲ（図示せず）に転送する。図示の
実施例では、最大８ブロックがデータ・ブロックの所与
のバース１へで転送される事になっている。この実施例
では、Ｂ Ｃ０ＵＮＴ” ］ （１２が８に等しいか
、または８よりも大きい場合は、８ブロツクが転送され
、そしてＢ Ｃ０ＵＮＴ］、０２は８だけ減少さＡし
る。Ｂ Ｃ０ＵＮＴ１０２が８よりも少ない場合には
、Ｂ Ｃ０ＵＮ Ｔ］ ０２に等しいブロック数が転
送される。そしてステップ１５９でブロック・カウント
（Ｂ Ｋ）の値が検査される。もしＢＫの値が非０であ
れは、適切なＳＰＰコマンドが実行される。もしＢＫの
値が０であれば、順次標識すなわちブロック・カウント
にエラーがあるに違いない。従って、プロセッサ３１１
）はステップ１５９から本発明の要旨に関係のないエラ
ー・ステータス報告手順に進む。 シークＣＣＷ１３３、セクタ・セットＣＣＷＩ３４及び
５ＩＤＥ ＣＣＷ１３５ （第４図）についてはよく
知られているので説明は省略する。周辺記憶システム１
０と先行技術との違いは読取ＣＣＷ１３６に基づく順次
データの読取コマンドの受取りに際して見出される。第
８図は順次データを転送するためのマシン・オペレーシ
ョンを示す。 ステップ］６０で受取られたコマンドはＡＣＥ５０１）
によって処理される。そしてＴ−Ｋ Ｐ ２５を介して
、ＣＡＣ６１Ｐがプロセッサ３ ］、 Ｐによって動作
させられる。前記コマンドはステップ１６１で再び解読
される。それは読取コマンドであるから、第１図に関し
て説明したようにステップ１６２てＤ Ｉ Ｒ４３がｇ
索される。ステップ１６３でプロセッサ３】１）はブイ
レフ１〜り探索がヒラ１〜またはミスを生じたかどうか
を決定する。ミスを生じた場合、前記受取られたコマン
ドはステップ１６４で待行列に加えらｉｔ、従って該コ
マンドとその制御情報は待行列レジスタ６９に入れられ
る。 ＣＣＲはホスト１１に送られる。待行列レジスタ６９は
どんなフォーマットでも使用しうるから、アドレス可能
な装置ごとＬ： Ｆ １． Ｉ” Ｏ待行列がある、す
なわち８ツｃ７）ＤＡＳＩ） １．６−１８にツシして
８つの待行列があることを除くと、待行列レジスタ６９
の説明は行なわない。Ｅ”ＩＦＯ待行列を有することの
重要性は、ホス１〜１１に対する所！ｊの装置の応答の
順序がホス１〜１１によって送られたコマンドの順序に
対応することを確実にすることである。待行列レジスタ
６９からＣＡＣ６１Ｐは、第９図以下に関して説明する
ように、アドレス指定された１つＡＳＤ１６〜１８の読
取または書込オペレーションを開始する。 ディレクトリ探索のヒツト状態（ステップ１６３）が検
出されると、キャッシュ４ｏはステップ１７０で適切な
チャネル・アダプタ３２を介してデータをホスト１１へ
自動的に転送する。キャッシュからホス１−へのこのよ
うな自動転送はよく知られているので説明は省略する。 自動的なデータ転送の間にエラーを生じることがある。 このようなエラーが検出されると、プロセッサ３ ］、
Ｐはエラー報告／分析ルーチン（図示せず）に進む。 一般にデータ転送はエラーを生じない。データ転送が完
了した後、ステップ１７２でプロセッサ３１ＰはＬＤＣ
Ｂ６２をアクセスしてＲＤセクション１、０１を検査す
る。読取後の廃棄が指示された場合、プロセッサ３１Ｐ
は読取ったばかりのデータ・ブロックが変更されていれ
ばこれを（現在または後にツブステージ（ｄｅｓｂａｇ
ｅ） Ｌ変更さ九てぃなければこれを自由にする。いか
なるコマンドも実行中でない場合にプロセッサ３１Ｐに
よってデスチージンクが実行される。置換アルゴリズム
の呼出しを必要とする前にデータのデステージングを行
なうと、たとえ、いくつかの不要なデスチージンクが生
じることがあったとしても、キャッシュ４０を効率的に
管理するために必要な制御を減少させる、すなわち自由
空間をそれらが必要になる前に使用可能にすることがで
きる。そしてステップ１７２または１７３から論理経路
１７４を通って、プロセッサ３１． Ｐはステップ］７
５でＤＩＲ４３のあるフィールド（図示せず）から、デ
ータがキャッシュ４０に固定されているかどうかを決定
する。データをキャッシュ４０に固定することは、ＤＩ
Ｒ４３の固定フラグ（図示せず）が消去されるまで、Ｄ
ＡＳ０１６〜１８に該データを転送できないことを意味
する。もし、データがキャッシュ４０に固定されていな
いならば、読取られたばかりのブロックはステップ１７
６で、置換アルゴリズムのＬ ＲＵリスト（図示せず）
におけるＭＲＵブロックにされる。これはＤＩＲ４３を
アクセスし、該ディレクトリにある既知の設計のＬ Ｒ
Ｕリス１〜を更新することによって行なわれる。ステッ
プ１７７で、本発明の理解に無関係な論理ステップがプ
ロセッサ３ ］、 Ｐによって実行される。そして、ス
テップ１８０で再びＬＤＣＢ６２がアクセスされてＳＥ
Ｑ １００が検査される。もし、順次データが指示さ
れていれば、プロセッサ３１１〕はステップ】８２でＬ
ＤＣＢ６２のＢ Ｃ０ＵＮＴ１０２を検査することに
よりブロック・カウント（ＢＫ）が０に等しい、すなわ
ち転送されたばかりのブロックがデータ・シーケンスに
おける最後のブロックであるかどうかを調べる。もしこ
れが転送された最後のブロックでなければ、ステップ１
８３でＢＫは１だけ減少される。ステップ１８０．１８
２または１８３に続いて、論理経路１８１によってプロ
セッサ３１ＰはＡ ＣＥ ５０ Ｐにリターンし、ホス
ト１１に対する最終ステータス報告を通常の方法で実行
する。 第９図及び第１０図は読取待行列８６（第３図）・の走
査及び周辺記憶システム１０の内部コマンドのＩＣＷチ
ェーンの生成がすべてＣＡＣ６１Ｐによって行なわれる
ことを示す。要求された読取が待行列に入れられた後、
プロセッサ３ＬＰは周辺記憶システムに種々の機能を実
行させる。これらの機能には、種々のチャネル・アダプ
タによって受取られたコマンド、または（ＣＣＲさ九た
）読取コマンドを転送したチャネル・アダプタから受取
られた追加のコマンドに応答することが含まれる。ホス
ト１１からの周辺コマンドの受取に一時的休止がある番
号、シークまたはセクタ・セットの装置コマンドがアド
レス指定されたＤＡＳＤ１６〜１８に送られる。制御活
動の一時的体止一一これはキャッシュ４０がデータをホ
スト１１に転送中、データをホスト１１から受領中、デ
ータをアドレス指定されたＤＡＳＤ１６〜１８から転送
中または受領中に生じることがあるｍ−がある場合、プ
ロセッサ３１Ｐはそのディスパッチャ・マイクロコード
ー−こｈは０Ｐ７５ （第２図）の一部分であるｍ−
によって、待行列レジスタ６９を含むその作業テーブル
を走査する。もし、待行列が空であれば、すなわち読取
が生じる予定がなければ、プロセッサ３１Ｐは論理経路
１９２を通ってステップ１９０のディスパッチャにリタ
ーンする。もし読取が待行列に加えられていてステップ
１９１で読取待行列８６の走査によって検出されれば、
ＬＤＣＢ６２を識別する待行列項目はステップ１９３で
その待行列からプロセッサ３ ］、 Ｐの内部レジスタ
（図示せず）Ｆこ転送される。もし。 この転送でエラーが生じるならば、エラー報告／回復手
順が論理経路１９４で開始される。待行列レジスタ６９
から待行列項目が良好に読取られた後、ＬＤＣＢ６２が
ステップ１９５でアクセスさ扛て０ＤＥ９０を１にセッ
トし、これにより（第４図の矢印１５０で示す様に）装
置脇ｒが良好な読取の完了に原因するものであることを
表わす。 Ｒ，ＰＡＲＭＳ８３のＲＥＱＤｌｌ、Ｏも０にセットさ
れる。ステップ１９６で、本発明の理解に無関係ないく
つかの機能が実行される。そしてステップ２００では、
アドレッシングされた装置に対応する装置バッファ７７
の領域において、論理チェーニングが生じること（すな
わちＩよりも多くのＩＣＷがアドレッシングされたＤＡ
ＳＤ１６〜１８に到来するアクセスに使用されること）
を表わ２０１では、５ＥＱ１００の値を検査するために
、Ｌ Ｄ ＣＢ ６２が再びアクセスされる。順次デー
タが指示されている場合５プロセツザ３］■〕はステッ
プ２０２に進んで到来するＩＣＷチェーンのブロック・
カラン１−（Ｂ Ｃ０ＵＮＴ １０２）を検査する。 任意選択により、転送されるブロック数が２よりも大き
い場合にのみ、ロール・モード・オペレーションかデー
タ転送（読取または書込）で使用さ汎る。この場合、ア
クセスされている最初の１へラックは転送さ汎るへき少
なくとも３つのレコ−トに対する記憶領域を有すること
が望ましい。ステップ２０９でプロセッサ３１１〕が（
第３図のＰＰＡＲＭＳ８ ］にある）ＲＯ９９を１にセ
ラ１−することによりロール・モードが指示される。 本発明の実施例では所与の■ＣＷヂエーンによって転送
しうる最大ブロック数は必要に応じ再ロードしうる５Ｓ
ＡＲ７９の数に等しい。例えば、８つの５ＳＡＲがある
場合、転送されるブロック数は最大８である。更に、遅
延境界が考慮すべき問題である。例えば、もし転送され
る８ブロツクが２つのシリンダのアクセスを必要とする
ならば、第１のシリンダのブロックだけが転送される。 例えば、もし８ブロツクが第１のシリンダに４ブロツク
、第２のシリンダに４ブロツクを有するならば、ブロッ
ク数は４にセットされる。この動作は一連のブロックを
転送するのに必要な時間を最小限にし、またすべての転
送を電子速度で完了させる。所与のシリンダの最初のブ
ロックにミスが存在する場合、最大８ブロツクまで自動
的に転送されるであろう。また４最大ブロツク数は決し
て、１３ Ｃ０ＵＮＴ１０２に残されている値よりも
大きくはない。どのＩＣＷチェーンもシリンダ境界を越
えないように形成される。これらの削算は普通のコンピ
ュータのプログラミング方法に準拠するので、その説明
は省略する。もし、順次データがステップ２０１で指示
されないならば、転送されるブロック数はステップ２０
３で１にセットされる。これらの数はチェーン・フラグ
、装置アドレス及びその他の装置制御データとともに装
置バッファ７７に供給される。ステップ２０４で、５Ｓ
ＡＲ７９の識別が０にセラＩ−されるにれはプロセッサ
３１１〕が識別０を有するＳＳΔＲ７９をアクセスする
こと登意味する。 ステップ２０５で、第１図のＣＣＷ１９からのＡＣ及び
ＩＩ） Ｉ”、 Ｖを含む論理アトＬ／ スｆ−１）
Ａ Ｄ Ｄ Ｒが物理装置アト１ノスＤ Ａ Ｄ Ｄ
Ｒに変換される。図示の実施例では、この動作は単に論
理ア１くレスからＡ Ｃ部分をマスクすることにより行
なわ肛る。 ステップ２０６で本発明の理解に無関係な一定の機能が
実行される。ステップ２０７は第１０図に関して記述さ
れた論理流れ図の延長としての再入力点Ｌ３である。す
なわちステップ＋９０から２０６までのすべての論理ス
テップは準備ステップである。ステップ２０９で、プロ
セッサ３ ］、 Ｊ、）は現在のＩＣＷのコマンド・バ
イト２６を検査し、現在のオペレーションがアドレス指
定されたＤＡＳＤ１６〜Ｉ８を対象とする読取／書込で
あるかどうかを決定する。書込オペレーションの場合、
プロセッサ３１丁）は後に説明するブロック２２２へ直
接進む。読取オペ１ノージヨンの場合には、次に説明す
るオペレーションは一連のブロック読取転送の連続をセ
ラ１−アップするためのループとして反復回能である。 このループの最初のステップ２１０はキャッシュ４０に
おけるスロットすなわち空間を割当てる。 普通の割当手順は次のとおりである。すなわち、いわゆ
る自由リスト（図示せず）−１−のアドレス可能なユニ
ット（スロット）はアドレッシングされたＤＡＳＤｌ、
６〜１８から最初の信号ブロックを受取るユニッＩ〜と
して識別される。そして、該スロットは前記自由リス１
〜から取除かれてプロセッサ３ＩＰ内の内部レジスタ（
図示せず）に置かれ、そこでＤ Ｉ Ｒ４３のとの項目
がキャッシュ・１０のスロットを識別するために使用さ
れるべきであるかを指示する。ディレクトリ４３にはキ
ャッシュ４０内のアドレス可能なスロットごとに１つの
項目レジスタがある点に注意されたい。従って、キャッ
シュ４０内にあるデータの実際のアドレスは該項目を含
むＤ Ｉ Ｒ４３のレジスタから直接取出すことが可能
である。ステップ２１０でスロワ１〜の割当が試みら汎
た後、プロセッサ３１Ｐはステップ２１．１で割当プロ
セス中にエラーが生じたかどうかを決定する。もしエラ
ーが生したならば、アドレッシングされたＬ）Δ５Ｄ１
６− １８からキＹツシュ４０に全ブロック数か良４ｆ
に転送されないことかある。従って、エラー状態の場合
は、ステップ２１２でプロセッサ３１丁〕はＬ、Ｄ Ｃ
＋３６２のＳＬ：Ｑ １００を検査し、データ転送が
順次転送であるかどうかを決定する。もし２、それが順
次転送でないならば、プロセッサ３ＩＰは論理経路２１
；３を通ってＡ ＣＦＥ ５０ Ｐにリターンし、置換
アルコリス１３制御が１フロツクの空間を使用可能にす
るのを待つ５．順次転送の場合、プＯせツサ３１、 Ｐ
はステップ２１４で転送される最初のブロックでエラー
か生じたことを決定し、たとき、論理経路２１（３を介
してＡ （、： Ｒ５０Ｐにリターンする。 もし割当エラーが最初のブロックに苅するものでないな
らば、割当られたブロックのデータ転送が生じる。プロ
セッサ３１ ［−”は経路２］７を通ってステップ２２
０に進み、非割当領域に転送されるブロック数をＩＣＷ
リストから切りとる。 ステップ２１１で、もし割当エラーがなければ、ステッ
プ２１８で本発明の理解に無関係ないくつかの機能が実
行される。これらの機能は割当に関連しないマイクロコ
ード論理エラーの分析を含む。 もしスロットがこのようなマイクロコード・エラーのた
めに割当てられなかったならば、ステップ２２０はまた
実行され、アドレス指定されたＤ ＡＳ Ｉ） １６〜
１８からキャッシュ４０に転送されたブロック数を減じ
る。エラーがない場合、またはブロック数短縮の後、プ
ロセッサ３１ Ｐはステップ２２１で本発明の理解に無
関係ないくつかの論理ステップを実行する。それには一
定のハウスキーピング機能を実行するためにＡ ＣＥ
５０ Ｐにリターンすることが含まれることがある。ス
テップ２２２で、ＬＤＣＢ６２のＳＥＱ １００が検
査される。もしＳｌ’：Ｑ１００が０で非順次データを
指示すれば、ステップ２２３で、データを受取るへきキ
ャッシュ４０のスロワ１へに対応するＩ） ｌＲ４３の
項［１のインデックスがＩ−７丁）Ｃ［う〔３２の■く
ＰＡＲＭＳ８３のＤ Ｉ ＲＩ Ｎ Ｄ ｌ冗Ｘ１１４
に入れられる。順次データの場合、またはインデックス
がＬ ＩＩ） ＣＢ Ｓ ２に入れられた後、ステップ
２２４では、後に５ＳＡＲ７９に挿入されるキャッシュ
・アドレスが、ＬＤＣＢ１６２に挿入されたばかりのブ
イレフ１−リ・インデックスから生成される。 この生成は単にディレクトリ・インデックスの各々にオ
フセットを加えることによって行なわれる。 ソシテステップ２２５で、■、ＤＣＢ６２０）ＳＬ：Ｑ
１００か順次モードを指示する場合、プロセッサ３ ］
、 Ｐはステップ２３１で、１３ Ｃ０ＵＮＴＩ０２
を検査してブロック・カウントが１よりも大きいかどう
かを調へる。もし、このカラン１〜が１よりも大きけれ
ば、ステップ２３２で、プロセッサ３１ Ｐは転送中の
ブロック列の第１のブロックが処理中であるかどうかを
検査する。もし処理中でないならば、ステップ２３３て
第２のブロックの新しいキャッシュ・アドレスがＩｊえ
られる。そしてステップ２３４で、装置バンファ７７の
領域にＩＣＷが作成される。この結果、第２の、または
他のブロックに対応するＳ Ｓ Ａ Ｒ７９は前記キャ
ッシュ・アドレスにセットされ、フラグがセットされ、
ＤＩＲ４３へのポインタがセラ１〜され、また前記キャ
ッシュ・アドレスを受取るべき５ＳＡＲ７９が識別され
る。実行される他の機能も装置バッファ７７で定義され
ることかある。 ステップ２２５．２３１又は２３２の判断結果が前記と
異なる場合、プロセッサ３ＩＰは論理経路２２６を通り
、ステップ２２７て本発明の理解に無関係の機能を実行
し、そしてステップブロック２２８でＬ Ｄ ＣＢ ６
２をアクセスしてＲＰ Ａ ＲＭＳ８３のＣＡＤＤＲ１
１８に前記生成されたキャッシュ・アト１ノスを記憶す
る。次いでステップ２２９でプロセッサ３ＩＰは本発明
の理解に無関係の機能を実行した後、接続の為のステッ
プ２３５を通って第１０図に示す論理ステップに進む。 第９図と第１０図の間のプログラム接続はそれぞれステ
ップ２３５及び２４０の結合子Ａによって行なわれる。 ステップ２４１でプロセッサ３１Ｐは第３図のＥＫ１２
１を増分することによって５ＳＡＲ７９へのポインタを
更新する。ステップ２４２でプロセッサ３１Ｆ〕はキャ
ッシュ４０に転送されるプロッタのすべてがキャッシュ
４０内の割当を受けているかどうかを決定する。もし割
当を受けていないならば、ステップ２４３の結合子Ｂを
通ってプロセッサ；３１Ｐは第９図のステップ２０ ’
７の結合子Ｂにリターンし、他のブロックにキャッシュ
４０の空間を割当てる。このループはＥＫＩ２＋が転送
されるフロック数に等しい（８以Ｙ：の）カラン１へを
有するまで反復される。 ループが完でした後、ステップ２４４て本発明の理解に
無関係な機能か実行される。ステップ２４５て、コート
読取コマンド（または順次書込の場合は書込コマンド）
が１〕ΔＳ Ｄ １．６〜１８のデータ読取コマン１＜
（またはデータ書込コマンド）を表わすＩＣＷにセット
される。読取オペレーションの場合、プロセッサ３１Ｙ
）はステップ２５０でＬ Ｄ ＣＢ ６２をアクセスし
てＰＰＡＲＭＳ８］の順次データ・フラグＳＥＱ １
００が１にセットされているか、またはＯにリセットさ
れているかを決定するとともに、ＷＱすなわち書込待行
列８５をアクセスしてロール・モード・フラグ（図示せ
ず）がセットされているか、またはリセットされている
かを決定する。順次データ・フラグまたはロール・モー
ド・フラグのいずれかがセットされている場合、プロセ
ッサ３１． Ｐはステップ２５１で、受取られたブロッ
ク・カウント（ＢＫ）が１よりも大きいかどうかを決定
する。もしＢＫが１よりも大きいならば、ステップ２５
３てＩＣＷ２４ （第１図）のコマンド修飾バイト２７
にあるチェーンがセットされる。さもなければ、ステッ
プ２５０または２５１からプロセッサ３１ Ｆ）はステ
ップ２５２に進み、そこでコマンド修飾バイト２７中の
チェーン標識をリセットすることによりチェーン終了Ｅ
ＯＣが指示される。ステップ２５４で、制御記憶７３中
の装置バッファ７７がこの工ＣＷ、すなわちコード順列
フラグ及びその他の記憶オペレーション（Ｓ Ｔ ＯＲ
ＯＰ ）表示を受取る。ステップ２５５で、プロセッサ
３１Ｐは再び、ＬＤＣＢ６２のＳＥＱ １００が非順
次、すなわち５ＥＱ＝Ｏであるかどうかを検査する。非
順次データ転送の場合、プロセッサ３ＬＰは論理経路２
５Ｇを通り、ステップ２４７で論理ステップを実行して
作成されたばかりのＴＣＷを終Ｙする。そしてステップ
２５７て、プロセッサ３１． ＰはＬ Ｋ Ｐ ２５を
介してＤＡＣ５６Ｆ）にＩＣＷチェーンを転送する。 順次データ転送の場合、プロセッサ３１Ｆ）はステップ
２５５から２６０に進んで論理ステップを実行し、そこ
でＥＫｉ２１（図示されていないプロセッサ３１［）中
の他の１ノジスタであって、ブロック２４４でカウンタ
内容を０に初期設定されたレジスタが容易に使用される
）を調整することにより次の項目を識別する（次の項目
をセラ１〜する）。 そしてステップ２６１で、もし残っているブロック・カ
ラン１〜が１以下であれば、後述するようにステップ２
４７で■ＣＷチェーンは終了し、ステップ２５７でＤ
Ａ Ｃ５６Ｐに転送される。ステップ２６１で、残って
いるブロック・カウントが１よりも大きいならば、ルー
プ２７０が実行されて前記ＩＣＷのチェーンの残りのＩ
ＣＷをセットアツプする。ステップ２７１で、カウント
読取、キー、データ、書込及び多重トラック・コマンド
がセラ１〜される。ステップ２７２で、プロセッサ３１
Ｐは順次ブロックのグループ内の最後のブロックが処理
中であるかどうかを決定する。処理中でない場合、形成
中のＩＣＷのコマンド修飾バイト２７にある「チェーン
」フラグは１にセットされる。さもなければ、ステップ
２７４で、ＩＣＷ２４の「チェーンＪフラグをリセット
するとともにＥＯＣフラグをセラ１−することによって
チェーン終了状態が表示される。ステップ２７５で、Ｉ
Ｃ。 Ｗは装置バッファ７７に転送される。ステップ２７６で
キャッシュ・アドレスは装置バッファに７）込まれ、バ
ース１−転送の場合直ちに５ＳＡＲ７９に転送しうるよ
うにする。ステップ２７７で、プロセッサ３１Ｐはブロ
ックが最後のブロックであるかどうかを決定する。最後
のブロックではない場合、ステップ２７８でループがイ
ンデックスされ、普通の制御方法を使用して内部レジス
タ（図示せず）にあるカラン］−が調整される。ステッ
プ２７８でループがインデックスされると、ステップ２
７１乃至２７７が再び実行される。ループ２７０が終了
すると、プロセッサ３ ］、 Ｐはステップ２４Ｇでロ
ール・モード標識■く、０９９（第３図）ヲ検査し、■
ＣＷチェーンがロール・モーｌ−を開始すべきか、また
は他のアクセス方法を使用すべきかを決定する。チェー
ン中の最初の２つの＝１マントがアクセス方法を決定す
る。ブロック２４７で、最初の２つのＩＣＷはシータ１
ｃＷ及びセクタ・セットＩＣＷであり、こ」天５らはＤ
Ａ Ｓ Ｉ）データ記憶システ１１のＣＣＷに等しい
。［Ｊ−ル・モード（ステップ２４６でＲＯ＝ ］、
） の場合、ステップ２４８で同じシークＩＣＷと、
それに続いて（前に説明した）ＯＲＩＥＮＴ ＩＣＷ
が示される。この時点で、Ｉ） Ａ Ｃ５６Ｐはコマン
ド・チェーンのどの場所でデータ転送が開始するかを知
る。 また、コマンド修飾バイｌ−２７（第１図）中のすべて
のチェーン標識は１にセラ１〜され、ＥＯＰはリセット
されるとともに、そのＩＣＷチェーンの末尾で普通のｒ
Ｉｃ （チャネル内転送）ＣＣＷに等しいＴＩＣＩＣＷ
がセットされ、第１１図に示すように、そのＩＣＷチェ
ーンのヘッドの方向にマシン・オペレーションを移動さ
せる。 ＤＡＣ５６ＰはＩＣＷチェーンを受取ると、チャネル・
アダプタ３２を介して受取ったコマンドを実行する場合
と同様に該チェーンに実行する。 このオペレーションはよく知られているから、■ＣＷチ
ェーンの実行についてこれ以上の説明は行なわない。Ｄ
Ａ Ｓ ｌ） １．６からキャッシュ４０へ信号を転
送する際、ＤＡＣ５６１）はＤ Ａ Ｓ Ｄ １６に対
するアドレス指定を与えるだけではなく、装置バッファ
７７のキャッシュ・アドレスの内容を５ＳＡＲ７９に転
送し、従っていくつかのデータ・ブロックを単一のデー
タ・ストリームで転送可能にする点に注目されたい。こ
の転送が終了すると、ＤＡＣ５６Ｐはエラー表示を含む
結果的なステータスをり、 Ｋ Ｐ ２５にロードする
。プロセッサ３１Ｐのオペレーションはその後、ＤＡＣ
５６ＰからＣＡＣ６１Ｐにスイッチする。 第１１図は図示された装置においてロール・モード°オ
ペレーションを行なうためのＩＣＷコマンド・チェーン
を示す。コマンド・チェーン４００は第１０図のステッ
プ２５７に相当する矢印４０１によって示すように開始
される。第１２図は第１１図に示すコマンド・チェーン
に関連して記述された時間指向のマシン・オペレーショ
ン図である。コマンド・チェーン４００は時間領域でコ
マンド・チェーン４００の実行を表わす３つの主要な部
分Ｘ、Ｙ及びに論理的に分割される。部分Ｘはシリンダ
・シーク４０３を含む準備ステップで、所望トランクの
シリンダ３３４を定義する位置にヘッド３４０（第５図
）を整列させるためのものである。シーク・ステップは
ＤＡＣ５６Ｐによって一連のステップ４２５を通して実
行される。 最初のステップはステップ４２６においてＬＫＰ２５の
位置１．（ＬＫＰＩ）を読取る。このステップはＩＣＷ
のビット・パターンをＬＫＰ２５からＤＡＣ５６Ｐへ転
送し、これをＣＣＷと同様に実行させる。ステップ４２
７で、テーブル８４ （＠３図）のカウンタＬ Ｋ ｌ
−） Ｋが増分さ汎、次のＩＣＷの読取の準備をする。 ステップ４０３で、ｌ＝ニラツクシリンダ３３４に刻す
る実際のシータが実行される。アト１ノス指定されたＩ
）ＡＳＤｌ、６〜１８によってシークが実行されている
間、プロセッサ３ ］、 ））は待機ループに入るか、
またはシーク・オペレーションの終了を待ちながら、こ
の中断に無関係な他の機能を実行する。ステップ４３０
で、アドレス指定さ、ｌｔたＩ）ＡＳＤ１６〜〕８から
のシーク終了信号が線３５５ （第５図）を介して受取
られたかどうか（［）○ＮＥ）が検査される。タイｌＮ
アラ１−Ｔｏ（図示せず）がステップ４３３で検査され
る。もし、タイムアウトでなければ、エラー状態は存在
しないので、経路４３５を介してステップ４３０を反復
する。タイムアウトの場合、ＥＲＰ（エラー回復手順）
が経路４：３４で開始される。シークを終了すると、ブ
ロック４４０でプロセッサ３１ＰはＤＡＣ５６Ｐを実行
させつつＬＫ Ｐ Ｋの位置でＬ Ｋ Ｐ ２５を読取
る。この読取によって０ＲＩＥＮＴ ＴＣＷ４０４
（第１１図）がその実行のためにり、 Ｋ Ｐ ２５
の領域から１つＡＣ３６Ｐに転送さ才ｌる。ステップ４
４１てＬ Ｋ Ｐ Ｋは１だけ増分される。ステップ４
０２て、受取られたばかりの０ＲＩＥＮＴ ＩＣＷ４
０４が第１：３図で詳細に示すように、実行される。０
１１＜ Ｉ ＥＮＴ ＴＣＷ／１０４（７）実行はＤＡ
Ｓ Ｄ ］、 ６−１８との回転同期を確立し、そして
コマンド・チェーン４００の部分Ｙを開始する１（：Ｗ
をプロセッサ３１Ｆ）か選択しうるようにする。ずなわ
ち、転送されるへき最初のレコードを含むレコー１へ・
１ヘラツクを走介する際に回転位置が識別さｉシる。プ
ロセッサ３１丁）は識別さ扛た回転位置をとらえ、その
直後のレコードを選択する。このレコードは適当な変換
器すなわちヘッド３４０のドを通過し、こＪしに伴ない
最初のＩＣＷがコマンド・チェーン４００中のその論理
位置に関係なく実行される。 ａＦ込すなわち記録オペレーションの場合には、データ
の完全性を確保するため、最初に出合ったレコード領域
をスキップすることが望ましいことかある。第６図のモ
ード１を再び参照するに、適切な・＼ツｌり３４０がト
ラック３６３を走査しているとき２例えばアドレス・マ
ーク３３５がヘッド３４０を通過した後のレコードＲ２
の領域で、トラック３６３の回転同期が確立さｉする。 （ヘッド３４０が）レコード識別すなわちレコードＲ３
のアドレス・マーク３３５に出会うと直ちに同期は確立
さ、ｆ’Ｌ、）−ラック３６３のレコードＲ３の領域に
関連するデータが転送される。（ヘッド３４．０が）レ
コーＦＲ３に出会う前に、トラック３６３のレコードＲ
３の領域に関連する制御データはキャッシュ４０に転送
される。第１２図において、ステップ４１２で最初のデ
ータ転送丁ＣＷが実行される。部分Ｙ中の後続ＩＣＷで
識別されたデータ領域−第１１図ではＤ〜Ｈ表記されて
いる−は、第６図に関して説明した順序で転送される。 ０ＲＩＥＮＴ ＩＣＷ４０４はステップ４１２における
データ転送のためにセットアツプされるだけではなく、
また転送中のデータ・ブロックＣとして示されたデータ
に対する５ＩＤＥ ＣＩＣＷ４１１中のＥ ＯＣフラ
グをセラ（へする。モード１では、これはトラック３６
３にあるレコードＲ３のデータ転送に先行するＳ Ｔ
Ｄ Ｅコマンドに相当する。いい換えれば、Ｄ Ａ Ｓ
Ｄにおけるデータ転送の探索識別準備ステップはＴＣ
Ｗとして選択されるのであるが、これは第１図に丞した
ように、また後に第１４図に関して説明するように、コ
マンド修飾ハイ１へ２７のＥＯＣを使用することにより
、最後のデータ転送の後にコマンド・チェーン４００の
実行を終！するためである。同時に、矢印４１０によっ
て示すように、（８個の５ＳＡＲを有する実施例の場合
は）３番［１のデータ・セラ１へを受取るように５ＳＡ
Ｒ７９のアドレスがセラ１〜さり、る。すなわち、５Ｓ
ＡＲ７９は数字Ｏへ−７によってアドレス可能である。 従って、３番目のレコードが転送されるべき最初のレコ
ードである場合は、数字２によってアドレス指定された
Ｓ Ｓ Ａ Ｒ７９がキャッシュ４０の最初のアドレス
を与える。 ５ＳＡＲ７９のアドレスはデータ・ブロックがラウント
ロピン形式で転送さ才しるごとに自動的に増分されるの
で、コマンド・チェーン４００のデータ・ブロックＩＩ
に対するアドレスを与える５ＳＡＲ７９に続いて、数字
Ｏによって識別される５ＳＡＲ７９を通してデータ・ブ
ロックＡがキャッシュ４０でアドレス指定される。ロー
ル・モードで８個未満のデータ・ブロックが転送中であ
るときは、後に説明するヘッド・シーク・コマンド力τ
ＳＳ Ａ Ｒの■ｃｗ（図示せず）をプリセラ１〜して
データ・ブロックをＡに向ける。以上説明した手順は読
取オペレーションに関しては変更されることがある。す
なわち、５ＳＡＲ７９はキャッシュ・７１〜レスを任意
の順序でプリセットさせ、これに応じて多重レコード読
取データ転送が生じる。データ転送の後、このようなデ
ータの既知のＤ Ａ ＳＤＤＥレスに基づい”Ｃレコー
ドの順次性が確立される。この手順はアドレス・マーク
３３５と実際のレコード領域の最初の間の経過時間を最
小にすることができるので、読取オペレーションに関し
てはこの手順の方が好ましい。 第１１図に戻ると、ＩＣＷチェーン４００の部分Ｙは、
ＩＣＷチェーン４００において最後に識
□別されたデー゛タ°ブ０ツクを転送するステップ４１
１４によって完了さ」しる。続いＣ、ヘッド・シーク、
Ｉ ＣＷ４１５ニヨっ゛ＣＣ電入スイッチシステ１１３
４３が１へラック”１Ｎにスイッチ・バックする。 □ このようなヘッド・シータ・コマンドはよく知ら九でい
るので、こＪし以上の説明は行なわない。へ□ ッ１＜・シーりＩ ＣＷ ４． ］、 ５ ニ続イテ、
’Ｔ”ＩＣＩｃｗ／！１ｆ３によ’）でＩＣＷチェーン
４００は論理経路７１１７を通ッテ、Ｓ Ｉ ＤＥ
Ａ Ｉ ＣＷ４１８に戻る。これはＩ、ｉ＜ Ｆ″ｉ
＜を３にセットして３番［ｊＯ） Ｔ ＣＶｖ’すなワ
チｓ Ｉ ＤＥ Ａ Ｉ ＣＷ４１８をＩ＝ Ｋ
Ｐ ２５から読取らせることにより達成される。 そし゛ｒＴｃＷチェーン４００の部分Ｚが通常の方法で
順次に実行される。５ｌｌ）Ｅ ＣＩＣＷ４１１が実
行きオした後、ステップ４４３でリターン・コードＲＣ
が［、Ｋ、 ｌ）２５にセラ１〜される。ボス１〜１１
の処理機能は第１５図に示すようにＣ，Ａ Ｃ６Ｉ Ｐ
によって与えらＪルる。多重レコード転送はまた、デー
タ・トラックに記憶さｔｃたデータの大部分を１つのコ
マンドによって読取るＩＢＭ３８３０及び３８８０型記
憶制御の多重カウント・キー及びデータ読取コマンドに
よって達成することができる。すなわち、トラック」二
で最初に出会ったレコードとインデックスまでの間にあ
る全レコードが１つのＣＣＷによって読取られる。 要約すれば、ＯＲ’ＩＥＮＴ ＩＣＷ４０４は論理経
路４０７によって示すようにレコードＲＮへの有効なジ
ャンプを生せしめる。この丁ＣＷは■ＣＷチェーン４０
０内の中心または任意の位置にあるが、本実施例では常
に第６図の参照番号３７４におけるような最初のキャッ
シュ・ミスに続く最初のトラック内のレコードにジャン
プする。■ＣＷチェーン４００の部分Ｙの実行開始に続
いて、多重トラック・オペレーションにおけるインデッ
クス３７０はＩＣＷチェーン４００における位置４１３
で自動的な１〜ラツク・スイッチングを生ぜしめ、これ
により次のトラック３６４ （第６図）が後続するデー
タ転送のためにアクセスされる。 ＩＣＷチェーン４００の部分Ｙが完了した後、（ホス１
へ・プロセッサ中のチャネル転送に似た）
１チヤネル転送コマンドによってコマンド・ヂエー
ン最初の部分が前に説明したように実行される。 以」−の説明は初期の回転同期に関係する。これはモー
ド２に関して説明したように無条件に必要なものではな
い。モード２を遂行するには、参照番号４２０によって
集合的に示すようにＩＣＷチェーン４００内のヘッド・
シ〜り・コマンドが位置づけられる。トラック′■゛１
〜Ｔ３て転送中の１ノコート数と、セクションＲＫ、
１−ＲＫ ３で表示された転送済みのレコード数と、現
在アクセス中の □トラックＴＫどに関す
る情報かテーブル８４の検査によって得られると、モー
ド２を実現するためのマイクロ−」−ト・プロゲラ１１
を構築することができる。こＪしらの関係は純粋１、こ
計数的であって、モーｌ−２は良好なモードではないの
で、これ以」二の説明は行なわれないが、１−ラックの
アドレッシング構造及び第１１図の説明から開数部分は
容易に理解しうる。 ０ＲｆＥＮＴ ＩＣＷ４０４は口〜ル・モード・アク
セスを待時間遅延アクセスから見分けるＩＣＷである。 第１３図は○ＲｒＥＮＴ ＩＣＷ４０４の実行を示す
。ステップ４５１で、パターン検出器３４５（第５図）
によってｑ、えられた同期入力信号が検査される。もし
、同期入力信号を待っている間に、起りうる最大待時間
遅延に比較して短かい待時間遅延がＤＡＳＤの回転期間
に等しければ、ステップ４５２でインデックスが検査さ
れる。１〜ラツク・スイッチングは禁止されるへきであ
るから、インデックス・ルーチン４５３（説明せず）が
実行される。そして論理経路４５４を通ってステップ４
５１に戻ることにより待ループ４５０が完成される。ス
テップ４５２でインデックスが検出中でなけｈば、ステ
ップ４５５でタイムアラ１〜（゛工゛○）が検査される
。タイムアラｌ−の場合、エラー状態が表示され、参照
番号４５６によって示すようにＥ ＲＰが開始される。 さもなけわば待ループ４５０が続けられる。線３４７
（第５図）から同期入力フィールド完了（ＦＣ）信号が
ステップ４６０及び待ループ４６１によって待ちうけら
れる。ＦＣ信号はレコー ド識別信号がＤ ＡＳＤ１６
〜１８から制御３１に読取まれだことを表わす。［・′
Ｃ信号の受領は信号ギャップ（図示せず）がし：１−
ドー１−ラックにおいて走査されており、従ってステッ
プ４６２でブ
【」セッサ３１■）がフォーマツ１−検査
をなしうろことを表わす。その結果、エラーが生じたな
らば、経路４５６で１（ＹりＰが開始される。さもなげ
扛は、ステップ４６３て、１−ラック十のレコ−１・数
（１’＜１〜■＜８）がチーフル８４のｉ−＋ Ｋ ｌ
） Ｋの初期値な計算するのに使用さＡしる。モード１
の場合、このａＩ算はレコード数を２倍にして］を加え
ることから成る。第１１１ヱロ３戻ると、転送されるべ
きレコードごとに２つのＩ Ｃ： Ｗが使用さｆｉｃる
ので、Ｉ（ＡＶを取出すためのレコード数を２倍にする
必要がある。Ｓ Ｉ Ｄ ｌ’：ＩＣＷはデータ転送ご
とに使用しなくてもよい。 その代り、既知のカランｌ−・キー・データ読取口マン
１〜を２つのコマン１−の代りに使用し、それに従って
言１算を調整することができる。さらにＸ部分（第１１
図）のため、■が加えられてデータ転送ＩＣＷに達する
とともに５ＩＤＥ ＩＣＷを避ける。これは、レコー
ド数は数字０というよりは数字１で始まり、Ｘ部分は計
算から除外されているからである。ステップ４６３（第
１３図）で、Ｌ Ｋ Ｐ ２５のアドレスによってＩＣ
Ｗが識別されるのに続いて、ステップ４６・１でプロセ
ッサ３１ＰはＤＡＣ５６Ｐ内でＬ Ｋ Ｐ Ｋにおける
Ｉ ＣＷ−一第１１図における５ＩＤＥ ＣＩＧＷ４
１１−一をアクセスする。コマンド修飾バイト（第１図
）中のＥＯＰは】にセットされ、処理終了（Ｅｏｐ）を
表わす。ステップ４６５で、Ｓ Ｓ Ａ Ｒ７９のアド
レスがセットされる。ステップ４６６で、Ｌ、 Ｋ Ｐ
Ｋは１だけ増分され、データＩＣＷ４．］、２（第１
１図）を取り出す。図示のオペレーションでは、データ
・アクセス・コマンドは読取コマンドであり、また書込
コマンドであることもある。 そして、ステップ４６７で、取出されたばかりのＩＣＷ
のバイトを検査し、チェーン・ビットが１にセラ１へさ
れ、かつＥ ＯＰビットが０にセットされているかどう
かを調べる。これらの条件が満たされない場合はエラー
状態であるから、経路４５６でＪＥ ＲＰが開始される
。さもなければ、ステップ４６８で次のＩＣＷ（データ
ＩＣＷ４］２）が取出され、■ＣＷチェーン４００の部
分Ｙが実行される。 第１４図はロール・七−１−の■ＣＷヂエーン４００に
おけるＳＩＦつＥコマンド及びデータ・アクセス・コマ
ン１への実行を示す簡略化された手順４７０である。手
順４７０において、ブロック４７１で■ΣＯＦ）が検査
される。もし、Ｅ ０１）が生じるならば、論理経路４
７２を介して第１５図の後処理が開始される。制御ユニ
ツ１−の時間を節約するためコマンド実行前にＥ Ｏ］
’か検査さＪしる。すなわちロール・モードでは、０Ｒ
ＩＥＮＴ ＩＣＷか実行される様式に起因してＩＣＷ
の１つは決して実行されない点に注目されたい。ＥＯＰ
の検査に続いて（ＥＯＰが生じない場合）、ステップ４
７３でＩＣＷコマンドが実行された後、ステップ４７４
でコマンド修飾）＜イｌ−２７（第１図）のチェーン・
ピッ１−が検査される。もし、チェーン完ｒが指示され
れば、第１５図の後処理に続く。さもなければ、ステッ
プ４７５でテーブル８・１の■。 Ｋ Ｐ Ｋが１だけ増分され、これによりステップ４７
６で示す次のＩＣＷのアクセスが可能になる。 第１４図に示ずような手順によって同じＩＣＷをロール
・モード及び非ロール・モードの双方で実行することが
可能になる。すなわちロール・モード・オペレーション
のため重複コードを与えなくてもよいので、制御記憶が
節約される。 第１５図は後処理と呼ばれるＣＡＣ６０Ｐの部分、すな
わちＤＡ５Ｄ１６からキャッシャ４０へのデータ信号の
転送に続いて実行される論理ステップを示す。最初に、
ステップ２８０でＬ Ｋ Ｐ ２５の内容が作業レジス
タに転送される。これは装置アドレス、Ｌ Ｄ ＣＢ
６２へのポインタ、及びフラグ−１）ＡＣ５６Ｐによっ
て生成されることがある−を含む。ステップ２８１で、
プロセッサ３１ＰはＬｒ、）ＣＢ６２をアクセスしてＲ
Ｉ Ｐ ］−１１をＯにリセットすることにより、ＤＡ
ＳＤからの読取が進行中ではないことを表わす。ステッ
プ２８２で本発明の理解に無関係ないくつかの論理ステ
ップが実行される。ステップ２８３で、プロセッサ３１
ＰはＤＡ、Ｃ５６Ｐのリターン・コード １
（ＲＣ）を検査してエラーが無いかどうかを決定する。 要求さｈたすべてのデータ・ブロックがエラーを伴なう
ことなくキャッシュ４０へ転送された場合には、リター
ン・コード０がυ、えられる。 このような良好なオペレーションの場合、ステップ２８
４てプロセッサ３ Ｉ Ｐの内部作業レジスタの内容が
１にセットされる。これはカウントを初期設定する。ス
テップ２８５で、ＬＤＣＢ６２がアクセスされ、５ＥＱ
１００か検査される。もし５、転送が順次転送ではない
、すなわち１データ・ブロックのみが転送される予定で
あるならば、ステップ２８７て、転送中のブロック数が
］にセットされる。さもなければ、ステップ２８６で、
装置バッファ７７に書込まれた割当ブロック数がＥＫ１
２１に転送されＢＳＴ７８における項目数を指示する。 ステップ２８３でエラー状態が指示される場合すなわち
ＲＣがＯに等しくない場合、ステップ２９０で１組のエ
ラー分析の論理ステップが実行される。もし、前記分析
によって永久エラーが指示されれば、プロセッサ３ＩＰ
は経路２９１を通って、本発明の要旨に関係ない永久エ
ラー回復／報告手順に進む。さもなければ、ステップ２
９２で、プロセッサ３１． Ｐはコマンドが多重ブロッ
ク転送コマンドであった、すなわち複数のデータ・ブロ
ックが自動的に転送される予定であったかどうかを決定
する。そうでなければ、エラー状態が単一のブロックで
生じたことになり、従って永久エラーが処理されねばな
らないので、プロセッサ３１Ｐは論理経路３１Ｐを経由
する。もし、複数のデータ・ブロックが転送されていた
ならば、それ以上の動作が生じることがある。すなわち
、１つのブロックにエラーが生じるのに対し、先行する
データ・ブロックのすべてがエラーなしに転送された状
態が生じることがある。ＤＡＣ５６ＰはＬＫ■〕２５を
介してどのブロックがエラーを生じたかを識別している
。ＣＡＣ６１ＰはＤＡＣ５６Ｐの情報から、どのＩＣＷ
がエラーに関連しているかを識別しつる。そしてプロセ
ッサ３］■〕はステップ２９３で、直前のＩＣＷを装置
バッファ７７から取出す。ステップ２９４で、もしコマ
ンドがＤＡＳＤ１６からキャッシュ４０ヘデータを読取
るコマンドであったならば、プロセッサ３１■］はステ
ップ２９５で、割当てられたスロワ１〜からエラーのブ
゛ロックを差引くことによりブロック・カウントを調整
する。ステップ２９４で、エラーに関連するコマンＩ−
がデータ読取コマンド以外のコマンドの場合、前記エラ
ーはどのデータ転送よりも市に生したものである。この
場合、プロセッサ３１Ｐは永久エラー・ルーチン（説明
せず）に進む。 ステップ２８６．２８７または２９５からステップ３０
０に進み、本発明の理解に無関係な、内部アドレッシン
グに関するいくつかの論理ステップが実行される。ステ
ップ３０１で、プロセッサ３１ＰはＬＤＣＢ６２（７）
ＳＥＱ １００をアクセスして順次転送が指示されて
いるかどうかを決定する。順次転送の場合、論理経路３
０２を通ってステップ３０４に進み、そこで転送された
ブロックが最初のブロックであったかどうかを決定する
。 転送中のブロック列における、または非順次モード−こ
の場合１ブロツクのみが転送される−における最初のブ
ロックの場合、プロセッサ３１１）はステップ３０５で
ＬＤＣＢ ６２の内容を後続する論理ステップのため作
業レジスタ（図示せず）に転送する。これは論理シリン
ダ表示ＣＣＬ （セクション１０８）、レコード番号Ｊ
く、論理装置アドレス■〕、及び本発明の理解に無関係
な他の制御データの転送を含む。最初のブロックではな
いブロックの場合、プロセッサ３１Ｐはステップ３０ｆ
３でＢｓＴ７８（第３図）を７’）セスし、Ｅ Ｋ １
２１によって示す該ブロックのディレクトリ・インデッ
クスを得る。最初のブロックまたは非順次データの場合
Ｌ Ｄ ＣＢのＤＩＲ４３のインデックス、すなわちＤ
ＩＲＩＮＤＥＸ１１４は同じ情報を与える。 １） Ｉ Ｒ４３を探索する場合、プロセッサ３ＩＰは
ステップ３０７で、装置アドレスに対応するキャッシュ
・アドレスを探す。この探索にはＤＡＳ［）１６からキ
ャッシュ４０に転送されたはかりのデータ・ブロックに
対応する項目を１１） Ｉ Ｒ４３が有するかどうかを
決定するハシシュ・オペレーションが含まれる。同じｒ
〕ハＳ Ｄ ｌ ６へのいくつかの並行アクセスな非同
期的に行なうことができることを想起されたい。従って
、ＤＡＳＤ１６の１つのそしてただ１つだけのコピーが
キャッシュ４０の中にあることが重要である。この要件
はデータの保全性をＩｊ、える。すなわち、キャッシュ
４０の中にコピーが重複しであるならば、１つのコピー
か更新され、別のコピーがエラ〜になることがある。そ
して、更新されたコピーはＩ） Ａ、 Ｓ Ｄ １．６
に爵込まΔし、その項目は（キャッジ４０から）消さ、
？シることかある。後にボス１−１１による周辺記憶シ
ステム１０へのアクセスによって、キャッシュ４０に残
留しているエラー・データがチャネル・アタプタ３２を
介してホス１−１１に送ら才りることがある。 探索に続いて、ステップ３０８でエラー表示が検査さｉ
する。エラーがない場合ステップ３１０で。 プロセッサ３１■〕は重複コピーが見つかったかどうか
を決定する。重複がない場合、ステップ３１１で、１３
Ｓ Ｔ７８の項目が計算される。すなわちＢＳＴ７８
のＩ） ＥＬ Ｅ Ｐ １２０の値がアクセスされてデ
ィレクトす・インデックス１２２，１２３（第３図）を
指し、次いでステップ３ ］、 ２でＩＩ） ＡＳＤ１
６のアドレスに相当するＤＩＲ４３の項目がＤＩＲ４３
からＡＤＥＢ７６に転送されてプロセッサ３１Ｐによっ
て容易にアクセスされる。ステップ３」３で、プロセッ
サ３ＩＰは、’１． Ｄ Ｅ Ｂ ７６にあるＭ２Ｏ３
をリセツ１−する。Ｍはキャッシュ４０中の変更された
データを表わす。Ｍを０にリセットすることはキャッシ
ュ４０中のコピーがＤＡＳＤ１６上のコピーに同一であ
ることを表わす。ステップ３１４で、再びＢＳＴ７８が
アクセスされ、Ｄ Ｅ Ｌ Ｅ Ｉ） １−２０を増分
するとともにＥＫ１２１＆減分する。ステップ３】５で
、ＤＩＲ４３の項目がキャッシュ４０に転送されたばか
りのデータに対応して加えられる。すなわち、ＤＡＣ５
６Ｐによってデータ・フロックがキャッシュ４０に転送
させられた場合、ＤＩＲ４３はまだ更新されていなかっ
た、すなわちキャッシュ４０の中のデータはまだアドレ
ス可能ではない。ステップ３】５で、普通の方法でディ
レクトリ項目を生成することにより、ＤＡＳＩ＋う１１
３〜１８からキャッシュ４０へ転送されたはかりのデー
タがアドレス可能になる。 他方、ステップ３］０で重複か発見されるならばキャッ
シュ４０中のデータは正しいコピーである、すなわちこ
のデータは変更されていることかあるものと仮定する。 従って、転送されたばかりのデータ・ブロックをアドレ
ス可能にしないで、次のデータ・フロックに進むことが
望ましい。ステップ３１６でＢＳＴ７８がアクセスされ
、Ｅ Ｋ１２１を減分するとともにＤ Ｅ Ｌ Ｅ Ｐ
１２０を増分する。ステップ３１７で、転送されたば
かりのブロックは解放され、単一のデータ・コピーだけ
をキャッシュ４０の中に残す。ブロックを解放すること
はそのブロックをアドレス不能にすることである。 ステップ３２０で最後のハウスキーピング論理機能が開
始され、ＤＡＳＤ１６からキャッシュ４０へ転送された
データ・ブロックのすべてが後処理されたかどうかを決
定する。もし、後処理されていなければ、ステップ３２
１で、後処理されるブロック数が１だけ減分される。そ
してプロセッサ３ ］、 Ｐは論理経路３０２を通って
ステップ３゜４乃至３］５を含むループを実行する。 ステップ３２０で全ての後処理が済んでいる場合、ステ
ップ３２３でＢ Ｓ Ｔ７８がアクセスされ、ＥＫ１２
］及び１つＥ Ｔ−Ｅ Ｐ １２０がＯにリセッ１〜さ
れる。又、論理経路２９１から論理経路３２５を介して
ステップ３２３が開始される。ステップ３２４で、待行
列レジスタ６９がアクセスされ、待行列から待行列項目
が取除かれるので、重複する読取は生じない。第８図の
ステップ１６４で読取コマンドが待行列に加えられたこ
とを想起さ九たい。そして、ステップ３２２で、ＬＤＣ
Ｂ６２がアクセスされＣＣＲ９５、ＭＩＳＳ９６、ＲΔ
１１２等のような制御フラグがリャツｌ−されるととも
に、Ｏｉ） Ｅ ９０をセラ１〜することによるように
装置終了を記入する。ステップ１９０て、ΔＣＥ ５０
Ｐを介してホスト１１にステータスが送られる。前記
説明のすべてにおいて、■つＡ、５Ｄ１６からキャッシ
ュ４０への、またはその逆方向のデータ信号の転送はチ
ャネル・アダプタ３２のオペレーションに関しては非同
期式に行なわれることに７■ミ目されたい。一定の状況
ドではチャネル・アダプタ３２を介したホス１−１１か
らの要求は転送に優先することかあり、従って、説明し
たばかりのオペレージ玉ンのいくつかは、より高い優先
順位のオペレーションによってインタリーブされること
がある。多重処理は当業者によく知られているので、前
記の詳細についてこれ以上の説明は行なわない。 ［［１１１ｉ語コ 本明細書で使用される主要な略語を下記に示す。 Ａ、 ＣＥ ニアドレス／コマンド鑑定器ΔＭニアドレ
ス・マーク ＢＫニブロック・カウント ＢＳＴ：バッファ・シーケンス・テーブルＣＣＶ：チャ
ネル・コマンド・ワード ＣＡＣ：キャッシュ・アクセス制御 ＣＣｌ３：チャネル制御ブロック ＣＣＲ：チャネル・コマンド再試行 Ｉ）ＡＡ：装置アダプタ接続機構 ＤＣＡ：装置制御接続機構 Ｄ Ａ Ｃ：直接アクセス制御 ＤＩＲ：ディレクトリ ＤＥ：装置終了 ＥＯＰ ：処理終了 Ｅ Ｏｃ ：チェーン終了 ＦＣ：フィールド完了 ＩＣＷ：内部制御ワード ■Ｒ：内部レジスタ Ｌ ｌ） ＣＢ ：論理装置制御ブロックＲＣ：リター
ン・コード ＲＰＳ ：回転位置信号 ＳＩＴ：分散インデックス・テーブル ＳＳΔＲニジステム記憶アドレス・レジスタＳＰＰ：ベ
ージング・セラ１へ・パラメータ５ＴＤＥ：ＴＤイコー
ル探索 ＴＯ：タイム・アウト
をなしうろことを表わす。その結果、エラーが生じたな
らば、経路４５６で１（ＹりＰが開始される。さもなげ
扛は、ステップ４６３て、１−ラック十のレコ−１・数
（１’＜１〜■＜８）がチーフル８４のｉ−＋ Ｋ ｌ
） Ｋの初期値な計算するのに使用さＡしる。モード１
の場合、このａＩ算はレコード数を２倍にして］を加え
ることから成る。第１１１ヱロ３戻ると、転送されるべ
きレコードごとに２つのＩ Ｃ： Ｗが使用さｆｉｃる
ので、Ｉ（ＡＶを取出すためのレコード数を２倍にする
必要がある。Ｓ Ｉ Ｄ ｌ’：ＩＣＷはデータ転送ご
とに使用しなくてもよい。 その代り、既知のカランｌ−・キー・データ読取口マン
１〜を２つのコマン１−の代りに使用し、それに従って
言１算を調整することができる。さらにＸ部分（第１１
図）のため、■が加えられてデータ転送ＩＣＷに達する
とともに５ＩＤＥ ＩＣＷを避ける。これは、レコー
ド数は数字０というよりは数字１で始まり、Ｘ部分は計
算から除外されているからである。ステップ４６３（第
１３図）で、Ｌ Ｋ Ｐ ２５のアドレスによってＩＣ
Ｗが識別されるのに続いて、ステップ４６・１でプロセ
ッサ３１ＰはＤＡＣ５６Ｐ内でＬ Ｋ Ｐ Ｋにおける
Ｉ ＣＷ−一第１１図における５ＩＤＥ ＣＩＧＷ４
１１−一をアクセスする。コマンド修飾バイト（第１図
）中のＥＯＰは】にセットされ、処理終了（Ｅｏｐ）を
表わす。ステップ４６５で、Ｓ Ｓ Ａ Ｒ７９のアド
レスがセットされる。ステップ４６６で、Ｌ、 Ｋ Ｐ
Ｋは１だけ増分され、データＩＣＷ４．］、２（第１
１図）を取り出す。図示のオペレーションでは、データ
・アクセス・コマンドは読取コマンドであり、また書込
コマンドであることもある。 そして、ステップ４６７で、取出されたばかりのＩＣＷ
のバイトを検査し、チェーン・ビットが１にセラ１へさ
れ、かつＥ ＯＰビットが０にセットされているかどう
かを調べる。これらの条件が満たされない場合はエラー
状態であるから、経路４５６でＪＥ ＲＰが開始される
。さもなければ、ステップ４６８で次のＩＣＷ（データ
ＩＣＷ４］２）が取出され、■ＣＷチェーン４００の部
分Ｙが実行される。 第１４図はロール・七−１−の■ＣＷヂエーン４００に
おけるＳＩＦつＥコマンド及びデータ・アクセス・コマ
ン１への実行を示す簡略化された手順４７０である。手
順４７０において、ブロック４７１で■ΣＯＦ）が検査
される。もし、Ｅ ０１）が生じるならば、論理経路４
７２を介して第１５図の後処理が開始される。制御ユニ
ツ１−の時間を節約するためコマンド実行前にＥ Ｏ］
’か検査さＪしる。すなわちロール・モードでは、０Ｒ
ＩＥＮＴ ＩＣＷか実行される様式に起因してＩＣＷ
の１つは決して実行されない点に注目されたい。ＥＯＰ
の検査に続いて（ＥＯＰが生じない場合）、ステップ４
７３でＩＣＷコマンドが実行された後、ステップ４７４
でコマンド修飾）＜イｌ−２７（第１図）のチェーン・
ピッ１−が検査される。もし、チェーン完ｒが指示され
れば、第１５図の後処理に続く。さもなければ、ステッ
プ４７５でテーブル８・１の■。 Ｋ Ｐ Ｋが１だけ増分され、これによりステップ４７
６で示す次のＩＣＷのアクセスが可能になる。 第１４図に示ずような手順によって同じＩＣＷをロール
・モード及び非ロール・モードの双方で実行することが
可能になる。すなわちロール・モード・オペレーション
のため重複コードを与えなくてもよいので、制御記憶が
節約される。 第１５図は後処理と呼ばれるＣＡＣ６０Ｐの部分、すな
わちＤＡ５Ｄ１６からキャッシャ４０へのデータ信号の
転送に続いて実行される論理ステップを示す。最初に、
ステップ２８０でＬ Ｋ Ｐ ２５の内容が作業レジス
タに転送される。これは装置アドレス、Ｌ Ｄ ＣＢ
６２へのポインタ、及びフラグ−１）ＡＣ５６Ｐによっ
て生成されることがある−を含む。ステップ２８１で、
プロセッサ３１ＰはＬｒ、）ＣＢ６２をアクセスしてＲ
Ｉ Ｐ ］−１１をＯにリセットすることにより、ＤＡ
ＳＤからの読取が進行中ではないことを表わす。ステッ
プ２８２で本発明の理解に無関係ないくつかの論理ステ
ップが実行される。ステップ２８３で、プロセッサ３１
ＰはＤＡ、Ｃ５６Ｐのリターン・コード １
（ＲＣ）を検査してエラーが無いかどうかを決定する。 要求さｈたすべてのデータ・ブロックがエラーを伴なう
ことなくキャッシュ４０へ転送された場合には、リター
ン・コード０がυ、えられる。 このような良好なオペレーションの場合、ステップ２８
４てプロセッサ３ Ｉ Ｐの内部作業レジスタの内容が
１にセットされる。これはカウントを初期設定する。ス
テップ２８５で、ＬＤＣＢ６２がアクセスされ、５ＥＱ
１００か検査される。もし５、転送が順次転送ではない
、すなわち１データ・ブロックのみが転送される予定で
あるならば、ステップ２８７て、転送中のブロック数が
］にセットされる。さもなければ、ステップ２８６で、
装置バッファ７７に書込まれた割当ブロック数がＥＫ１
２１に転送されＢＳＴ７８における項目数を指示する。 ステップ２８３でエラー状態が指示される場合すなわち
ＲＣがＯに等しくない場合、ステップ２９０で１組のエ
ラー分析の論理ステップが実行される。もし、前記分析
によって永久エラーが指示されれば、プロセッサ３ＩＰ
は経路２９１を通って、本発明の要旨に関係ない永久エ
ラー回復／報告手順に進む。さもなければ、ステップ２
９２で、プロセッサ３１． Ｐはコマンドが多重ブロッ
ク転送コマンドであった、すなわち複数のデータ・ブロ
ックが自動的に転送される予定であったかどうかを決定
する。そうでなければ、エラー状態が単一のブロックで
生じたことになり、従って永久エラーが処理されねばな
らないので、プロセッサ３１Ｐは論理経路３１Ｐを経由
する。もし、複数のデータ・ブロックが転送されていた
ならば、それ以上の動作が生じることがある。すなわち
、１つのブロックにエラーが生じるのに対し、先行する
データ・ブロックのすべてがエラーなしに転送された状
態が生じることがある。ＤＡＣ５６ＰはＬＫ■〕２５を
介してどのブロックがエラーを生じたかを識別している
。ＣＡＣ６１ＰはＤＡＣ５６Ｐの情報から、どのＩＣＷ
がエラーに関連しているかを識別しつる。そしてプロセ
ッサ３］■〕はステップ２９３で、直前のＩＣＷを装置
バッファ７７から取出す。ステップ２９４で、もしコマ
ンドがＤＡＳＤ１６からキャッシュ４０ヘデータを読取
るコマンドであったならば、プロセッサ３１■］はステ
ップ２９５で、割当てられたスロワ１〜からエラーのブ
゛ロックを差引くことによりブロック・カウントを調整
する。ステップ２９４で、エラーに関連するコマンＩ−
がデータ読取コマンド以外のコマンドの場合、前記エラ
ーはどのデータ転送よりも市に生したものである。この
場合、プロセッサ３１Ｐは永久エラー・ルーチン（説明
せず）に進む。 ステップ２８６．２８７または２９５からステップ３０
０に進み、本発明の理解に無関係な、内部アドレッシン
グに関するいくつかの論理ステップが実行される。ステ
ップ３０１で、プロセッサ３１ＰはＬＤＣＢ６２（７）
ＳＥＱ １００をアクセスして順次転送が指示されて
いるかどうかを決定する。順次転送の場合、論理経路３
０２を通ってステップ３０４に進み、そこで転送された
ブロックが最初のブロックであったかどうかを決定する
。 転送中のブロック列における、または非順次モード−こ
の場合１ブロツクのみが転送される−における最初のブ
ロックの場合、プロセッサ３１１）はステップ３０５で
ＬＤＣＢ ６２の内容を後続する論理ステップのため作
業レジスタ（図示せず）に転送する。これは論理シリン
ダ表示ＣＣＬ （セクション１０８）、レコード番号Ｊ
く、論理装置アドレス■〕、及び本発明の理解に無関係
な他の制御データの転送を含む。最初のブロックではな
いブロックの場合、プロセッサ３１Ｐはステップ３０ｆ
３でＢｓＴ７８（第３図）を７’）セスし、Ｅ Ｋ １
２１によって示す該ブロックのディレクトリ・インデッ
クスを得る。最初のブロックまたは非順次データの場合
Ｌ Ｄ ＣＢのＤＩＲ４３のインデックス、すなわちＤ
ＩＲＩＮＤＥＸ１１４は同じ情報を与える。 １） Ｉ Ｒ４３を探索する場合、プロセッサ３ＩＰは
ステップ３０７で、装置アドレスに対応するキャッシュ
・アドレスを探す。この探索にはＤＡＳ［）１６からキ
ャッシュ４０に転送されたはかりのデータ・ブロックに
対応する項目を１１） Ｉ Ｒ４３が有するかどうかを
決定するハシシュ・オペレーションが含まれる。同じｒ
〕ハＳ Ｄ ｌ ６へのいくつかの並行アクセスな非同
期的に行なうことができることを想起されたい。従って
、ＤＡＳＤ１６の１つのそしてただ１つだけのコピーが
キャッシュ４０の中にあることが重要である。この要件
はデータの保全性をＩｊ、える。すなわち、キャッシュ
４０の中にコピーが重複しであるならば、１つのコピー
か更新され、別のコピーがエラ〜になることがある。そ
して、更新されたコピーはＩ） Ａ、 Ｓ Ｄ １．６
に爵込まΔし、その項目は（キャッジ４０から）消さ、
？シることかある。後にボス１−１１による周辺記憶シ
ステム１０へのアクセスによって、キャッシュ４０に残
留しているエラー・データがチャネル・アタプタ３２を
介してホス１−１１に送ら才りることがある。 探索に続いて、ステップ３０８でエラー表示が検査さｉ
する。エラーがない場合ステップ３１０で。 プロセッサ３１■〕は重複コピーが見つかったかどうか
を決定する。重複がない場合、ステップ３１１で、１３
Ｓ Ｔ７８の項目が計算される。すなわちＢＳＴ７８
のＩ） ＥＬ Ｅ Ｐ １２０の値がアクセスされてデ
ィレクトす・インデックス１２２，１２３（第３図）を
指し、次いでステップ３ ］、 ２でＩＩ） ＡＳＤ１
６のアドレスに相当するＤＩＲ４３の項目がＤＩＲ４３
からＡＤＥＢ７６に転送されてプロセッサ３１Ｐによっ
て容易にアクセスされる。ステップ３」３で、プロセッ
サ３ＩＰは、’１． Ｄ Ｅ Ｂ ７６にあるＭ２Ｏ３
をリセツ１−する。Ｍはキャッシュ４０中の変更された
データを表わす。Ｍを０にリセットすることはキャッシ
ュ４０中のコピーがＤＡＳＤ１６上のコピーに同一であ
ることを表わす。ステップ３１４で、再びＢＳＴ７８が
アクセスされ、Ｄ Ｅ Ｌ Ｅ Ｉ） １−２０を増分
するとともにＥＫ１２１＆減分する。ステップ３】５で
、ＤＩＲ４３の項目がキャッシュ４０に転送されたばか
りのデータに対応して加えられる。すなわち、ＤＡＣ５
６Ｐによってデータ・フロックがキャッシュ４０に転送
させられた場合、ＤＩＲ４３はまだ更新されていなかっ
た、すなわちキャッシュ４０の中のデータはまだアドレ
ス可能ではない。ステップ３】５で、普通の方法でディ
レクトリ項目を生成することにより、ＤＡＳＩ＋う１１
３〜１８からキャッシュ４０へ転送されたはかりのデー
タがアドレス可能になる。 他方、ステップ３］０で重複か発見されるならばキャッ
シュ４０中のデータは正しいコピーである、すなわちこ
のデータは変更されていることかあるものと仮定する。 従って、転送されたばかりのデータ・ブロックをアドレ
ス可能にしないで、次のデータ・フロックに進むことが
望ましい。ステップ３１６でＢＳＴ７８がアクセスされ
、Ｅ Ｋ１２１を減分するとともにＤ Ｅ Ｌ Ｅ Ｐ
１２０を増分する。ステップ３１７で、転送されたば
かりのブロックは解放され、単一のデータ・コピーだけ
をキャッシュ４０の中に残す。ブロックを解放すること
はそのブロックをアドレス不能にすることである。 ステップ３２０で最後のハウスキーピング論理機能が開
始され、ＤＡＳＤ１６からキャッシュ４０へ転送された
データ・ブロックのすべてが後処理されたかどうかを決
定する。もし、後処理されていなければ、ステップ３２
１で、後処理されるブロック数が１だけ減分される。そ
してプロセッサ３ ］、 Ｐは論理経路３０２を通って
ステップ３゜４乃至３］５を含むループを実行する。 ステップ３２０で全ての後処理が済んでいる場合、ステ
ップ３２３でＢ Ｓ Ｔ７８がアクセスされ、ＥＫ１２
］及び１つＥ Ｔ−Ｅ Ｐ １２０がＯにリセッ１〜さ
れる。又、論理経路２９１から論理経路３２５を介して
ステップ３２３が開始される。ステップ３２４で、待行
列レジスタ６９がアクセスされ、待行列から待行列項目
が取除かれるので、重複する読取は生じない。第８図の
ステップ１６４で読取コマンドが待行列に加えられたこ
とを想起さ九たい。そして、ステップ３２２で、ＬＤＣ
Ｂ６２がアクセスされＣＣＲ９５、ＭＩＳＳ９６、ＲΔ
１１２等のような制御フラグがリャツｌ−されるととも
に、Ｏｉ） Ｅ ９０をセラ１〜することによるように
装置終了を記入する。ステップ１９０て、ΔＣＥ ５０
Ｐを介してホスト１１にステータスが送られる。前記
説明のすべてにおいて、■つＡ、５Ｄ１６からキャッシ
ュ４０への、またはその逆方向のデータ信号の転送はチ
ャネル・アダプタ３２のオペレーションに関しては非同
期式に行なわれることに７■ミ目されたい。一定の状況
ドではチャネル・アダプタ３２を介したホス１−１１か
らの要求は転送に優先することかあり、従って、説明し
たばかりのオペレージ玉ンのいくつかは、より高い優先
順位のオペレーションによってインタリーブされること
がある。多重処理は当業者によく知られているので、前
記の詳細についてこれ以上の説明は行なわない。 ［［１１１ｉ語コ 本明細書で使用される主要な略語を下記に示す。 Ａ、 ＣＥ ニアドレス／コマンド鑑定器ΔＭニアドレ
ス・マーク ＢＫニブロック・カウント ＢＳＴ：バッファ・シーケンス・テーブルＣＣＶ：チャ
ネル・コマンド・ワード ＣＡＣ：キャッシュ・アクセス制御 ＣＣｌ３：チャネル制御ブロック ＣＣＲ：チャネル・コマンド再試行 Ｉ）ＡＡ：装置アダプタ接続機構 ＤＣＡ：装置制御接続機構 Ｄ Ａ Ｃ：直接アクセス制御 ＤＩＲ：ディレクトリ ＤＥ：装置終了 ＥＯＰ ：処理終了 Ｅ Ｏｃ ：チェーン終了 ＦＣ：フィールド完了 ＩＣＷ：内部制御ワード ■Ｒ：内部レジスタ Ｌ ｌ） ＣＢ ：論理装置制御ブロックＲＣ：リター
ン・コード ＲＰＳ ：回転位置信号 ＳＩＴ：分散インデックス・テーブル ＳＳΔＲニジステム記憶アドレス・レジスタＳＰＰ：ベ
ージング・セラ１へ・パラメータ５ＴＤＥ：ＴＤイコー
ル探索 ＴＯ：タイム・アウト
第１図は、ホストに接続された本発明の周辺チータ記憶
ンステム及び本発明の実施に関連し、で使用されるチャ
ネル・コマンド・ワードと内部コマン１−・ワ−１−を
示す図、 第２図は第１図の周辺システ１１を制御するためにプロ
ゲラ１１式ディジタル・プロセッサを使用する本発明の
１実施例を示す論理ブロック図、第３図は第１図及び第
２図の周辺データ記憶システムのオペレーションに関連
して使用された種々のデータ構造を示す図、 第４図はチャネル・コマンド・ワード及び内部コマンド
・ワードを使用している第１図及び第２図の周辺記憶シ
ステムのオペレーション・モ〜１くを示す図。 第５図はＤＡＳＤのトランク・シリンダ及び回転位置セ
ンス機構を示すデータ記憶配列を示す図、第６図は第５
図のＤＡＳＤを対象として行なわれるデータ転送ロール
・モード・オペレーションの種々のモードを示す図、 第７図は第１図及び第２図の周辺データ記憶システムに
よるページング・パラメータ・セット・コマンドの実行
を示す流れ図、 第８図は第１図及び第２図のデータ記憶システムにおけ
るキャッシュ・ヒツト論理フロー及び読取コマンド実行
のマシン・オペレーションを示す流れ図、 第９図及び第１０図は第１図及び第２図のデータＲ己憶
システムにおけるＤＡＳＤからキャツシコーへのキャッ
シュ記憶順次データの昇格に関連するマシン・オペレー
ションを示す流れ図、第１１図は第６図のオペレーショ
ンの一部分に影響を与えるチェーンされたコマンドを示
す図、第１２図は第１図及び第２図のシステムにおける
ＤＡＳＤのロール・モード・オペレーションを示す流れ
図、 第１３図は第１２図に関連するロール・モード探索ＩＣ
Ｗの実行を示す流れ図、 第１４図は第１２図のオペレーションの機能の１部分を
実現するために変更された探索及びデータ・アクセスＩ
ＣＷを用いて行なわれるマシン・オペレーションを示す
簡略流オし図、 第１５図は第１図及び第２図のデータ記憶システムにお
いて大容量の順次データ・セットについて行なわれるデ
ータ）１格の後処理を示す論理流れ図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーホ１ノージヨン 代理人 弁理士 頓 宮 孝 −（外１名）
ンステム及び本発明の実施に関連し、で使用されるチャ
ネル・コマンド・ワードと内部コマン１−・ワ−１−を
示す図、 第２図は第１図の周辺システ１１を制御するためにプロ
ゲラ１１式ディジタル・プロセッサを使用する本発明の
１実施例を示す論理ブロック図、第３図は第１図及び第
２図の周辺データ記憶システムのオペレーションに関連
して使用された種々のデータ構造を示す図、 第４図はチャネル・コマンド・ワード及び内部コマンド
・ワードを使用している第１図及び第２図の周辺記憶シ
ステムのオペレーション・モ〜１くを示す図。 第５図はＤＡＳＤのトランク・シリンダ及び回転位置セ
ンス機構を示すデータ記憶配列を示す図、第６図は第５
図のＤＡＳＤを対象として行なわれるデータ転送ロール
・モード・オペレーションの種々のモードを示す図、 第７図は第１図及び第２図の周辺データ記憶システムに
よるページング・パラメータ・セット・コマンドの実行
を示す流れ図、 第８図は第１図及び第２図のデータ記憶システムにおけ
るキャッシュ・ヒツト論理フロー及び読取コマンド実行
のマシン・オペレーションを示す流れ図、 第９図及び第１０図は第１図及び第２図のデータＲ己憶
システムにおけるＤＡＳＤからキャツシコーへのキャッ
シュ記憶順次データの昇格に関連するマシン・オペレー
ションを示す流れ図、第１１図は第６図のオペレーショ
ンの一部分に影響を与えるチェーンされたコマンドを示
す図、第１２図は第１図及び第２図のシステムにおける
ＤＡＳＤのロール・モード・オペレーションを示す流れ
図、 第１３図は第１２図に関連するロール・モード探索ＩＣ
Ｗの実行を示す流れ図、 第１４図は第１２図のオペレーションの機能の１部分を
実現するために変更された探索及びデータ・アクセスＩ
ＣＷを用いて行なわれるマシン・オペレーションを示す
簡略流オし図、 第１５図は第１図及び第２図のデータ記憶システムにお
いて大容量の順次データ・セットについて行なわれるデ
ータ）１格の後処理を示す論理流れ図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーホ１ノージヨン 代理人 弁理士 頓 宮 孝 −（外１名）
Claims (1)
- 【特許請求の範囲】 複数の記録表面と、該記録表面の各々に設けられ且つ対
応するシリンダを構成する各トラックを別個に走査する
変換ヘッドと、該変換ヘッドに対する前記トラック上の
記憶データの回転位置を指示する手段とを有するディス
ク記憶装置に記憶された複数のレコードをアクセスする
方法であって、（１）１つの前記シリンダにおける予定
の前記レコードをアクセスするための一連のコマンドを
設定し且つ該コマンドを予定のシーケンスを有するコマ
ンド・チェーンへ編成する段階と、（２） 前記変換
ヘッドによって前記トラック上の現レコードをセンスし
て該変換ヘッドに対する該現レコードの現回転位置を決
定する段階と、（３） 前記現回転位置と前記現レコ
ードの予定位置との比較結果に従って前記コマンド・チ
ェーン中の１つのコマンドを前記予定のシーケンスにお
けるその論理的位置とは関係なく実行すべき最初のコマ
ンドとして選択する段階と、 （４）前記１つのシリンダにおける複数のレコードが前
記記録表面の回転に起因する最小限度の待時間遅延を伴
ってアクセスされるように、前記選択された最初のコマ
ンドから前記コマンド・チェーンの最後のコマンドまで
を実行し、次いで前記コマンド・チェーンの最初のコマ
ンドから前記選択された最初のコマンドの直前にあるコ
マンドまでを実行する段階とから成る、ディスク記憶装
置のアクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/433,599 US4583166A (en) | 1982-10-08 | 1982-10-08 | Roll mode for cached data storage |
| US433599 | 1982-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966755A true JPS5966755A (ja) | 1984-04-16 |
| JPH0532764B2 JPH0532764B2 (ja) | 1993-05-17 |
Family
ID=23720761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123540A Granted JPS5966755A (ja) | 1982-10-08 | 1983-07-08 | 記憶システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4583166A (ja) |
| EP (1) | EP0106212B1 (ja) |
| JP (1) | JPS5966755A (ja) |
| CA (1) | CA1197021A (ja) |
| DE (1) | DE3381419D1 (ja) |
| HK (1) | HK138594A (ja) |
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