JPH0776950B2 - データ処理方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理方法及び装置
に関し、特にＣＰＵ内部メモリと付属する外部記憶サブ
システムとの間のデータ交換におけるパス時間の占有度
を低減する方法及び装置に関し、詳細にはデータのうち
の一部が非連続的なメモリ位置又は記憶装置の位置にあ
る場合のデータ交換に関する。

【０００２】

【従来の技術】以下にＩＢＭシステム／３７０のような
階層的に制御されるコンピユータシステムの中央処理ユ
ニツト（ＣＰＵ）、オペレーテイングシステム（Ｏ
Ｓ）、メモリ及び記憶機構の構成を要約して述べる。そ
のようなシステムでは入出力装置（Ｉ／Ｏ）は中央処理
ユニツト（ＣＰＵ）の内部メモリと外部記憶装置との間
のデータのアクセス及び移動を行わせる「チヤンネル」
と呼ばれる専用仮想機構により管理される。

【０００３】階層システム管理と同様に、このチヤンネ
ルは外部記憶サブシステムに送られ、この外部記憶サブ
システムにより解釈される一連のチヤンネルコマンドに
よつて制御する（米国特許第３７２５８６４号）。デー
タ交換がなされるべきＣＰＵの内部メモリのアドレスは
アドレスワードリスト（チヤンネル指令語（ＣＣＷ）又
はＳ／３７０間接アドレスリストフアシリテイ（Ｉｎｄ
ｉｒｅｃｔ Ａｄｄｒｅｓｓ Ｌｉｓｔ Ｆａｃｉｌｉ
ｔｙ）でなる）により表現される。アクセス及び転送に
関連するリスト処理は時間がかかるものである。

【０００４】コマンドカプセル化（ＩＢＭテクニカルデ
イスクロージヤブリテイン（ＩＢＭＴｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）１８巻３
４３０頁、１９７６年３月及び米国特許第４２６２３３
２号）は外部記憶サブシステムとチヤンネルとの間の付
加的コマンドの交換回数を減らすための１つの方法を提
示しているが、データ転送におけるアドレスのリスト処
理を省略できるものではない。これに関連して、直接ア
クセス型記憶装置（ＤＡＳＤ）アレイ形式の外部記憶サ
ブシステム（米国特許出願第０７／５２８９９９号）及
び並列アクセスは非連続位置からデータを転送するよう
になされているが、そうでない場合には多くのリスト処
理必要条件が生ずる。

【０００５】〔ＣＰＵ及びオペレーテイング条件〕 ＣＰＵすなわちプロセツサは一般に、ローカルオペレー
テイングシステム（ＯＳ）、ＲＡＭ形式の内部記憶装置
と、この内部記憶装置から動作的に形成されるローカル
命令及びデータキヤツシユと、外部記憶装置と、ロツ
ク、キヤツシユ及び記憶資源の管理プログラムとを含
む。ＣＰＵで実行する適用業務（プロセス及びタスク）
はこのオペレーテイングシステム（ＯＳ）により読取り
及び書込み動作を発生する。一方、読取り及び書込み動
作はデータキヤツシユに常駐するデータ（ページ、レコ
ード、フアイル）又は外部記憶装置からデータキヤツシ
ユに再構成されたデータへの登録簿でロツク可能なアク
セスパスを作るためにデータキヤツシユ及びロツク資源
管理プログラムを利用する。

【０００６】〔直接アクセス型記憶装置形式の内部及び
外部記憶装置〕 多くのコンピユータシステムは物理的な記憶サブシステ
ムを多数の処理態様に対して割り当てている。例えば直
接アクセス型記憶装置（ＤＡＳＤ）及びテープは共用ア
クセス周辺入出力装置として扱われ、非同期パスによつ
てアクセスされる。また例えばＲＡＭ及びキヤツシユは
システムハードウエアにより直接に処理され、内部記憶
装置の一部として同期パスを介してアクセスされる。

【０００７】「内部記憶装置」又は「システム記憶装
置」は、１回の読取り又は書込み時の転送についてラン
ダムにアドレス可能な記憶装置の部分をいう。ＩＢＭシ
ステムでは内部記憶装置は拡張（「拡張記憶装置」）を
除きバイトアドレス可能型である。拡張記憶装置はブロ
ツク又はページアドレス不可能型（４０９６バイト／ペ
ージ）でランダムアクセスされる。いくつかの技術のう
ちの１つとして、拡張記憶装置はＬＲＵリアルメモリ型
ページング記憶装置として管理し得る。データサイズ又
はフレームの単位は任意に選択できる。「外部記憶装
置」はランダムアクセス不可能型であつて直接アクセス
型記憶装置のように直接アクセスしなければならない記
憶装置の部分をいう。本発明の実施例においては、直接
アクセス型記憶装置は読取り及び書込みヘツドにより直
接アクセスできる定速回転磁気デイスク装置を用いる。
磁気デイスク媒体は回転するから各データをアクセスす
るにはデイスク上の同心トラツクについてスペース及び
時間について可動読取り及び書込みヘツドを位置決めし
なければならない。このデイスクを周期的トラツク記録
媒体と呼ぶ。

【０００８】〔仮想入出力機構として構成されたチヤン
ネルによるＣＰＵ及び外部記憶装置間の通信〕 マルチプログラミングの特徴の１つは、ＣＰＵが入出力
タスクに他の作業を入れ込む機会があることである。そ
れについて、ＩＢＭシステム３６０アーキテクチヤはＣ
ＰＵの内部メモリと、関連する外部記憶装置又は他の装
置との間において、物理的な接続パスを介してデータを
アクセス及び交換するために用いる仮想機構を導入して
いる。この仮想機構は制御及びデータ交換に関連するソ
フトウエア手続の集合として形成される。これは資源を
ＣＰＵに割当てると共に、資源に対する参照処理を制御
する機能を有する。

【０００９】この仮想機構は高レベルなオペレーテイン
グシステムのコマンド（「ＧＥＴ」、「ＰＵＴ」）によ
り呼び出される。「ＳＴＡＲＴ Ｉ／Ｏ」コマンドによ
つてＣＰＵから仮想機構（チヤンネルと呼ばれる）に対
する制御が行われ、また命令はこのチヤンネルの保護に
基づいて入出力タスクが完了するか、保留されるか又は
アボートされるまで実行される。一方このチヤンネルは
一連の下位レベルのコマンド（チヤンネル指令語（ＣＣ
Ｗ））を関連する入出力コントローラに送つて準備
（「ＳＥＥＫ」、「ＳＥＴ ＳＥＣＴＯＲ」、「ＳＴＡ
ＴＵＳ」）又は実行（「ＲＥＡＤ」、「ＷＲＩＴＥ」）
を行わせる。「ＳＥＥＫ」及び「ＳＥＴ ＳＥＣＴＯ
Ｒ」のような直接アクセス型記憶装置の入出力アクセス
に関連する多くのチヤンネル指令語には、データ転送が
含まないことは早くから認められていた。しかしなが
ら、論理チヤンネルは、予約されるか、又はアクセスチ
ヤンネルのソフトウエアタスクに結合される。確実に、
データの交換準備が完了するまでＣＰＵを切離し、やが
て非データコマンドが完了した後に再び接続させる。

【００１０】１つ以上の直接アクセス型記憶装置に対し
てデータが入出力する際のデータの動きはストリーム状
であるから、外部記憶装置とＣＰＵ内部メモリの専用部
分との間の実際のデータ交換は必然的に同期する。これ
は交換パスにおいて比較的限られた容量のＲＡＭバツフ
アリングや、「ＲＥＡＤ ＣＣＷ」の実行における内部
メモリ又は「ＷＲＩＴＥ ＣＣＷ」に関連する直接アク
セス型記憶装置において、オーバフロー及びアンダーフ
ローが発生することを回避する。

【００１１】〔米国特許第３７２５８６４号〕 この技術は、チヤンネルと、一方の側で非同期関係をも
つてチヤンネルと通信する入出力制御ユニツト（ＩＯＣ
Ｕ）と、他方の側において選択された直接アクセス型記
憶装置とを含む物理的なパス接続を開示している。ＣＰ
Ｕのオペレーテイングシステムは「ＳＴＡＲＴ Ｉ／
Ｏ」命令により転送を開始する。これにより制御が一連
のチヤンネル指令語（ＣＣＷ）に移される。一連のチヤ
ンネル指令語が他方においてＣＰＵからこのチヤンネル
を介して入出力制御ユニツト（ＩＯＣＵ）に送られて記
憶装置、すなわち直接アクセス型記憶装置を選択しアク
セスすることにより、インターフエイスを介してデータ
の移動を行わせる。これに関連して入出力制御ユニツト
（ＩＯＣＵ）がチヤンネル指令語（ＣＣＷ）を解釈して
それに従つて応答する。

【００１２】この技術に示されるように、このアーキテ
クチヤを用いるＣＰＵは与えられたチヤンネルプログラ
ムについて専用パスを介してのみ直接アクセス型記憶装
置に接続することができる。他のパスを介して切離し及
び再接続をするためには新しい「ＳＴＡＲＴ Ｉ／Ｏ」
動作の実行を必要とする。この結果、ＣＰＵレベルでの
パスの選択に、各「ＳＴＡＲＴ Ｉ／Ｏ」動作のための
ＣＰＵ処理時間のかなりの部分が使用される。従来技術
における単一パスの接続は単一のトランザクシヨンにつ
いて充分であることは先に述べた。

【００１３】〔システム３７０及び外部記憶装置とのデ
ータ交換におけるチヤンネル及び内部メモリの使用〕 広義には転送されるべきデータとＣＰＵ内部メモリのア
ドレスとを対応させるためのＩＢＭ Ｓ／３７０型マシ
ンには２つの機構が用いられる。これらはＩＢＭシステ
ム／３７０間接アドレスリスト（ＩＤＡＬ）フアシリテ
イについて述べたように、チヤンネル指令語（ＣＣＷ）
における「ＤＡＴＡ ＡＤＤＲＥＳＳ＋ＣＯＵＮＴ」
と、間接アドレス語（ＩＤＡＷ）における「ＤＡＴＡ
ＡＤＤＲＥＳＳ＋ＩＭＰＬＩＥＤ ＣＯＵＮＴ ＢＯＵ
ＮＤＡＲＹ」である。後者の場合には、Ｓ／３７０間接
アドレスリストフアシリテイがチヤンネル指令語におい
てフアイルされたデータアドレスからではなく、固定ル
ール（２０４８データバイトごとの）に従つてアドレス
リストから内部メモリアドレスを発生する。チヤンネル
指令語については、予定の均一なサイズ（４Ｋバイト）
のページ又はブロツクに分割された大きいデータセグメ
ント（１０００Ｋバイト）を転送するために、「５００
＋」のチエイン又はリストが必要である。

【００１４】〔ＩＢＭテクニカルデイスクロージヤブリ
テイン及び米国特許第４２６２３３２号〕 ＩＢＭテクニカルデイスクロージヤブリテイン（ＩＢＭ
ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕｌｌ
ｅｔｉｎ）１８巻３４３０頁、１９７６年３月及び米国
特許第４２６２３３２号は、ＣＰＵ及びサブシステム間
のコマンドメツセージのカプセル化に関する技術を開示
している。

【００１５】前者は第２の直接アクセス型記憶装置によ
る遠隔受信及び実行のための多機能コマンドの単一メツ
セージへのカプセル化を提示している。また後者は固定
ブロツク形式（ＦＢＡ）で記録された直接アクセス型記
憶装置データへのアクセスを制御するためにＣＰＵによ
り出される一対の逐次コマンドの使用を提示している。
第１コマンドはＣＰＵにアクセス可能な直接アクセス型
記憶装置スペースの境界を特定し、第２コマンドは動作
及びアドレスを特定する。記憶装置、すなわち直接アク
セス型記憶装置上の上記記憶境界の外側をアクセスする
には、当該シリーズとなつたコマンドをＣＰＵにおいて
再スタートさせる必要がある。

【００１６】〔非連続データのアレイ及び他のソース〕 本発明においては「アレイ」は２つの意味を有する。第
１に、インデクス付のロー（行）及びコラム（列）フオ
ーマツトとされたデータの形式である。第２に、並列動
作が可能な外部記憶装置内のＮ個の直接アクセス型記憶
装置の同期配列の形式を示す。ＣＰＵの内部メモリと直
接アクセス型記憶装置アレイとの間でデータアレイを転
送するときにはこのアレイの「形状」又は「ストライ
ド」を保存することが望ましい。これはロー（行）又は
コラム（列）順序データアレイにおける次のロー（行）
又はコラム（列）をマツピングすべきアドレスインター
バルが保存されることを意味する。

【００１７】米国特許出願第０７／５２８９９９号（出
願日１９９０年５月２４日）にはＮ個の直接アクセス型
記憶装置アレイ形式の外部記憶装置に分配されて記憶さ
れるＫＮ個の逐次配列のブロツクを有する少くとも１つ
の論理トラツクのＣＰＵによる読取り及び書込みアクセ
スに関するデータ速度及び同期を調整する方法が提示さ
れている。これに関連して、各直接アクセス型記憶装置
の物理的なトラツクはＫ個のブロツクの記憶容量を有す
る。また、Ｎ個の直接アクセス型記憶装置アレイはそれ
ら直接アクセス型記憶装置の選択可能なものへの同期ア
クセスを確実にするための制御手段を含む。

【００１８】この方法は（ａ）ＭをＫ以下としてロー
（行）順序ＫモジユロＭ及びコラム（列）順序Ｋモジユ
ロＭＮのアレイのＮ個の直接アクセス型記憶装置のＮ個
のトラツクにＫＮ個のブロツクをフオーマツト化するス
テツプと、（ｂ）（Ｎ−ｂ）組の直接アクセス型記憶装
置が他のアクセス要求に結合するために同時に使用可能
となるように各アクセスが一時にｂ個のブロツクとｂ個
の対応する直接アクセス型記憶装置の同期データ交換を
含むようにそのアレイを介して大きいアクセス要求及び
小さいアクセス要求を実行するステツプとを含む。Ｍは
データ速度及び周期をバランスさせるために用いられる
パラメータである。

【００１９】

【発明が解決しようとする課題】従つて本発明の目的は
チヤンネル及び直接アクセス型記憶装置コントローラを
間に含むパスを介してＣＰＵの内部メモリ及び外部記憶
装置間のデータ転送におけるＣＰＵ及びパスの時間占有
度を低減させる方法及び装置を提供することである。こ
れに関連する目的は、そのような方法及び装置におい
て、ＣＰＵの内部メモリと、直接アクセス型記憶装置、
直接アクセス型記憶装置ストリング、直接アクセス型記
憶装置アレイ、テープ等から選ばれた外部記憶装置との
間の転送を同期させるようにすることである。

【００２０】さらに他の目的はそのような方法及び装置
において、ＣＰＵ内部メモリとＮ個のＤＡＳＤのアレイ
からなる外部記憶装置との間でデータアレイのロー
（行）及びコラム（列）の転送を行うアドレスインター
バルを保存するようにすることである。

【００２１】

【課題を解決するための手段】かかる課題を達成するた
め本発明においては、内部メモリアドレスの計算を特定
するルールがデータと共に「チヤンネル」である仮想入
出力機構に分配されるようになされた外部記憶サブシス
テムをアクセスするためのＣＰＵを利用する方法及び装
置により実現される。内部メモリアドレスはこのチヤン
ネルの計算ルールにより決定される。これにより、内部
メモリアドレスと外部記憶装置との間で転送されるデー
タの形式が一定に維持され、また従来の転送に関連する
アドレスリスト管理に必要な時間及び占有度は不要とな
る。

【００２２】詳細に述べると、本発明方法は、（ａ）Ｃ
ＰＵからチヤンネルにチヤンネル指令語（ＣＣＷ）のコ
マンド列のうちの少くとも１つのコマンドに従つて１つ
以上の主メモリアドレス計算を特定する少くとも１つの
ルールを転送するステツプと、（ｂ）このルールに応じ
てそのチヤンネルによりアドレス引き数を発生し、そし
てこのチヤンネル指令語（ＣＣＷ）列内の任意のアクセ
スコマンドに応じて、上記発生されたアドレス引き数に
より特定されるメインメモリ位置で転送された任意のデ
ータにアクセスさせるステツプとを含む。

【００２３】

【作用】記憶システムアドレスの計算を定義するルール
をデータと共にサブシステムに分配し、サブシステムが
当該ルール及び記憶装置のアクセスを解釈する。この結
果、従来の場合のようにＣＰＵアドレスリストを作らず
に、直接アクセス型記憶装置（ＤＡＳＤ）アレイコンテ
キストにおける局所記憶アドレス演算をすることができ
ることにより、ＣＰＵの内部メモリ及び外部記憶装置間
のデータ転送についてのＣＰＵ及びパスの時間占有度を
一段と低減させることができる。

【００２４】

【実施例】〔本発明方法を実行するためのホストＣＰＵ
環境〕 本発明はＩＢＭ ＭＶＳオペレーテイングシステムを有
するＩＢＭ／３６０又はＩＢＭ／３７０構成のＣＰＵの
ような汎用コンピユータにおいて実施し得る。ＩＢＭ／
３６０構成のＣＰＵは米国特許第３４００３７１号に詳
細に示されている。ＭＶＳオペレーテイングシステムは
ＩＢＭ ＧＣ２８−１１５０、ｖｏｌ．１に示されてい
る。標準ＭＶＳ又はロツク管理、割込み又はモニタによ
るサブシステムの発動、並びにタスクの配置及び待機の
ような他のオペレーテイングシステムサービスの詳細な
説明は省略する。これらオペレーテイングシステムのサ
ービスは当業者には周知である。

【００２５】〔ＣＰＵ、チヤンネル、及び外部記憶サブ
システムアーキテクチヤ〕 図１はパス１９を介して外部記憶装置２に接続する階層
型中央処理ユニツト（ＣＰＵ）１を示す。ＣＰＵ１はバ
イトアドレス型ＲＡＭ内部メモリ９及びページ又はブロ
ツクアドレス型ＲＡＭ拡張記憶装置１１を含む。内部メ
モリ９はプログラム及びデータキヤツシユ（図示せず）
を含む。通常、適用業務（アプリケーシヨン）及びオペ
レーテイングシステムのソフトウエアすなわちホストプ
ログラム３を実行する部分は内部メモリ９内に常駐して
いる。ＣＰＵ１の演算実行用プログラムプロセツサ５及
びチヤンネルプロセツサ７はパス１３及び１７を介して
内部メモリ９に接続されている。チヤンネルプロセツサ
７は、入出力専用のプロセツサとして、全体的に又は部
分的に、実入出力機構又は仮想入出力機構として使用さ
れる。チヤンネルプロセツサ７はパス１９を介して外部
記憶装置２と通信する。ここでパス１９は入出力制御ユ
ニツト（ＩＯＣＵ）２１に接続されるデータライン及び
制御ラインを含む。制御及びデータパスを一体とするシ
リアルリンクのような他の等価的なパス形式のものを利
用しても良い。

【００２６】外部記憶装置２は、例えば米国特許第３７
２５８６４号、第３３３６５８２号、第３５６４５０２
号及び第４２０７６０９号に示されるようなバツフア記
憶装置型コントローラを有する少なくとも１つのパスに
より要求／応答インタフエースを介してチヤンネルプロ
セツサ７に接続する従来の選択形式の直接アクセス型記
憶装置ストリングを含むことができる。又はこの外部記
憶装置２は直接アクセス型記憶装置アレイでも良い。こ
の場合、入出力制御ユニツト２１が第１の形式の直接ア
クセス型記憶装置２７、２９、３１、３３及び３５を、
制御及びアドレスパス２３を介して直接に制御し、また
パス２５、キヤツシユバツフア３７並びにアドレス制御
パス３９及びデータパス４１を介して間接的に制御す
る。この実施例の場合、ＣＰＵ内部メモリ及び外部記憶
装置間のデータマツピングは前記Ｍｅｎｏｎの米国特許
出願に開示されている第２の形式の直接アクセス型記憶
装置アレイ形式のものを用いる。

【００２７】〔外部記憶装置としての第２の形式の直接
アクセス型記憶装置アレイ〕 この実施例の場合、「第１の形式の直接アクセス型記憶
装置アレイ」は選択的に並列にアクセスされる（すなわ
ち同時かつ同じ方法でアクセスされる）同期型直接アク
セス型記憶装置の構成を有する。同期動作をする際、第
１の形式の直接アクセス型記憶装置は同じ回転速度で回
転し、同一の角度オフセツトを有し、同時に同じ方法で
アクセスされる必要がある。さらに論理的又は物理的記
憶装置としてのアレイのフオーマツト及びその後の読取
り及び書込みアクセスは、ロー（行）又はコラム（列）
方向の連続する位置における値をコピー又は挿入するこ
とにより行われる。ここでこの動作がコラム（列）方向
に行われるとき、「コラム順序」と呼ぶ。同様にロー
（行）方向で行われるとき、「ロー順序」と呼ぶ。次
に、マツピングは「論理アレイ」から物理的記憶装置
（すなわち直接アクセス型記憶装置を一組にまとめたグ
ループ）へと行われる。

【００２８】このアレイ内のブロツクについてインデク
スを付した位置は「閉整数周期（ｃｌｏｓｅｄ ｉｎｔ
ｅｇｅｒ ｉｎｔｅｒｖａｌ）」の位置にマツプピング
することができる。ここで、「閉整数周期」はその期間
に亘つてインデクス変数がエンドポイントを含むすべて
の「整数周期値」となるようなインターバルである。
「第２の形式の直接アクセス型記憶装置アレイ」はイリ
ノイ州シカゴでのＡＣＭ ＳＩＧＭＯＤコンフアレン
ス、１９８８年６月１〜３日、の「ア・ケース・フオー
・リダンダント・アレイ・オブ・インエキスペンシブ・
デイスク（Ａ Ｃａｓｅ ｆｏｒ Ｒｅｄｕｎｄａｎｔ
Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉ
ｓｋｓ）（ＲＡＩＤ）」として説明されており、かつ前
記Ｍｅｎｏｎ出願において変形例として示されているレ
ベル４及び５のアレイのバージヨンである。この点に関
連して、タイプ２形式のアレイは読取り及び書込みアク
セスが小さい点において一段と性能が改善されている。
このことはコラム方向に沿つてブロツクを記憶すること
によつて実現され、その結果、第１番目のタイムスロツ
ト（直接アクセス型記憶装置セクタ１）のタイミングに
おいてブロツク１〜Ｎがそれぞれ直接アクセス型記憶装
置１〜Ｎに記憶され、第２番目のタイムスロツト（直接
アクセス型記憶装置セクタ２）のタイミングにおいてブ
ロツクＮ＋１〜２Ｎが記憶され、以下同様にして記憶さ
れる。第Ｋ番目のタイムスロツト（直接アクセス型記憶
装置セクタＫ）のタイミングではブロツク（Ｋ−１）
（Ｎ＋１）〜ＫＮが対応する装置に記憶される。

【００２９】コラムトラツクレイアウトに加えて、上述
のＡＣＭ ＳＩＧＭＯＤコンフアレンスの文献の場合の
レベル４のバージヨンは、直接アクセス型記憶装置を個
別にアクセスすることができる。これは、一部の直接ア
クセス型記憶装置を占有することによつて小さい転送を
なし得るのに対してＮ個の装置を同期してアクセスする
ことにより大きな転送をなし得ることを意味している。

【００３０】図４に示すように、ＣＰＵ１において実行
される適用業務から考えると、アクセス及びアドレスの
問題は、Ｎ個の直接アクセス型記憶装置に亘たる物理的
トラツクについてのＫ個のブロツクに対して、任意の論
理トラツクについてのＮＫ個のブロツクをマツピングす
ることを意味する。１つの物理的トラツクのＫ個のブロ
ツク内容は、例えば直接アクセス型記憶装置デイスク１
回転分の時間ラインにマツピングすることができる。ｉ
番目の直接アクセス型記憶装置については、その時間ラ
イン又はそれに対応するトラツク上の各ブロツク位置の
内容は、ｉ番目の行（ロー）についてＫ個の列（コラ
ム）入力を構成する。同様にｊ番目の時間ラインセグメ
ント又はＮ個の直接アクセス型記憶装置のそれぞれから
対応するデイスク上の物理的トラツクに沿つた角度位置
については、Ｎ個の直接アクセス型記憶装置についてこ
のセクタを占めるＮ個のブロツクの内容がｊ番目の列
（コラム）のＮ個の行（ロー）入力を構成する。

【００３１】ＣＰＵから見た性能から考えると、このア
レイは１個の直接アクセス型記憶装置のデータ速度のＮ
−１倍の速度でデータを与え、また本来の装置の容量の
Ｎ−１倍の容量を有する１個の論理的記憶装置として作
用する。この実施例の場合、論理トラツク当りＮＫ個の
ブロツクを有するものについて、Ｋ個のブロツクが予定
数の（Ｎ−１）Ｋ個のデータブロツク又はパリテイに与
えられる。アレイ内の直接アクセス型記憶装置に固有の
冗長度は１個の直接アクセス型記憶装置のＭＢＴＦイン
ターバルより長いインターバル（故障間の平均時間）に
亘つて低下したモードであつても論理的記憶手段を可動
作状態に維持させる。以下にチヤンネル及び外部記憶装
置間のデータ変換プロトコルを概説する。

【００３２】〔スタート入出力動作及びチヤンネル指令
語シーケンスに対する制御の転送動作〕 ＩＢＭシステム３６０又は３７０型のＣＰＵにおける直
接アクセス型記憶装置に対するＣＰＵの関係は、そのＣ
ＰＵ１が「ＳＴＡＲＴ Ｉ／Ｏ」命令を呼び出すときに
開始する。この命令はＣＰＵ１及びアドレスされた直接
アクセス型記憶装置間を接続して直接アクセス型記憶装
置でのチヤンネルプログラムを実行させるように作用す
る。「ＳＴＡＲＴ Ｉ／Ｏ」命令の呼出しにより制御は
一連のチヤンネル指令語列に移される。このチヤンネル
指令語（ＣＣＷ）列又はチエインはチヤンネルパス１９
を介して入出力制御ユニツト２１に送られて当該直接ア
クセス型記憶装置サブセツト２７〜３５を選択してアク
セスすると共に、各インタフエースを介してデータを移
動させる。前述のように各チヤンネルプログラムはＣＰ
Ｕメインメモリに常駐する動作の逐次リストからなる。
従来技術では、移動又は転送されるべきデータの位置を
特定するためにチヤンネル指令語形式のデータアドレス
の連鎖リストが用いられていた。

【００３３】チヤンネル指令語からのコマンドの入出力
制御ユニツト２１への伝送と、そこでの実行はＣＰＵ１
及び入出力制御ユニツト２１間の初期接続が行われた時
だけ実行される。チヤンネルプログラム内の各動作（チ
ヤンネル指令語の）について、活性化されている間入出
力制御ユニツト又は直接アクセス型記憶装置レベルにお
いて１つ又は複数の対応動作が必要とされる。勿論、こ
のリスト又はチヤンネル指令語シーケンスを不連続に実
行（セグメント化）しても良い。

【００３４】〔データ転送用活性化接続及び直接アクセ
ス型記憶装置制御用チヤンネル指令語の切離しモード〕 図１において、チヤンネルプロセツサ７、入出力制御ユ
ニツト２１及び直接アクセス型記憶装置サブセツト２７
〜３５間の活性化接続は次のように実行される。第１の
活性化接続は初期選択シーケンスと呼ばれる。このシー
ケンスは「ＣＰＵ ＳＴＡＲＴ Ｉ／Ｏ」動作で呼び出
され、直接アクセス型記憶装置アドレス（仮想的又は実
際的）及び直接アクセス型記憶装置の状態（使用準備状
態又は使用状態）の観点から、電気的及び論理的に初期
パスが設定される。その後１６段階の活性化接続がチヤ
ンネル指令語コマンド転送時及び実行時に実行される。
「ＳＥＥＫ」のような制御チヤンネル指令語は直接アク
セス型記憶装置における物理的位置決め又は活性化動作
を必要とする。入出力制御ユニツトは制御用チヤンネル
指令語の入力に応じて切離しモードでチヤンネル指令語
を実行し得る。これは、入出力制御ユニツトが指示され
た動作を実行する間にチヤンネルから離れることを意味
する。入出力制御ユニツトは当該チヤンネルに再び接続
するまでそれ以上のチヤンネル活性化動作を必要としな
い。

【００３５】前述の文献で示されるように、代表的なＩ
ＢＭ３７０システムでは入出力制御ユニツトが「ＳＥＥ
Ｋ ＣＣＷ」及びパラメータ（目標アドレス）を受けた
後に、１０〔ｍｓｅｃ〕以上の間切り離される。１０
〔ｍｓｅｃ〕は問題のシリンダのトラツクに入るために
直接アクセス型記憶装置のアクセスアームを送り出すの
に必要な平均時間である。この「デツド時間」の間、当
該チヤンネルと入出力制御ユニツトとは共に他の接続を
作ることができる。切離しモードとは異なり、「ＲＥＡ
Ｄ ＣＣＷ」又は「ＷＲＩＴＥ ＣＣＷ」のようなチヤ
ンネル及び直接アクセス型記憶装置間のデータの動き又
は転送を含むチヤンネル指令語は、入出力制御ユニツト
がデータ転送のために当該チヤンネルに接続されたまま
であることを必要とする。

【００３６】〔非連続データ〕 図２は直接アクセス型記憶装置（ＤＡＳＤ）トラツク上
の内部メモリ位置におけるデータページ又はブロツクの
記憶を示す。各ページ、レコード及びブロツクは直接ア
クセス型記憶装置（外部記憶装置）にその記述子に続い
て記憶される。しかしながら、ＣＰＵの内部メモリ９で
はこの記述子は非連続的に記憶される。これは割当て、
回復、安全及び老化等についてのデータのシステム管理
記憶を容易にする。

【００３７】図３は形状又はストライドが保存される直
接アクセス型記憶装置（ＤＡＳＤ）及び内部メモリに記
憶されているものと同様に数値的な計算に使用されるデ
ータブロツクを示す。すなわち連続するアレイデータ値
は図４に示すようにＮ個のブロツクが一時にロー順序直
接アクセス型記憶装置アレイから読出される場合には内
部メモリに連続的に記憶されない。

【００３８】〔ルール及び転送アドレス制御ワード〕 「ルール」の語は計算方向又はアクセスステツプを意味
する。本発明の場合、ルールは、チヤンネルにより処理
されると共に、図２に示すように、データ転送を、内部
メモリアドレスＡに対するページの転送又は内部メモリ
アドレスＢに対する記述子の転送間を交互に入れ換える
ように指令する。ルールは、図６に示すように、転送ア
ドレス制御ワード（ＴＡＣＷ）のリストにより当該チヤ
ンネルに対して特定される。このリストは転送アドレス
制御ワードの数と、リストの総合転送長と、転送アドレ
ス制御ワードの記述された数とを識別する見出し部から
スタートする。各転送アドレス制御ワードはデータ転送
用メモリアドレスと、転送カウントと、転送後のメモリ
アドレスの仕様と、処理のための当該チヤンネルの次の
転送アドレス制御ワードのインデクスとを含む。次の転
送アドレス制御ワードへのインデクスは図６には示さな
いが明らかである。すなわちこの「次の転送アドレス制
御ワード」は逐次リストの部分であるから明らかであ
る。続いて、転送アドレス制御ワード自体が繰り返し頂
部から底部に向う順序以外の順序で実行される場合は、
「次の転送アドレス制御ワードインデクス」が有効にな
る。

【００３９】〔内部メモリのルール制御アクセスを用い
た動作〕 この動作の段階は次の通りである。 （１）オペレーテイングシステムによりＣＰＵについて
実行する適用業務はチヤンネルプロセツサ７に直接アク
セス型記憶装置アレイ用の入出力制御ユニツト２１を選
択させて例えばメガバイトのデータをそのアレイから内
部メモリに読み込ませるように命令するのに適した転送
アドレス制御ワード（ＴＡＣＷ）を内部メモリ９に記憶
させることによりチヤンネルプロセツサ７に対する要求
を用意する。

【００４０】（２）チヤンネルプロセツサ７に対するこ
の入出力要求の部分として、この実施例の方法は４個の
転送アドレス制御ワードのリストを作ることにより、チ
ヤンネルに対するメモリアドレスの「ストライド」を特
定する。図示の例ではＫ＝６４、Ｎ＝４すなわち同期し
た４個の直接アクセス型記憶装置、すなわち直接アクセ
ス型記憶装置２７〜３５を想定している。

【００４１】（３）この方法はプログラムプロセツサ５
上の入出力命令により、要求された入出力動作を行うよ
うにチヤンネルプロセツサ７に信号させる。そのパラメ
ータは上記ステツプ（１）及び（２）の動作によつてメ
モリに記憶されたものである。 （４）チヤンネルプロセツサ７は入出力制御ユニツト２
１を選択して図５に示すように入出力制御ユニツトに２
５６個の４０９６バイト分のデータブロツクの転送を命
令するＳ／３７０仕様により、入出力要求の部分に通
す。この例では、そのようにアドレスされた第１のブロ
ツクは直接アクセス型記憶装置の与えられたトラツクに
初めにレコードされた４０９６バイト分のブロツクであ
る。

【００４２】（５）入出力制御ユニツトは直接アクセス
型記憶装置２７〜３５に、第１レコードが見出されるト
ラツクの先頭に位置決めすると共に、データブロツクを
入出力制御ユニツトのキヤツシユバツフア３７に移すよ
うに命令する。 （６）その後、直接アクセス型記憶装置は位置決めされ
てそれらの転送を開始する。回転することによりインデ
クスが同期した４個の直接アクセス型記憶装置は選択さ
れたトラツク（ブロツク番号１、Ｋ＋１（すなわち６
５）、２Ｋ＋１（すなわち１２９）及びＫ＋１（すなわ
ち１９３））にレコードされた第１ブロツクを、入出力
制御ユニツトキヤツシユバツフア３７に同時に転送す
る。

【００４３】（７）入出力制御ユニツトはこれら４個の
データブロツクをステツプ（６）において与えられる順
序に従つてチヤンネルプロセツサ７に転送する。 （８）チヤンネルプロセツサ７はリスト（４個の転送ア
ドレス制御ワード）のうち第１の転送アドレス制御ワー
ドを解釈してパス１９、１７を介して入出力制御ユニツ
ト２１から入るデータを記憶するための内部メモリ９の
アドレスを決定する。チヤンネルプロセツサ７はアドレ
スＡに第１バイトを記憶し、次の４０９５バイト分につ
いても記憶動作する。内部メモリ９に記憶されるそれぞ
れのバイトについてメモリアドレスＡを１だけ増加し、
その転送アドレス制御ワードからの転送カウントを１だ
け減算する。これはデータがチヤンネルを通路として利
用して通過しつつあるときにはチヤンネルプロセツサを
必ずしも通る必要がない場合である。直接アクセス型記
憶装置から内部メモリへのパスは１度作られるとデータ
ストリームの転送をできるだけ同期して近い状態に支持
する。

【００４４】（９）４０９６番目のバイトが記憶された
後に、このチヤンネルはこの転送アドレス制御ワードの
カウントが０になつたことを認識し、転送アドレス制御
ワードのメモリアドレスを４０９６だけ増加させて入出
力制御ユニツトからの次のデータバイトの記憶のための
メモリアドレスを得るべく次の転送アドレス制御ワード
をアクセスする。 （１０）このチヤンネルは次の（第２の）転送アドレス
制御ワード内のメモリアドレスＡ＋（４０９６×６４）
を用いて、データブロツク６５（２５６個のブロツクの
転送シーケンス内の）の第１バイトである入出力制御ユ
ニツトからのデータの次のバイト、バイト４０９７を記
憶する。入出力制御ユニツトからデータバイトが入る
と、チヤンネルはステツプ（８）について上述したよう
に次の４０９５個のバイトの記憶を行う。

【００４５】（１１）このチヤンネルは第３及び第４の
転送アドレス制御ワードについてステツプ（８）及び
（９）を実行してメモリにレコード６５、１２９、１９
３を記憶する。 （１２）直接アクセス型記憶装置２７〜３５はそのトラ
ツク上のそれぞれの次のデータの入出力制御ユニツトバ
ツフアへの転送を続け、この入出力制御ユニツトはそれ
らデータブロツクをシーケンス２、Ｋ＋２（すなわち６
６）、２Ｋ＋２（すなわち１３０）、３Ｋ＋２（すなわ
ち１９４）、３などでチヤンネルに転送する。

【００４６】（１３）チヤンネルはステツプ（８）〜
（１１）について上述したように、４個の転送アドレス
制御ワードのそれぞれの更新された内部メモリアドレス
を用いて、ステツプ（１２）の４個のデータブロツクを
表わす入出力制御ユニツトからの１６３８４個のデータ
バイトを記憶する。 （１４）チヤンネルプロセツサ７は次の１６３８４バイ
ト群ごとに、それぞれ４０９６個のバイトについてのメ
モリアドレスを与える４個の転送アドレス制御ワードか
らのアドレスシーケンスを用いてそれらをメモリに記憶
し続ける。このシーケンスはプログラムにより要求され
た１０４８５７６個のバイトがメモリに記憶されるま
で、又は何らかの例外的条件がこのチヤンネル動作を早
めに終了させるまで続く。

【００４７】〔拡張〕 他の例として、ステツプ（２）において、（ａ）メモリ
アドレス（Ａ）、（ｂ）ブロツク（Ｃ、４９６）、
（ｃ）ストライド（Ｋ、６４）及び（ｄ）サイクル
（Ｎ、４）の値を含む１つの構成が特定されるとする。
この例はステツプ（７）で上述したようにして実行され
る。入出力制御ユニツトからの第１データバイトの受け
入れによりチヤンネルは次のステツプを通つて動作す
る。 （８′）チヤンネルがアドレスＡで開始する４０９６
（Ｃ）バイトを記憶する。 （９′）４０９６（Ｃ）バイトの記憶後にチヤンネルは
そのメモリアドレスをカウント（４０９６）のストライ
ド（４）倍だけ増加し、そして入出力制御ユニツトから
の次の４０９６（Ｃ）バイトを記憶する。

【００４８】（１０′）ステツプ（８）及び（９）をＮ
回実行した後に、チヤンネルはアドレスＡをそれが処理
した１６３８４（Ｎ×Ｃ）バイトだけ増加し、また入出
力制御ユニツトからの次のデータの１６３８４バイトに
ついてステツプ（８）及び（９）を４回繰り返し、この
動作をプログラムにより要求された１０４８５７６バイ
トがメモリに記憶されるまで又は何らかの例外条件によ
りチヤンネル動作が早目に終了するまで続ける。

【００４９】

【発明の効果】上述のように本発明によれば、記憶シス
テムのアドレスの計算を定義するルールをデータと共
に、サブシステムに分配すると共に、当該サブシステム
において局所記憶アドレス演算をするようにしたことに
より、データを転送する際のＣＰＵ及びパスの時間占有
度を一段と小さくすることができる。

【図面の簡単な説明】

【図１】本発明を実施するために用いる階層ＣＰＵ、チ
ヤンネル及び外部記憶アーキテクチヤを示すブロツク図
である。

【図２】記憶装置のシステム管理を容易にするように、
ページ／ブロツク制御情報から分離したデータページ又
はブロツクについて、直接アクセス型記憶装置及び内部
メモリ位置における記憶を示す略線図である。

【図３】形状又はストライドを保存する直接アクセス型
記憶装置及び内部メモリ内に記憶する際の数値演算に用
いられるデータブロツクを示す略線図である。

【図４】Ｎ個の直接アクセス型記憶装置の第２の形式の
アレイのロー（行）トラツクレイアウトにマツピングさ
れたＮＫブロツク論理トラツクのマツピング態様を示す
略線図である。

【図５】従来のアドレスのチヤンネル指令語列を示す略
線図である。

【図６】ＣＰＵの内部メモリ及び外部記憶装置間のデー
タ交換に用いられる連続内部メモリアドレスの決定のた
めの計算ルールを具体化するための転送アドレス制御ワ
ード（ＴＡＣＷ）についての代表的フオーマツトを示す
略線図である。

【符号の説明】

１……ＣＰＵ、２……外部記憶装置、３……オペレーテ
イングシステムホストプログラム、５……プログラムプ
ロセツサ、７……チヤンネルプロセツサ、９……内部メ
モリ、１１……拡張記憶装置、２１……入出力制御ユニ
ツト、２７〜３５……直接アクセス型記憶装置、３７…
…キヤツシユバツフア。

Claims (5)

【特許請求の範囲】
1. 【請求項１】チヤンネル及びデバイスコントローラを含
   むパスを通じてＣＰＵの内部メモリ及び周期的に動作す
   る記憶装置間にデータを転送するようになされ、上記Ｃ
   ＰＵは転送を開始させるオペレーテイングシステムを含
   むことによりコマンド列に制御を委せるようになされ、
   上記コマンド列は上記チヤンネル及び上記デバイスコン
   トローラ転送された後実行されかつ上記記憶装置を選択
   してアクセスすることによつてデータの転送を実行させ
   るコマンドを含むようになされ、上記データを転送する
   際の上記ＣＰＵ及び上記パスの時間占有度を小さくする
   データ処理方法において、 （ａ）上記ＣＰＵから上記チヤンネルに、上記コマンド
   列のうちの少くとも初めの１つに従つて１つ以上の内部
   メモリアドレス計算を特定する少くとも１つのルールを
   転送するステツプと、 （ｂ）上記ルールに応じて上記チヤンネルによる内部メ
   モリアドレス引き数を発生し、かつ上記コマンド群内の
   任意のアクセスコマンドに応じて、転送された任意のデ
   ータが上記発生されたアドレス引き数により特定された
   内部メモリ位置においてアクセスされるようにするステ
   ツプと を具えることを特徴とするデータ処理方法。
2. 【請求項２】前記ルールは前記記憶装置が直接アクセス
   型記憶装置アレイを含む場合に同期転送を実行させるた
   めの所望の記憶装置内部メモリアレイのストライドを特
   定する ことを特徴とする特許請求の範囲第１項に記載のデータ
   処理方法。
3. 【請求項３】前記周期的に動作する記憶装置はＮ個の直
   接アクセス型記憶装置アレイ、直接アクセス型記憶装置
   ストリング及び磁気テープ記憶機構のサブシステムから
   なるクラスから選ばれた装置を含む ことを特徴とする特許請求の範囲第１項に記載のデータ
   処理方法。
4. 【請求項４】ＣＰＵ常駐チヤンネル及びアレイ制御手段
   を含むパスを通じて上記ＣＰＵの内部メモリ及びＮ個の
   直接アクセス型記憶装置内の位置間にデータを転送する
   ようになされ、上記各直接アクセス型記憶装置は周期的
   トラツク記憶媒体を含み、上記アレイ制御手段はＮ個の
   上記直接アクセス型記憶装置の選択された１つに周期的
   アクセスを維持し、上記ＣＰＵは転送を開始させるオペ
   レーテイングシステムを含むことによりコマンド列に制
   御を委せるようになされ、上記コマンド列は上記チヤン
   ネル及び上記コントローラに対して実行するために伝送
   されかつ上記記憶装置を選択してアクセスすることによ
   つてデータの転送を実行させるコマンドを含むようにな
   されたデータ処理方法において、（ａ）上記ＣＰＵから
   上記チヤンネルに、上記コマンド列のうちの少くとも初
   め の１つに従つて１つ以上の内部メモリアドレス計算を特
   定すると共に、Ｍを閉じた整数インターバル１＜Ｍ＜Ｋ
   内のパラメータとしてＫモジユロＭＮの内部メモリアド
   レスストライドを特定する少くとも１つのルールを転送
   するステツプと、 （ｂ）上記ルールに応じて上記チヤンネルにより内部メ
   モリアドレス引き数を発生し、かつ上記コマンド列のう
   ちの任意のアクセスコマンドに応じて、転送された任意
   のデータが上記発生されたアドレス引き数により特定さ
   れる内部メモリ位置においてアクセスされるようにする
   ステツプと を具えることを特徴とするデータ処理方法。
5. 【請求項５】内部メモリを有するＣＰＵと、Ｎ個の直接
   アクセス型記憶装置アレイと、上記直接アクセス型記憶
   装置を選択しながら同期的にアクセスすると共に上記内
   部メモリにランダムアクセスしてそれらの間でデータブ
   ロツクを転送する手段とを有し、 上記ＣＰＵは上記転送を開始させることによりコマンド
   列に制御を委せるようになされたオペレーテイングシス
   テムを含み、上記コマンド列は上記周期的にランダムア
   クセスする手段に実行のために送られると共に記憶装置
   を選択してアクセスすることによりデータの転送を実行
   させるコマンドを含むようになされ、 上記周期的にランダムアクセスする手段はＮ個の上記直
   接アクセス型記憶装置アレイに分配されかつ記憶される
   ＫＮ個の順次命令されるブロツクの読取り及び書込みア
   クセス手段を含み、各直接アクセス型記憶装置は周期的
   トラツク記録媒体を含み、各トラツクはＫブロツク分の
   記憶容量を有し、さらに上記周期的ランダムアクセス手
   段はＭを閉整数インターバル１＜Ｍ＜Ｋ内にあるパラメ
   ータとしてロー順序でＫモジユロＭかつカラム順序でＫ
   モジユロＭＮとなるように上記Ｎ個の直接アクセス型記
   憶装置アレイのＮ個のトラツクにＫＮ個のブロツクをフ
   オーマツト化する手段を含むようになされたデータ処理
   装置において、 （ａ）上記ＣＰＵから上記同期的ランダムアクセス手段
   に、上記コマンド列のうちの少くとも初めの１つに従つ
   て１つ以上の内部アドレス演算を特定すると共にＫモジ
   ユロＭＮの内部メモリアドレスストライドを特定する少
   くとも１つのルールを転送する手段と、 （ｂ）上記同期的ランダムアクセス手段により内部メモ
   リアドレス引き数を発生し、上記コマンド列のうちの任
   意のアクセスコマンドに応じて転送されたデータを上記
   発生されたアドレス引き数により特定された内部メモリ
   位置においてアクセスさせる手段と を具えることを特徴とするデータ処理装置。