JPH0361214B2 - - Google Patents

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JPH0361214B2
JPH0361214B2 JP56216010A JP21601081A JPH0361214B2 JP H0361214 B2 JPH0361214 B2 JP H0361214B2 JP 56216010 A JP56216010 A JP 56216010A JP 21601081 A JP21601081 A JP 21601081A JP H0361214 B2 JPH0361214 B2 JP H0361214B2
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data
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Ii Sutanrei Fuiritsupusu
Pii Buraun Richaado
Piitaasu Aasaa
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HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Original Assignee
HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
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Publication date
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Publication of JPH0361214B2 publication Critical patent/JPH0361214B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0851—Cache with interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache

Description

【発明の詳細な説明】
発明の技術分野 本発明は、特に、データ処理システムに使用さ
れる高速度のキヤツシ装置に関する。 発明の技術的背景 集積回路技術の絶えざる発達は、ますます高速
のサイクル時間を有するデイジタル・データ処理
装置の生産を実現せしめている。かくて、今日の
データ処理装置は、それほど遠くない過去の実績
とくらべて、10倍から100倍の速度で演算を行う
ことが可能である。かつまた、処理能力をいつそ
う増大させるために、一基のコンピユータ・シス
テムのなかに、複数の中央処理装置とともに、高
速の周辺処理装置および特定の目的をもつたフロ
ント・エンド処理装置を配して、少しでも高速の
データ処理速度を得ることができるようにするの
が日常的になつている。 データ記憶に関する技術には、数多くの随伴的
な開発がみられるにしても、記憶システムのデー
タ伝送速度は、しばしば、多数のシステム処理装
置の増大する処理能力に追いつけなくなつてい
る。その結果、しばしば、システムが全体として
記憶能力の限界に制限され、能率の悪いものとな
る。なぜなら、データが非能率な速度で処理装置
に供給されるからである。 この問題を解決するために、従来さまざさな記
憶装置の構成が採用されている。そのひとつとし
てキヤツシ・メモリがあり、これは限定された大
きさをもつた記憶装置からなつており、処理シス
テムの主記憶装置またはシステム記憶装置にくら
べて、はるかに高速のサイクル時間を有するもの
である。このキヤツシ・メモリに貯蔵されたデー
タは、システム記憶装置に貯蔵された情報のうち
で絶えず変動する部分をふくむ。より低速のシス
テム記憶装置の頻繁なアクセスと、システム記憶
装置から処理装置に至る比較的に長いデータ伝送
径路に帰因する時間損失は、システム処理装置に
よつて要求されているデータがそれ以前に非常に
高速のキヤツシ・メモリに貯蔵されていれば、こ
れを防ぐことができる。しかしながら、実行を要
求されているシステム記憶装置へのアクセス回数
を最小限にするためには、キヤツシ・メモリに貯
蔵されるデータの部分を慎重に選択する必要があ
る。これは、キヤツシ・メモリにシステム処理装
置が、最近時点に要求された情報を貯えることに
よつて可能となるものである。 従来技術によるキヤツシ・メモリを使用して
も、なお、データ処理装置はしばしば記憶能力に
限界があり、低能率にとどまつている。この問題
をさらに解消する手段として、１度の記憶要求に
応答してシステムからシステム処理装置もしくは
他のシステムの諸要素に向けて、装置中で２個の
データ・ワードを同時に伝送するデータ処理装置
が提案されてきた。これは、記憶要求の必要回数
を低減させる方法として用いられている。このよ
うな２語伝送処理システムは、本発明の被譲渡人
に譲渡された以下の各特許出願に記述されてい
る。 『中央サブシステム内の諸装置間の情報伝送を
制限するためのローカル・バス・インターフエイ
ス』アーサ・ピータ他、出願番号140662、1980年
４月15日受理。 『データ処理システムの演算完全性を決定する
ための自己判定システム』リチヤード・Ｐ・ブラ
ウン他、出願番号140661、1980年４月15日受理。 『中応処理装置システムにプロセデユア・ワー
ドを供給するためのバツフア・システム』ウイリ
アム・Ｅ・ウツズ他、出願番号140630、1980年４
月15日受理。 『データ処理システムにおけるスタツクの大き
さを動的に変更する能力を有するスタツク・メカ
ニズム』フイリツプ・Ｅ・スタンリー他、出願番
号140624、1980年４月15日受理。 『主データ処理システムと中央サブシステムと
の間の情報を制御するインターフエイス』ジヨー
ジ・Ｊ・バーロウ他、出願番号140623、1980年４
月15日受理。 システム処理装置とシステム記憶装置との間の
２語伝送方法の使用は、これまでに実在するキヤ
ツシ・メモリの使用と両立しなかつた。すなわ
ち、もし処理装置がシステム記憶装置から２語を
要求した場合、それ以前にその２語がキヤツシ・
メモリにも存在していたとすると、当該キヤツ
シ・メモリはもつとも能率的な仕方、すなわち、
要求された２語を同時に伝送する仕方では、応答
することができなかつたのである。 従来技術におけるキヤツシ・メモリでは、２語
記憶要求１個につき、結局２個のキヤツシ・メモ
リによる読み出しと書き込みが必要であつた。こ
のことは、記憶サイクルの不必要な重複をまね
き、キヤツシ・メモリの能率を低下せしめた。 かくて、２語伝送方法と両立し、かつ、１個の
記憶要求に応答して２個のデータ・ワードの読み
出し、書き込み、伝送が可能なキヤツシ・メモリ
を供給することが求められてきたのである。 発明の要旨 本発明に係る第１の目的は、上記にみられるよ
うに、データ処理システムのシステム記憶装置と
諸処理要素との間のデータ伝送速度を増大せしめ
ることにある。 本発明に係る第２の目的は、１個の記憶要求に
応答して、システム処理装置とシステム記憶装置
との間で、データ中の２語が同時に伝送されるデ
ータ処理装置と両立しうるキヤツシ・メモリを供
給することにある。 本発明に係る第３の目的は、データ処理システ
ムのなかで２個のデータ・ワードを同時に伝送し
うるキヤツシ・メモリを供給することにある。 さらに、本発明に係る第４の目的は、データ処
理装置内に、キヤツシ・メモリに貯蔵されている
連続する２個のアドレスのいずれにも連動する複
数のデータ・ワードを、同時に伝送しうるキヤツ
シ・メモリを供給することにある。 本発明に係る更に第５の目的は、データ処理シ
ステムに使用されるキヤツシメモリにおいて、奇
数番のアドレス番号に関連するデータワードはす
べて、偶数番のアドレス番号に関連するデータワ
ードとは分離して記憶されるものであり、その結
果、２個の引き続いてアドレスされるデータワー
ドは、単一のメモリ要求に対応して、そのキヤツ
シメモリの中に同時に伝送されうるものであり、
そして、そのキヤツシメモリから同時に伝送され
うるものであり、この同時的データワードの伝送
は、奇数番のアドレス番号に関連するデータワー
ド１個と偶数番のアドレス番号に関連するデータ
ワード１個との合計２個を同時に伝送する方式を
もつてなす、キヤツシメモリを提供することにあ
る。 本発明の更に他の目的と利益との一部は以下に
記載するが、残りの一部は以下の記才から自づと
明らかになるか、又は、本発明の実施を通じて次
第に明らかになる性質のものである。本発明の目
的と利益とは、添付された特許請求の範囲に特に
表示した態様の実施及び組み合わせによつて実現
され具現されうるものである。 本発明の上記の目的を達成して、ここに具体化
し上位概念をもつて表現されているキヤツシ装置
は、データプロセツサと主記憶装置とを有するデ
ータ処理システムにおいて用いられ、１つのリク
エストに応答して２つのデータユニツトを、リク
エストしているデータプロセツサに供給するため
のキヤツシ装置であつて、前記主記憶装置は複数
のアドレス可能な蓄積素子の各々にデータユニツ
トを保持するものであり、前記データプロセツサ
は、前記蓄積素子の１つからデータユニツトを読
み出しあるいは前記蓄積素子の１つへデータユニ
ツトを書き込むためのオペレーシヨンを実行する
とき、前記蓄積素子のアドレスを供給するもので
あるキヤツシ装置において： 第１および第２のアドレス可能なデータ記憶装
置であつて、前記第１のデータ記憶装置は偶数ア
ドレスによつてアクセス可能な前記主記憶装置の
蓄積素子に保持されたデータユニツトのコピーで
あるデータユニツトのみを保持し、前記第２デー
タ記憶装置は奇数アドレスによつてアクセス可能
な前記主記憶装置の蓄積素子に保持されたデータ
ユニツトのコピーであるデータユニツトのみを保
持し、前記データユニツトは前記データユニツト
の主記憶装置のアドレスの下位部分のアドレスを
持つ第１および第２のデータ記憶装置の蓄積素子
に保持される前記第１および第２のアドレス可能
なデータ記憶装置と； 第１および第２のアドレス可能なデイレクトリ
であつて、前記第１のデイレクトリの各蓄積素子
は、前記第１データ記憶装置の対応蓄積素子中に
保持されたデータユニツトの主記憶装置の偶数ア
ドレスの上位部分を保持し、前記第２のデイレク
トリの各蓄積素子は、前第２データ記憶装置の対
応蓄積素子中に保持されたデータユニツトの主記
憶装置の奇数アドレスの上位部分を保持し、前記
アドレスの上位部分の各々は前記デイレクトリの
蓄積素子中に保持されており、その蓄積素子のア
ドレスは対応データユニツトを保持するデータ記
憶装置の蓄積素子のアドレスと同じである、前記
第１および第２のデイレクトリと； 主記憶装置アドレスを受け取り、その受け取り
に応答して前記アドレスの対応下位部分およびそ
のアドレスに１を加えた前記アドレスの下位部分
を発生するアドレス発生回路と； 前記アドレス発生回路によつて発生された前記
２つの下位部分を受け取り、前記第１データ記憶
装置およびその中の蓄積素子をアドレスするため
の第１デイレクトリと同じである前記下位部分の
１つを供給し、また、前記第２データ記憶装置お
よびその中の蓄積素子をアドレスするための第２
デイレクトリと同じである前記下位部分の１つを
供給する回路と； を備えたことを特徴とするものである。 発明の望ましい実施例の詳細な説明 １ システムの概観 第１図は、以下に説明するキヤツシ・メモリが
ふくまれうるシステムの構成を示す一般的なブロ
ツク・ダイアグラムである。 上記システムは、１個の中央処理装置（CPU）
１００と、１個のサイエンテイフイツク・インス
トラクシヨン・プロセツサ（SIP）１０１および
１個のコマーシヤル・インストラクシヨン・プロ
セツサ（CIP）１０２をふくみうる複数のオプシ
ヨン・プロセツサとからなつている。これらのオ
プシヨン・プロセツサは、基本的なアプリケーシ
ヨン用に拡張するために使用されうるものであ
る。本システムは、また、１個のキヤツシ／
MMU装置（キヤツシ・メモリ／メモリ・マネジ
メント装置）１０３と、１個のエレクトリカル・
システム・バス１０５と、複数の記憶モジユール
（主記憶またはシステム記憶装置）１０６をふく
み、かつ複数のＩ／Ｏデバイスと組合された複数
のインプツト／アウトプツト（Ｉ／Ｏ）制御装置
１０７、および、１個のマルチライン伝送制御器
またはプロセツサ（MLCP）１０９とをふくみ
うる。上記システムは１個のマルチプロセツサ構
成をふくみうるが、この構成中には該システムの
すべてもしくは一部をふくむ第２の中央サブシス
テム１１０が存在する。 中央サブシステム内の複数の処理装置は、相互
に１本のローカル・バス９によつて接続されてお
り、かつ、該システムの残りの部分とキヤツシ／
MMU装置１０３によつて接続されている。中央
サブシステムにおけるキヤツシ／MMU装置の機
能は、該中央処理装置に同時に使用されている主
記憶装置１０６の部分に対する１個のバツフア記
憶装置を供給すること、および、主記憶アドレス
の翻訳のために供給することにある。ローカル・
バス９の機能は、３個のプロセツサとキヤツシ／
MMU装置１０３との間を相互に接続することに
ある。 １本のローカル・バス９は、多数のインターフ
エイスと接続されている。第１図に示すように、
CPU１００とそれ以外の２個のプロセツサとの
間には専用のインターフエイス群がある。また、
各プロセツサからキヤツシ／MMU装置に向けて
も１個の専用インターフエイスがある。上記ロー
カル・バスはタイム・シエア用または共通のイン
ターフエイスである。すなわち、３個のプロセツ
サとキヤツシ／MMU装置のすべてにとつて共用
のものとなつている。キヤツシ／MMU装置１０
３もまた、システム・バス１０５を介して該シス
テムの残りの部分への１個のインターフエイスを
供給する。該システムの残りの部分の主要なもの
は、メモリ１０６とＩ／Ｏ装置群１０８とであ
り、Ｉ／Ｏ制御装置群１０７を介して供給され
る。 第２図におけるCPUブロツク・ダイアグラム
について説明する。より詳しくは、多種のエレク
トリカル・バス群と機能ユニツト群およびそれら
の間の、相互関係についての説明である。CPU
の主要素群は点線で囲んで示してある。そのう
ち、第１要素はCPUローカル・バス・インター
フエイス１０であつて、１個のデータ・バツフア
３１と、１個のラウンドロビン・プロセジユア・
ストレツジ・バツフア（ラウンドロビン・プロセ
ジユア・バツフア）３６および１本のソース・バ
ス３３、ならびに、他のデバイス群に接続されて
いる多種のプロセデユア／データ・ワード群およ
びアドレス・マルチプレクサ群（muxes）をふく
むものとして説明される。この第１要素１０は、
ローカル・バス９からのデータを受信する目的で
使用されている。 第２要素１６は算術演算要素であつて、
DRAM１１およびBRAM１２とよばれる２セツ
トのレジスタ・アレー（RAM）をふくむ数個の
デバイスと、該RAM１１および１２とが接続さ
れているRAM・バスすなわちＲ・バス１３とを
包含している。この第２要素１６は、また、イン
プツトまたはインナー・バス（IBUS）１４をふ
くみ、それには他のデバイスと同様にBRAM１
２が接続されている。さらに、この第２要素は
DALUM１５すなわちDRAM１１を動作させる
ために接続されている算術論理装置をふくんでい
る。 CPUの第３要素２２は、アウター・バス１７
と、書き込み・バス８４と、それらに接続するシ
フタ群１９−１および１９−２と、さらにそれら
を動作させるセレクタ群とをふくむ。上記セレク
タ群は、DALU／Ｒ・バス・セレクタ２０およ
びＹ・レジスタ／Ｐ・レジスタ（YP）・セレクタ
２１とを包含する。 第４要素２７はCPUのアドレス・セクシヨン
で、プロセデユア・アドレス・レジスタ（Ｐ）２
３とデータ・アドレス・レジスタ（Ｙ）２４とを
ふくんでいる。第４主要素２７は、アドレス・マ
ルチプレクサ２５およびプレフエツチ・アドレ
ス・レジスタ２６もまたふくんでいる。２７に
は、書き込みデータ・レジスタ（Ｗ）２８と書き
込みデータ・セレクタ（WS）２９もまたふくん
でいる。CPUのこの部分は、データをローカ
ル・バス９に伝送する目的に使用されている。 デバイス３０はCPUのテスト論理で、第７図
に示すとおりであるが、８対１のマルチプレクサ
群の１セツトをふくむ。これらのマルチプレクサ
は「テスト・真」または、「テスト・偽」とよば
れる１個の２進法信号を発生するが、この信号は
フアーム・ウエアにおいて分岐機能を制御するた
めに用いられている。上記「テスト・真」および
「テスト・偽」信号は、第５図に示されている制
御記憶バンク８０および８１のなかにふくまれて
いるROM（複数）に接続されている。 次段のアドレス・ゼネレータ４４（第２図）
は、Ｆ・レジスタ３８およびＦ・バス３７と接続
されている。この次段のアドレス・ゼネレータ
は、CPUにおいてフアームウエア・アドレス群
を発生せしめることにかかわつている。 ローカル・バス・データの入力領域である要素
１０の機能は、キヤツシ／MMU装置１０３また
はローカル・バス９上の他のデバイス群から戻つ
てくるデータを受信すること、および、もしブー
トストラツプ・プロセデユアの実行が要求されれ
ば、ブートストラツプPROM４１からのデータ
を選択すること、ならびに、上記データを適当な
データ・バツフアに向うよう指令することにあ
る。たとえば、もし指令取り出しが求められたと
すると、そのデータは機能レジスタに置かれる。
さらに詳しくは、主要データ・バツフア３１が、
ローカル・バス９から16または32ビツトのデー
タ・ワード群を受けとることになる。該データ・
バツフア３１の出力は、Ｌ・バス３２に印加され
る。該Ｌ・バスは、一対のセレクタDA３４と
DW３５とを使用することによつてソース・バス
３３を動作せしめるとともに、４語ラウンドロビ
ンプロセジユア・バツフア３６をも動作せしめ
る。ノン・プロセデユラル・データは、データ・
セレクタ群によつて動作せしめられているソー
ス・バス３３を介して、Ｌ・バス３２からCPU
に入る。 プロセデユラル・データは、ラウンドロビンプ
ロセジユア・バツフア３６から出てきて、他のセ
レクタの１セツトすなわちPA３９とPW４０を
介して、CPUに入る。ラウンドロビンプロセジ
ユア・バツフアは、次に実行されるプロセデユア
の２語もしくは３語を収容する機能を担当してい
る。それは、それらのワードが要求されると、そ
れらをフエツチするのに必要な時間の余裕がない
からである。ラウンドロビンプロセジユア・バツ
フアは、CPUによつて空データになつていると
きは、ローカル・バス９を介してキヤツシ／
MMU装置１０３からデータを自動的に再記憶入
力させられる。 Ｆ・バス３７は、Ｆ・レジスタ３８に対して情
報をゲートするために使用される特殊なバスであ
る。ここで、Ｆ・レジスタ３８とは、FOP、
FM、FNおよびLinkという名称でよばれる４個
の領域である。Ｆ・レジスタは、CPUの主要な
指令レジスタである。Ｆ・バス３７の機能は、
Ｆ・レジスタ３８からデータを取り出して、Ｆ・
レジスタに移種のソースからデータを供給するこ
とにある。Ｆ・レジスタ３８のLinkまたはFNセ
クシヨンのいずれかに、要素AS′４２から定数ま
たはデータのいずれかを記憶入力せしめるマルチ
プレクサ４３も存在する。 また、データ入力領域としての要素１０のなか
でも、ブートストラツプPROM４１の１セツト
がブートストラツプ・モードで演算するときは、
記憶装置からの指令を代行して指令を発するのに
使用しうる。 記憶デバイス（ラウンドロビン・プロセデユ
ア・バツフア）３６は、位置Ａ，Ｂ，ＣおよびＤ
を有しており、これは１個の４語からなるラウン
ドロビン・プロセデユア・バツフアである。もし
この記憶デバイスがプロセデユアの２語にあたる
空所を有するとき、すなわち少くとも1/2が空で
あるときはいつでも、キヤツシ／MMU装置から
ローカル・バス９を介して、プロセデユアの記憶
読み出しを自動的に開始する。戻つてくるデータ
は、このラウンドロビン・プロセデユア・バツフ
アの中で利用可能な次の２個の位置へと落ちこむ
ことになる。CPUは、プロセデユアを使用する
場合、それはCPUの処理要素群内部で用いるた
めにソース・バス３３へと送り出すか、あるい
は、それが指令の一部であることからＦ・レジス
タ３８へと送ることによるかのいずれかであるか
ら、ラウンドロビン・プロセデユア・バツフアに
おいて事実上カーソルとして動作している２個の
ポインタ３６−１および３６−２は、デバイス３
６の出力群に対して次々と４個の位置をイネーブ
ルの状態にするためのデバイス３６にふくまれる
１個のカウンタを用いることによつて利用可能と
なる次の位置へと進むことになる。左側のカーソ
ルすなわち３６−２は、フエツチされるべき次の
プロセデユアのワードを示し、右側のカーソル３
６−１は、それに続くワードを代表する。ときと
しては、左側のカーソルによつて示されるワード
がPW・マルチプレクサ４０を通過する情報を発
生せしめるのに用いられる場合には、プロセデユ
アのうちの１語がずつと使用されつづけられるこ
とがある。また、ときとしては、プロセデユアの
うちの２語に対する要求が出る場合もある（たと
えば、大きなアドレス・フオーム（LAF）・アド
レスを引くとき）。かくて、左側および右側のカ
ーソルの両方から示されたワード群は、プロセデ
ユア・セレクタのPA・マルチプレクサ３９に結
合せしめられるが、このことについては以後さら
に一層十分に説明されるであろう。 かくて、要素１０は、データ・セレクタ３４と
３５のいずれか、もしくはプロセデユア・セレク
タ３９と４０のいずれかを経由し、ソース・バス
３３を介してCPUに導かれたデータと関連する
領域であるか、または、プロセデユア・バツフア
（ラウンドロビン・プロセデユア・バツフア）３
６とＦ・バス３７を経由して、インストラクシヨ
ン（Ｆ）・レジスタ３８へと導かれたデータと関
連する領域であることになる。デバイス（F′）７
６は、副次的アドレス情報またはアドレス・シラ
ブルから選択されたビツト群をホールドするため
に使用される。該アドレス・シラブルは、実際上
は、16ビツト・データ・デイスクリプタの部分で
ある。上記デイスクリプタのなかで、一定のビツ
ト群が次に続くアナリシスのために保持されねば
ならない。CIP・デイスクリプタのなかのオペラ
ンド・サイズのビツトおよびＫ・レジスタ・デイ
スクリプタのなかのオペランド・サイズおよび符
号化もしくは非符号化されたビツト群が保持され
ねばならない。これらのビツトおよびビツト群
は、５ビツトF′・レジスタ７６のなかで保持され
る。 第２要素１６は、算術／論理装置（DALU）
１５、BRAM１２およびDRAM１１をふくみ、
それらは若干のプログラマ・ビジブル・レジスタ
群およびそれに加えて多数のノン・プログラマ・
ビジブル・ワード・レジスタ群を内包している。
これらのデータ記憶要素群は、次のような構成に
なつている。すなわち、RAM・バス１３を動作
せしめうる２個のソースのうちの１個である
DRAM１１は、32個の位置をふくんでおり、そ
の各々は24ビツト幅である。これらの諸位置は、
いわゆるＤ・レジスタ群と、32ビツト長のいわゆ
るＫ・レジスタ群と、多数のインターナル・ポイ
ンタ群と、７個のいわゆるＭ・レジスタ群とを保
有するために使用されている。BRAM１２は、
各24ビツト幅の16個のワードをふくみ、かつ９個
のベース・レジスタ群に加えて多数かつ多様な型
のプログラマ・ビジブル・ポインタ群とプログラ
マ・インビジブル・ポインタ群とを包含してい
る。 第３図は、RAM（複数）とバス群とDALU１
５との間の関連を、より詳細に示したものであ
る。DRAM１１およびBRAM１２の各々は、
RAM・バス１３のソースとなりうる。BRAM１
２は、実際には、二重構造になつていて、CPU
のなかでBRAM６０とBRAM６１とが２個並列
に存在している。このBRAM１２の２個の要素
は、全く同じようにロードされる。そのうちの１
個である要素６０はR.バスを動作（または、デ
ータをそれに伝送）させ、また、他の１個である
BRAMの要素６１はＩ・バス１４を動作せしめ
る。 要素１６は、重要な２本のバスをふくんでい
る。いわゆるインプツトまたはインナー・バス
（Ｉ）１４と呼ばれるバスは、処理装置内の原入
力の主要なソースである。すなわち、記憶装置か
らのデータは、ちようどＱ・レジスタ５０の出力
がドライバ５４を介してＩ・バスに印加され、ま
たBRAM１２の出力もそうであるのと同様に、
Ｉ・バスに入力される。次のいわゆるＲ・バスま
たはRAM・バスは、２個の異るRAMである
BRAM１２とDRAM１１との両出力の結合点で
ある。Ｉ・バスとRAM・バスの両出力はDALU
１５への入力となり、DALU１５はDRAM１１
にリターンするはまたはさらにシステム内で処理
するために、アウター・バス１７へと伝送されう
るデータを発生する。 Ｉ・バスもRAM・バスも「バツトラツチ」
（BL）として知られているハードウエアを用いて
いるが、このBLは１個のゲートであつて、その
入・出力は双方の信号を該バスへと結合せしめる
ために連繋させられている。このバツトラツチ
は、タイミングおよび順次アクセスの都合で駆動
源をバスから消去するよう要求された後に、上記
の信号の制御を引き継ぐように予定されている。
その場合は、バツトラツチは駆動源が負荷してい
たときと同じ水準に上記の信号を保持し、バス信
号がリラツクスしうる（たとえば、あらかじめ決
められていたＯボルトのレベルになるなど）時点
にいたつてはじめて動作を停止せしめられる。 RAM・バス１３は、制御パネル９０と中央処
理装置との間でデータを伝送するためのインター
フエイスであつて、16ビツトの双方向信号線路を
介して制御パネル９０と中央処理装置との間に接
続されている。記憶データは、データ・ラツチ
（DL）５１と称する１セツトのドライバを介し
て、Ｉ・バス１４と結合する。このデータ・ラツ
チはSEすなわちサイン・エクステンシヨン・ラ
ツチ５２の第２シリーズと並列に装備されてい
る。これらのSE・ラツチは、当のデータ・ラツ
チ群が24ビツト・バスに16ビツト容量を供給して
いるときにのみ、データ・ラツチ群に符号をつけ
るか、または、「Ｏ」エクステンドするためかの
いずれかに使用される。同様に、SE・ロジツク
５２は、現在使用している指令の７または８ビツ
トを取り出して、分岐・数値指令によつて用いら
れるための24ビツトにその８ビツトを拡張するた
めに使用されるが、この両指令は指令語の右半分
からデイスプレートメントとオペランドのそれぞ
れを得ている。 BRAM１２とDRAM１１とに連動する論理／
セレクト／モデイフアイ・論理５３がある。これ
は、DRAMとBRAMとの双方が、８個のレジス
タを各ブロツクにおいてアドレスしうるようにす
る論理であつて、そのブロツク内で、個々のレジ
スタ選択を制御する指令において、多様なフイー
ルドを使用している。 コンスタント・ゼネレータ（KON）７０もま
た要素１６すなわち主要なALU領域にふくまれ
るが、これはＩ・バス１４のもう１個のソースで
ある。すなわち、KON７０は、フアームウエア
の制御下で算術演算ユニツトにより使用されるた
めに、Ｉ・バス上に向けて複数のビツト定数を発
生するために用いられうるソースである。 かくて、要素１６はCPUにおける主要な算術
演算領域であつて、オペランド操作に関連し、さ
らに、DRAM１１に挿入するためのオペランド
またはアウター・バス１７に伝送する予定のオペ
ランドでBRAM１２にリターンされるか、ロー
カル・バス９への出力として各種アドレスとデー
タ・レジスタに送られるものを発生するものを発
生することに関連している。 要素２２は、主として、アウター・バス１７お
よび書き込み・バス８４として引用されている
CPUのセクシヨンに関連している。アウター・
バスは、さまざまなデータ径路群が集合させられ
るバスであつて、それらのデータ径路には、たと
えばＹ・レジスタ２４、Ｐ・レジスタ２３、
DALU１５の出力およびRAM・バス１３があ
る。書き込み・バス８４は、オペランドを
BRAM１２と、読み出し・レジスタ群ならびに
アドレス操作に応答すべきBALU５５とに、伝
送するために使用されている。 アウター・バス１７と書き込み・バス８４との
間には、24要素で１セツトのマルチプレクシン
グ・シフタ群１９があつて、１ビツト、２ビツ
ト、もしくは、４ビツトのシフトを、アウター・
バス１７オペランド（複数）上のいずれの方向に
も可能ならしめている。Ｑ・レジスタ５０にオペ
ランド群をロードするのに使用される16要素で１
セツトのマルチプレクシング・シフタ群も存在す
る。 ４種の異るオペランドのうち２種はアウター・
バス１７へのソースであつて、DALU１５と
RAMバス１３とを基点としており、２対１マル
チプレクサ２０を介してアウター・バスに選択的
にシフトされている。アウター・バス１７への他
の２種のソースの１個はＹ・レジスタ２４すなわ
ちデータ・アドレス・レジスタで、もう１個はプ
ロセデユア・アドレス（Ｐ）・レジスタ２３であ
る。これら２個のユニツトの両出力は、２対１マ
ルチプレクサ（Ｙ／Ｐセレクタ）２１を介して結
合され、アウター・バス１７上へと印加される。
アウター・バス１７には、Ｉ・レジスタ５７すな
わちCUPに対するインデイケータ・レジスタも
結合されている。アウター・バス１７のコンテス
ト（複数）は、それ以後のCPUでの処理のため
に、書き込み・バス８４へ直接伝送されるか、ま
たは、シフトされうる。上記アウター・バス１７
のコンテストは、Ｑ・レジスタ５０に直接ロード
されることも可能であるので、Ｑ・レジスタは二
重のプレシジヨン・シフト演算に使用されうる。 24要素のシフタ群１９は、制御記憶ワードの制
御下で、左方向か右方向かへＯ・バス１７とＷ・
バス８４上のオペランドのサイズである24ビツト
をシフトするために使用される。該シフタ群１９
は、１，２，もしくは４ずつ位置をシフトする
か、オペランドを直接伝送するか、または、相互
交換されたオペランドのtwo right−hand bytes
でオペランドを伝送するかの、いずれかが可能で
ある。これらのシフタ群の操作は、制御記憶ワー
ドのフイールドによつて制御されている。32ビツ
ト（二重レジスタ）のオペランドがシフトされる
ときは、right−handのオペランドがアウター・
バス１７を介してＱ・レジスタ５０にロードされ
る。その後で、Ｗ・バス・シフタ１９のみなら
ず、16個のＱ・レジスタ・シフタ群５６も動作す
るシフト動作が実行される。さらに、Ｑ・レジス
タのコンテント（複数）は、Ｗ・バス８４上へと
シフトされている24ビツト・オペランドの右側端
上で、16ビツト・エクステンシヨンとして処理さ
れる。かくて、40ビツト・シフトが可能となる。
このような二重レジスタ・シフトにおいては、当
のオペランド群は、ひとつはＱ・レジスタ５０へ
リターンされる16ビツトのもので、他はアウタ
ー・バス１７のright−hand two bytesへ伝送さ
れる16ビツトのものである。一方で、Ｗ・バス８
４のleft−hand eight bitsは、通常捨てられる。 要素７５は、一定の条件下で、ドライバ９３を
介してＷ・バスへエミツシヨン（創出）を行うた
めに、CPUのなかでステータス・ビツト群を集
める役割を果している。このＷ・バスは、２個の
ソースを有しており、主要なソースはアウター・
バス１７からのシフタ１９である。該シフタ１９
は、（Ｗ）バス８４への入力としてデイスエーブ
ルの状態をとりうる一方、要素７５（Ｓ／Ｚ）に
おけるステータス・ビツト群がその代りに、フア
ームウエアによつてその次のアナリシスをするた
めに、書き込み・バス８４上に入れられうる。 これまで説明されなかつたが、Ｑ・レジスタ５
０に連動しているハードウエアの１ユニツトとし
て、Ｑ・レジスタに接続されているXB・レジス
タ５８とデコーダ５９とが存在する。該XB・レ
ジスタ５８は、インデツクス・シフトをする期間
中、サブ・ワード・オペランド（複数）に対応し
て右側にシフトされたインデツクスのビツト群
と、それらがアドレスのなかで１個のワード・ビ
ツトの右側に移動したために失われたインデツク
スのビツト群とを捕捉するために使用されてい
る。XB・レジスタ５８のなかで捕捉される上記
のビツト群とは、1/2ワード・シフトのための１
ビツトと、デイジツト・シフトのための２ビツト
と、ビツト・サイズ・オペランド・シフトのため
の４ビツトである。XB・レジスタ５８のコンテ
ント（複数）は、ひきつづき直接的には次のよう
に用いられる。すなわち、第１には、デイジツ
ト・オペランド群に対してコマーシヤル・インス
トラクシヨン・プロセツサに伝達される１個のパ
ラメータを発生するときに1/2ワード・オペラン
ドを取り扱う際、左か右かの1/2選択を制御する
ことであり、第２には、ビツト・オペランド群で
演算しているときに、デコーダ５９との関連にお
いて、15個の２進法「０」群のマスクと１個の２
進法「１」を発生させることである。このこと
は、ビツト・オペランドに対しては、まず１個の
ワードが読み出され、そのワードにおいて選択さ
れたビツトをセツトするかクリアするかのマスク
が使用され、つづいて該ワードが記憶装置のなか
に書き込まれて戻ることを示す。該マスクは、
Ｑ・レジスタ５０への入力としてデコーダ５９で
発生されうる。すなわち、Ｑ・レジスタのなかに
ロードされうるアイテムの１つは、XB・レジス
タ５８のコンテントから発生せしめられる解読ず
みのマスクなのである。 CPUにおける第４番目の主要な要素は、領域
２７であつて、この要素はアドレス群、指令群、
およびオペランド群の発生にかかわるが、それら
はローカル・バス９とそれを介してCIP１０２，
SIP１０１もしくはキヤツシ／MMU装置１０３
のいずれかへそれぞれ伝送されるものであり、さ
らにそれ以後、記憶装置もしくはＩ／Ｏデバイス
１０８のいずれかへ伝送されるものである。この
主要な要素２７は、ほぼ３個の領域に分解するこ
とができる。第１の領域は、データ書き込み・レ
ジスタ（Ｗ）２８と、書き込み・セレクタ
（WS）２９である。上記レジスタ２８は、分割
的なロード能力をもつ32ビツト・レジスタであつ
て、このレジスタの右半分側もしくは左半分側、
あるいは、その両方ともにロード可能である。右
半分側は、常にドライバ７４を介して書き込み・
バス８４の16ビツトがロードされている。左半分
側は、書き込み・セレクタ２９から入力されるデ
ータで書き込みが行われている。該書き込み・セ
レクタは、16個の入力として、書き込み・バス８
４の右半分の16ビツト、もしくは「１」、または
「０」エクステンシヨンを伴う、書き込み・バス
の左側８ビツトを有している。上記書き込み・バ
スは、ローカル・バス９上で結合される他のデバ
イスにデータを書き込みつづけるために、Ｗ・レ
ジスタ２８へ該データを伝送可能ならしめる主要
な径路である。 ローカル・バス出力インターフエイス２７の第
２の領域は、指令ドライバ７１である。該指令ド
ライバ７１は、ローカル・バス上のCPU１００
によるすべての伝送にしたがう指令線路系をドラ
イブするとともに、キヤツシ／MMU装置１０３
に対して、記憶参照サイクルか、Ｉ／Ｏ参照サイ
クルか、もしくは、キヤツシ／MMU装置、また
はローカル・バス処理装置の１個に対するローカ
ル・バス対照サイクルかの、いずれかに指示を与
える。指令線路上に伝送される情報は、第４図に
示される制御記憶またはフアームウエア（FW）
のＦおよびFKフイールドから入力されるもので
あつて、またそれは要素１０のＦ・レジスタ３８
の機能を別途制御するものである。 要素２７の第３の領域は、３個の主要なアドレ
ス・レジスタをふくむ。それらは、ノン・プロセ
デユラル記憶アドレス群およびローカル・バスお
よびシステム・バス上の他のデバイス群用のＹ・
レジスタと、Ｐ・レジスタ２３（プログラム・カ
ウンタ）、ならびに、プレフエツチ・アドレス・
レジスタ２６とである。 上記Ｐ・カウンタ２３は、前述のフアームウエ
アが使用した最終番目のワードの記憶アドレスを
記憶しつづける。そして、このワードは、ラウン
ドロビン・プロセデユア・バツフア３６から取り
出されて、CPUでの演算のためにCPU１００に
入力されたものである。プレフエツチ・レジスタ
２６は、その位置が記憶装置から取り出される次
に来るトラツクを保持している。こうしてみる
と、Ｐ（23）とPF（26）の両レジスタは、１語か
ら４語の記憶アドレスのうちのどの番号によつて
も区別がつけられることわかるが、これは円形ロ
ビン・バツフアの充足状態にもよるし、また、中
央処理装置が該バツフアからデータを取り出して
からの時間如何にもよる。もし、中央処理装置が
該バツフアからすべてのデータを取り出していた
とすると、キヤツシ／MMU装置１０３にとつて
は、要求に応じて新しいデータをもつて応答し再
びラウンドロビン・プロセデユア・バツフア３６
を充足するためにかける時間量が一定しない。こ
うした状態で、プレフエツチ・レジスタ２６と
Ｐ・カウンタ２３とは密接に関連づけられ、アド
レス・コンテントを同じくさせられるはずであ
る。ラウンドロビン・プロセデユア・バツフア３
６が充足されると、CPU１００がその直前にい
かなるデータをも取り出していないときは、Ｐ・
レジスタはプレフエツチ・レジスタよりも２ない
し４ワード遅れることになるであろう。 Ｐ・レジスタ２３のコンテント（複数）は、記
憶アドレス・ソースとしては、ローカル・バス９
に入力されることがない。仮想アドレス・マルチ
プレクサ２５を介してローカル・バス（９）に入
力されうるデータのソースは２個あつて、その１
個はＹ・レジスタ２４であり、すべてのノン・プ
ロセデユラル・フエツチのために使用され、他の
１個はプレフエツチ・レジスタ２６であつて、プ
レフエツチ論理にしたがつて自動的に使用され
る。 デバイス２３，２４および２６上の丸矢印は、
上記の特定のレジスタ群の能力増分を示すもので
ある。すなわち、Ｐ・レジスタは、ある時間にラ
ウンドロビン・プロセデユア・バツフア３６から
取り出されたワード群の番号に依存して１個もし
くは２個のワードずつ増分することができる。こ
のことは、ラウンドロビン・プロセデユア・バツ
フア３６から１個のワードを引くことが、自動的
にＰ・レジスタを１だけ増分させ、かつ、プレフ
エツチ・バツフア３６から２個のワードを引くこ
とが、自動的にＰ・レジスタを２だけ増分させる
ことを意味する。プレフエツチ・アドレス・レジ
スタ２６は、常に２ずつ増分する。なぜなら、プ
レフエツチ演算は、常に一対のワードにおいて実
行されるからである。Ｙ・レジスタは、現在また
は将来の使用にあたり、フアームウエアの制御下
で、１もしくは２ずつの増分が可能である。フア
ームウエア・ワードには制御フイールドがあつ
て、上記のごとき増分とローカル・バスへの多様
なサイクル要求の制御を可能にしている。 Ｗ・レジスタ２８への入力は２個の16ビツト・
データ・パスであり、さまざまな方法で実現され
ている。もし、24ビツト・アドレスを書き込みた
いときは、ドライバ７４が「オン」になり、書き
込み・バスの右側の16ビツトが、Ｗ・レジスタの
右側の16ビツトに伝送されることを可能にする。
マルチプレクサ２９は、書き込み・バスの左側の
８ビツトと８個の２進法「０」とが、Ｗ・レジス
タ２８の左側半分に発信されるように調整され
る。この調整によつて、２語、24ビツトのアドレ
スをＷ・レジスタにロードし、ひきつづき記憶装
置に書き込みが行われる。もし、記憶装置にワー
ドを１個だけ書き込みたいときは、Ｗ・レジスタ
の右半分はクロツクされない（すなわち、イネー
ブルされない）し、変化がおこらない。そこで、
マルチプレクサ２９が、書き込み・バスの右半分
の16ビツトを、Ｗ・レジスタの左半分の16ビツト
へイネーブルの状態にするよう調整される。この
Ｗ・レジスタの左半分では、それらはクロツク・
インされる。単一ワード・書き込みのためには、
Ｗ・レジスタの左半分が記憶装置に書き込まれる
データを供給する。 これまでに説明された論理は、ローカル・バス
９のなかの他の全要素にデータを要求し、かつ、
それから受信するために使用されている。上記の
要素には、キヤツシ／MMU装置１０３と、CIP
１０２と、SIP１０１とがあり、また、上記の論
理は、それにもとづいて動作し、システムにふく
まれる２個のALUを介して多種のレジスタ群に
内部的に記憶されるために使用されている。さら
に、上記の論理は、後刻改変され、ある要素のア
ドレスが与えられるとこれにもとづいてその要素
に向つてローカル・バスを介して送り出される新
しいオペランドを創り出す。（そして、その要素
は、CPUのなかで演算され、ローカル・バスの
制御に使用される。） これらの演算はすべて制御フアームウエアの制
御下で実行され、このフアームウエアはCPUに
ふくまれる１語当り96ビツトで2048ワードの制御
記憶装置８０と８１とに貯蔵されている。 上記制御記憶装置は多くの個別フイールドに分
割され、その各々はCPUの実行のなんらかの部
分を制御する。第４図は、フアームウエア・ワー
ドおよびその中にふくまれてこれに対応するさま
ざまなフイールド群を図示している。上記フイー
ルドの第１は、ローカル・バス（LB）フイール
ドで、制御記憶の０〜７ビツト番目に相当する。
該LBフイールドは、ローカル・バス９からの多
種のサイクルの要求と、それに対する応答にかか
わるものである。LBフイールドは、さらに、プ
レフエツチ・レジスタ２６またはＹ・レジスタ２
４を介して、仮想アドレス群の発信に応答し、Ｙ
およびＰ・レジスタのさまざまな増分をも制御す
る。ローカル・バス（LB）・フイールドは、ラウ
ンドロビン・プロセジユア・バツフア（ラウンド
ロビン・プロセジユア・バツフア）３６からの継
続的データ読み取りを制御し、さらに、インナ
ー・バス１４による使用のためソース・バス３３
上に向けて、上記データ用およびプロセデユア用
マルチプレクサ群３４，３５，３９，４０のそれ
ぞれをイネーブルの状態にすることをも制御す
る。 第２のフイールドはクロツク（CK）・フイール
ドで、制御記憶のうち８〜９ビツト番目に相当
し、CPUクロツク速度を制御する。ここでクロ
ツク速度とは、CPUにおける継続的クロツク・
パルスの時間間隔をいう。フアームウエア・ステ
ツプは各々その複雑性に適当にみあうクロツク速
度を自らに割当てている。本発明に係るシステム
においては、継続的クロツク・パルス群の間の４
種の可能な時間間隔が存在する。すなわち、96ナ
ノセコンド、105ナノセコンド、130ナノセコンド
もしくは170ナノセコンドである。上記はいずれ
もフアーム・ウエア・ステツプに使用され、当該
フアーム・ウエア・ステツプのためのフイールド
によつて制御される。 第３のフイールドはTCフイールドで、前記記
憶ワードにおいて10〜15ビツト番目のものに相当
する。これは６ビツト・フイールドであつて、フ
アームウエアの実行順序のテストと制御のため
に、CPU内で64個の可能な論理機能のうちの１
個を選択する。 第４のフイールドはBRフイールドで、17〜19
ビツト番目に相当し、テスト条件の結果としてと
られるタイプの動作を制御する。すなわち、いか
なる分岐が生じるかといえば、当の分岐が単に２
個のフアームウエア・ステツプの間で選択したも
のか、それとも１個のフアームウエア・ステツプ
と１個のいわゆる制御記憶スプラツタとの間で選
択したものかのいずれかである。（制御記憶の複
合されたものが発生すると、これは、次に、
CPUにふくまれる１個または複数の論理要素の
状態にもとづいてアドレスする。そして、CPU
の中では次のアドレスはＦ・レジスタ３８のコン
テント（複数）のいくつかの機能によつて制御さ
れる。） 第５のフイールドはTPフイールドで、21ビツ
ト番目に相当し、テスト・ポラリテイ・フイール
ドという。このTPフイールドは、テスト条件が
テスト以前にインバートされているか否かについ
て制御を行う。 第６のNAフイールドは、22〜31ビツト番目に
相当し、10ビツト・フイールドである。これは、
すべての分岐によつて選択された２個のアドレス
のうち、少くとも１個を発生する。もう１個のア
ドレスは、同じNA・フイールドからも発生する
し、前記の制御記憶スプラツタ群からも発生す
る。 第７のフイールドは、32〜39ビツト番目に相当
するＦ・レジスタ・コントロール・フイールドで
あつて、Ｆと称する４ビツトの部分と、FKと称
する次の４ビツトの部分とに分割されている。該
ＦおよびFK・フイールドは、Ｆ・レジスタと
Ｆ・バスの領域において多くの要素のロードとス
トローブとを制御するために使用されている。す
なわち、Ｆ・レジスタ３８とマルチプレクサ４３
のサブパートであるF′およびAS′・デバイス群の
ストローブを制御する。これらのデバイスのうち
で、どれがロードされるか、また、そのロードに
はいかなるソース群を該デバイス群が使用するか
について、すべて該ＦおよびFK・フイールドが
制御する。 第８のフイールドは40〜47ビツト番目に相当
し、Ｋ（定数）フイールドであつて、Ｉ・バス１
４を動作せしめるために使用される。Ｋ・フイー
ルドは、８ビツト・フイールドで、Ｉ・バスに入
力されるすべての定数に対して、右側の８ビツト
を供給する。定数の左側の16ビツトは、以下に説
明されるＩ・バス・フイールドによつて制御され
る。このＫ・フイールドは、KONデバイス７０
と直接的に関連している。 第９のフイールド群は、制御記憶の48〜63ビツ
ト番目に相当し、DRAM１１およびBRAM１２
にアドレスすること、および、その制御に主とし
てかかわるものである。DWは２ビツト・フイー
ルドで、DRAMへの書き込みを制御するために
使用される。すなわち、１個のビツトについて
は、DRAMのもつとも左側の（最大の重みを有
する）８ビツトへの書き込み操作を制御し、他の
１個のビツトについては、（DRAMの）もつとも
右側の（最小の重みを有する）16ビツトへの書き
込み操作を制御するものである。DWの次の50ビ
ツト番目に相当するのは（BW・フイールド）
BRAMの両要素への書き込み操作を制御するた
めに使用されているが、この書き込みは常に同時
に行われている。BWの次はDS・フイールドで、
５ビツトの長さを有し、DRAM１１における32
個のレジスタ群のうち１個を選択する。また、次
のDM・フイールドは56〜57ビツト番目に相当
し、DRAMと連動した選択／変更フイールドで
あつて、DRAMのアドレス作業を検定するため
に直接DRAMを選択するか、Ｆ・レジスタ３８
の３種の異る機能のいずれかを選択することを可
能にする。 Ｂ選択（BS）・フイールドは、60〜63ビツト番
目に相当し、BRAMにおける16個のレジスタ群
のうち１個を選択するために使用される。（DM
とBSとの間の）58〜59番目の２ビツトからなる
フイールドは、BRAMへのアドレス作業のため
の選択／変更フイールド（BM）である。該BM
−フイールドは、DRAMへのアドレス作業と類
似の作業を実行するが、ただし、BRAMおよび
DRAMの双方に対して相互独立の選択／変更が
可能なように分離されているかぎりにおいてであ
る。 第10番目のフイールドはGP・フイールドで、
７ビツトの長さ（65〜71ビツト番目相当）を有
し、処理装置のなかで行われる極めて多くの汎用
マイクロプロセツサの演算を制御するために使用
される。たとえば、それはさまざまな双安定フリ
ツプ・フロツプ群をクロツクすることとか、多様
な制御機能をイネーブルの状態にすることとかで
ある。GP・フイールドは、さらに、CPUから制
御パネル９０へのアクセスを制御するのに使用さ
れるが、これは制御パネルに入・出力データを与
えること、およびそこにふくまれる多種のフリツ
プ・フロツプ群を制御することである。 第11番目のフイールドは、RB・フイールドと
よばれ、72〜73ビツト番目に相当しており、Ｒ・
バス１３上にデータを供給することを制御するも
ので、この場合１ビツトはBRAMを、他の１ビ
ツトはDRAMを、それぞれ制御している。 第12番目は、BA・フイールドで、74〜79ビツ
ト番目に相当し、BALU５５すなわち入力（源）
としてＩ・バスとＷ・バスを有し、また、Ｙ・レ
ジスタ２４を動作せしめるために用いうる、算
術／論理ユニツトの諸機能を制御するために使用
されている。 第13番目のフイールドは、IB・フイールドで、
80〜83ビツト番目に相当し、いかなるデータ源が
Ｉ・バス１４に向けてイネーブルな状態になりう
るかを制御するために使用される。このIB・フ
イールドは、データ・ラツチをイネーブルな状態
にすること、または、Ｆ・レジスタを拡張符号化
すること、または、定数を選択するか、もしく
は、Ｉ・バスへの多様な入力組合せにおいて
BRAMを選択するかの、いずれかを可能にする。
第14番目のフイールドは、SH・フイールドで、
84〜89ビツト番目に相当し、すでに説明したＷ・
バス・ソーシングとシフタ群の双方を制御するた
めに使用される。 最後のフイールドは、DA・フイールドと称
し、90〜95ビツト番目に相当するが、これは
BA・フイールドにおける６ビツトと類似の６個
のビツトを有していて、DALU１５への機能制
御をするものである。 CPUに対する制御記憶装置（第５図）は、実
際には、２個存在する。すなわち、上位バンク８
０と、下位バンク８１とである。該上位バンク
は、次段のアドレス・ゼネレータ４４によつてア
ドレスされ、該下位バンクは、現に作業している
制御記憶ワードのコンテント（複数）の部分によ
つて直接にアドレスされている。より一層通常の
タイプの分岐では、上・下位両バンクとも、次段
のアドレスの基本的なソースとして制御記憶ワー
ドのNA・フイールドを使用し、それを上・下位
両バンクへの２個のアドレスが本質的に同一のも
のになるように、なんらかの方法で変更を行う。
その他の分岐では、次段のアドレスとPROM・
ゼネレーテツド・スプラツタとの間で選択する分
岐の場合は、下位バンクは現に作業している制御
記憶ワードから次段のアドレス・フイールドをそ
のまま受信するが、上位バンクの方は現に作業し
ている制御記憶ワードからスプラツタ・アドレス
を受信する。該制御記憶装置がこのように分割さ
れるので、システムは２種の可能な次段のアドレ
ス・制御記憶ワードの同時アクセスができるし、
また、制御レジスタ８２にデータをクロツクする
直前に、どのワードが現に作業している制御記憶
ステツプのほとんど最後まで使用されようとして
いるかを確定する操作の延期ができるのである。
該制御記憶装置についての詳細は、以下に説明さ
れるとおりである。 CPUとフアームウエアが連繋してある特定の
制御処理演算を実行する仕方は、たとえば、(a)記
憶装置からワードを読み取る、(b)記憶装置から他
のワードを読み取るために、次段のアドレスに書
き込む、(c)記憶装置へワードを書き込む、(d)諸演
算が全部CPU内で行われるようなある型の反復
アルゴリズムを実行する、があげられるが、これ
らについて説明しよう。所与の状況は典型的で、
代表的な演算についての説明である。 記憶装置からワードを読み出す場合は、制御記
憶ステツプの期間中、制御記憶ワードはRB・
BS・およびBMの諸フイールドを介して、
RAM・バス１３に向けてBRAM１２からのワー
ドを仮想記憶アドレスすることをイネーブルな状
態にするであろう。SH・フイールドは、アウタ
ー・バスとＷ・バスのソーシングを条件づけし
て、RAM・バス上の信号群をセレクタ２０を介
してアウター・バス１７に向けてイネーブルの状
態とし、次いでシフタ１９を介してＷ・バス８４
に向けては変更不可能な状態にする。該Ｗ・バス
はBALU１５への入力となり、BALU１５はこ
のＷ・バスへの入力を直接自身の出力とするよう
イネーブルな状態とするために、BAによつて条
件を与えられる。同時に、LB・フイールドは、
Ｙ・レジスタ２４をロードして、Ｙ・レジスタに
アドレスを伝送せしめる。 次のフアームウエア・ステツプでは、LB・フ
イールドは指令を出して、１個の記憶要求が出さ
れ、かつ、ローカル・バスに供給されるアドレス
がかかる要求を構成するために使用されるべきで
あるとの指示をして、ローカル・バスに１個の要
求が向けられるようにする。コマンド線路群７１
は、１個の記憶読み出し要求が出されるよう指令
すべきことを、Ｆ・フイールドおよびＦ・Ｋフイ
ールド（第２図７２に示す）によつて条件が与え
られる。アドレス・マルチプレクサ２５は、24本
のアドレス線路群を介して、ローカル・バスに向
けてＹ・レジスタのコンテント（複数）をイネー
ブルな状態にするように条件が与えられる。キヤ
ツシ／MMU記憶装置は、ローカル・バス上のす
べての情報の使用・移動をモニターし、制御し、
要求確認を行う。一方で、CPUは次のフアーム
ウエア・ステツプに演算を進行する。次のフアー
ムウエア・ステツプでは、ローカル・バス・フイ
ールドはストールを特定し、ローカル・バス・サ
イクルの終端が検出されて、データをキヤツシ／
MMU装置からローカル・バスを介してCPUデー
タ・バツフアにリターンするまでは、CPUが上
記フアームウエア・ステツプから離れないように
指令する。このリターン・サイクルが検出される
やいなや、ストールは終つて、CPUはこの読み
出しサイクルの第４番目のステツプに入る。 該第４番目のステツプは、そこにおいてフアー
ムウエアがデータ・バツフア中に存在するデータ
を用いる１個のLB・フイールドを特定し、かつ、
該データをCPUによる使用のためにＩ・バス上
へとソースするごときステツプである。該LB・
フイールドは、かくて、１個の16ビツト長のワー
ド、もしくは、１個の24ビツト長のアドレスのい
ずれがソース・バス上に要求されるかに対応し
て、DW・ドライバ３５またはDA・ドライバ３
４のいずれかをイネーブルの状態にする。次い
で、Ｉ・バス・フイールドは、ソース・バスすな
わちその24ビツトのすべてか、もしくは、24ビツ
トに拡張符号化された16ビツトかが、Ｉ・バスに
向つてイネーブルの状態にされるよう特定する。
Ｉ・バスにおいては、１個の16ビツト・ワードが
データ・バツフアから受信されているものと仮定
して、DA・フイールドがDALUを介してＩ・バ
スから読み出しを行うことを可能にし、DW、
DS、およびDMの各フイールドが、DRAM中の
32個のレジスタ群のうちの１個にアドレスと書き
込みを行うことを可能にする。これは、該制御順
序の第４番目のステツプを完結することになる。
その第１番目はＹ・レジスタをロードし、第２番
目は読み出し要求を行い、第３番目は戻つてくる
データを待ち、最後に第４番目として、データを
取り出してCPU内のレジスタ群の１個にそれを
コピーせしめる。 上記システムにより実行される演算の第２の典
型的な順序は、算術演算におけるオペランド（複
数）の操作である。その操作とは、記憶装置から
取り出されたオペランドを、データ・レジスタ群
の１つに加算すること、および、その加算後に、
結果をデータ・レジスタにリターンして、さら
に、その結果がひきつづいて記憶装置に書き込み
戻されるように、書き込み・データ・バツフアへ
と置いてやることである。この演算順序は、それ
以前の演算で対照されるストールに続くことにな
る。このステツプは、該データをイネーブルな状
態にしたステツプであつて、そのデータとは、ワ
ード・オペランドの場合には、データ・バツフア
３１からＬ・バスとデータ・マルチプレクサ群と
を介して、ソース・バスに向けてイネーブルな状
態にされるワードのことである。その後に、Ｉ・
バス・フイールドは、ソース・バスと、符号拡張
デバイス５２を介して拡張される符号と、複数の
データ・ラツチ５１とが、インナー・バスに向つ
てイネーブルな状態になるように特定する。同時
に、Ｒ・バス制御・フイールドは、当の特定され
たデータ・レジスタが、DRAM１１からＲ・バ
ス１３に向つてイネーブルの状態になるように特
定する。DA・フイールドすなわちDALU制御フ
イールドは、DALUがＲ・バス１３上の24ビツ
トを、Ｉ・バス１４上の24ビツトに加算するよう
条件づけがなされるべきことを特定する。この論
理１５は、その出力として合計値を表わす24ビツ
トを有することになろう。DWビツトは、DALU
の出力がDRAM１１へと書き込み戻されるべき
ことを指令するであろう。 同時に、DALUの出力は、SH・フイールドを
介して、Ｗ・バスに向つてイネーブルの状態にお
かれよう。この（SH）フイールドは、セレクタ
２０がアウター・バスに向つてイネーブルな状態
におかれ、さらに、その目的のためにDALU出
力をＲ・バス出力の代りに選択するように条件が
与えられるであろう。また同時に、シフタ１９−
１は、アウター・バスのコンテント（複数）を変
更なしに書き込み・バス８４へと通過せしめるよ
うに条件が与えられよう。ソース・バス３３と同
様、LB・フイールドもDW３５を特定し、書き
込み・バスがセレクタ２９を介して、Ｗ・レジス
タの左半分に向つてイネーブルな状態にされるよ
う特定しているはずである。このことは、すべて
１個のフアームウエア・ステツプで起きる。これ
は加法演算であるゆえに、おそらく加算からのオ
ーバフローが、テスト論理３０で特定されたテス
トによつて試験されることになるのであろう。次
のアドレス論理は、１個のアドレスを発生し、該
アドレスは、もしオペランドが直ちに記憶装置に
書き込み戻されるならば、特定のエントリーに
“go”を指令する。他のアドレスは下位バンクへ
向うが、オーバフロー条件を取扱う次のステツプ
をとるものとして発生せしめられる。 第３番目の演算は、記憶装置へ１個のオペラン
ドを書き込む手続からなりたつている。この演算
は、実行にあたつて、次の３つのフアームウエ
ア・ステツプをとることになろう。その第１のス
テツプは、該オペランドが書き込まれるべきアド
レスが、Ｙ・レジスタ２４のなかにロードされる
ようなステツプである。第２のステツプは、書き
込まれるべき該オペランドを、Ｗ・レジスタ２８
のなかに置くことである。第３のステツプは、ロ
ーカル・バス要求が記憶書き込みの特定を条件と
して、キヤツシ／MMU装置が受信し実行しうる
ように、ローカル・バスにアドレスされること
を、LB・フイールドが特定するステツプである。 上記第１のステツプは、Ｙ・レジスタ２４をロ
ードして、上記アドレスをおそらくBRAM・ラ
ンダム・アクセス記憶装置のなかの16個の位置の
１個から獲得するのであろう。これは、Ｉ・バス
に条件を与えて、Ｉ・バスがBRAMの出力を見
とるようにすることによつて実行されよう。
BS・フイールドは、16個のBRAM・レジスタ群
のうちどれがこの目的でアドレスされたかを指示
するであろう。BALU５５は、BA・フイールド
によつて制御されるが、Ｉ・バスのコンテント
（24ビツト）をその出力端子にパスするような条
件が与えられるであろう。LB・フイールドは、
「Ｙ・レジスタをロードせよ」と指令するフイー
ルドである。Ｙ・レジスタへの入力はBALUの
出力であるがゆえに、LB・フイールドは選択さ
れたBRAMのコンテント（複数）を、Ｙ・レジ
スタに伝送することになろう。次の制御記憶ステ
ツプは、該オペランドをその基点から取り出す
が、それはいつでも該基点が、この場合、たとえ
ば32個のDRAM位置の１個であるときに行われ
る。DS・フイールドは、上記32個のDRAMのど
れがイネーブルな状態にあるかを選択することに
なろう。RB・フイールドは、上記DRAMをＲ・
バスに向つてイネーブルな状態におくことになろ
う。SH・フイールドは、セレクタ２０を介して、
アウター・バス１７にRAM・バスをセレクト
し、シフタ１９を介して、全くシフトをおこさず
に書き込み・バス８４にアウター・バスをセレク
トするであろう。LB・フイールドは、Ｗ・レジ
スタの左半分をロードするよう特定するであろ
う。この演算は、Ｗ・セレクタ２９が書き込み・
バスの右３分の２をＷ・レジスタの左半分に対し
てイネーブルな状態とする条件づけによつて実行
され、かつ、Ｗ・レジスタはその左半分にロード
することが可能にされるであろう。 最後に、第３番目のフアームウエア・ステツプ
が実行されることになろう。この第３番目のフア
ームウエア・ステツプにおける唯一の本質的な演
算は、ローカル・バス・フイールドすなわち
LB・フイールドが、ローカル・バス・書き込み
を記憶装置に特定指示することである。該演算
は、Ｆビツト群とFKビツト群とをローカル・バ
スへ行くコマンド線路群として用い、これらが記
憶書き込み演算であることを、キヤツシ／MMU
装置に指示することである。上記アドレスは、
Ｙ・レジスタ２４から仮想アドレス・セレクタ２
５を介して、ローカル・バスに向つてイネーブル
な状態とされるであろう。該データは、Ｗ・レジ
スタ２８からローカル・バスに向つてイネーブル
な状態にされるであろう。キヤツシ／MMU装置
は、すべてのローカル・バス伝送の中継をし、上
記演算を記憶書き込みサイクルとして認知し、ア
ドレスを取り出し、それをマツプして、該データ
に伴う記憶装置へと伝達し、これが記憶書き込み
演算であることを、記憶装置に向うシステム・バ
ス上に指示することになろう。 CPUが実行しうる第４番目の典型的な動作は、
二重プレシジヨン・オペランドが、右または左に
あるビツト数だけシフトされることである。 上記オペランドは２個ともBRAMに存在する。
すなわち、当の２個のオペランドがBRAMのな
かにあると仮定して、第１番目のフアームウエ
ア・ステツプは、これら２個のオペランドの右半
分の伝送を、Ｑ・レジスタに向けて開始するであ
ろう。この演算の進行は次のようである。BS・
フイールドは、該BRAM１２内にこのオペラン
ドをふくむ16個の位置の１個にアドレスするよう
な条件が与えられるであろう。Ｒ・バス・フイー
ルドはRAM・バス１３を制御し、DRAMの出力
の代りにBRAMの出力を取り出すように条件が
与えられるであろう。SH・フイールドは、セレ
クタ２０を介して、アウター・バスにＲ・バスか
らのデータを伝送するように条件を与えられる
が、これはSH・フイールドをアウター・バスに
向つてイネーブルな状態とし、Ｒ・バスから
SH・フイールドの入力を選択することによつて
行われるであろう。また、SH・フイールドは、
Ｑ・レジスタとＷ・バスが両方ともアウター・バ
スのコンテント（複数）を受信すべきことを特定
し、かつ、Ｑ・レジスタがSH・フイールドをロ
ードするようにクロツクするであろう。この演算
は、BRAMにアドレスされた該オペランドが、
Ｑ・レジスタに伝送させるようにさせるであろ
う。 次のステツプもしくは次の複数のステツプで
は、上記の複数のシフトが実際に行われるであろ
う。このステツプでは、BRAMにおいて第２番
目のオペランドをふくむ２個のレジスタのうちの
１個が、Ｂ・セレクト・フイールドによつてアド
レスされ、該BRAMはRB・フイールドを介して
RAM・バス１３に向つてイネーブルな状態にさ
れる。そこで、RAM・バスは、セレクタ２０を
介して、アウター・バスに向つてイネーブルな状
態となるであろう。SH・フイールドは、どちら
の方向で、また、何個のビツトに対してシフトが
実行されるかによつて、多数の数値のいかなるも
のをも取ることになろう。該SH・フイールドは、
１，２，もしくは４ビツトのいずれの左側シフト
または右側シフトをも選択することができる。こ
れらのいかなる場合でも、Ｑ・レジスタはアウタ
ー・バスの延長として結合せしめられ、32ビツト
のオペランドを生成するものと考えられている。
実際には、それは40ビツト・オペランドなのだ
が、アウター・バスの左側の８ビツトは無視され
うるのである。該32ビツト・オペランドは、特定
のSH・フイールドによつて指示され、左側もし
くは右側のいずれかの方にシフトされる。右側の
16ビツトはＱレジスタにリターンされ、左側16ビ
ツトおよび無視された８ビツトとともにＷ・バス
上に伝送される。この演算は、シフト距離を制御
しおわつたSH・フイールドによつて制御される。 該オペランドがアウター・バスからＷ・バスへ
シフトされ、かつ、Ｑ・レジスタからふたたび
Ｑ・レジスタへ戻された後に、SH・フイールド
はＱ・レジスタがシフトされた該オペランドを再
びロードせしめる一方で、同時にBW・フイール
ドは、Ｗ・バスのデータがすでにアドレスされた
BRAMの位置に書き込まれるようにしている。
かくて、Ｂ・レジスタとＱ・レジスタ双方のコン
テントはシフトされて、ふたたびＢ・レジスタお
よびＱ・レジスタにリターンしたことになる。こ
のシフトに連動されている特定のエンド効果は、
これがオープン・シフトか回転シフトかアリスメ
テイツク・シフトかのいかんによらず、CPU内
の制御フリツプ・フロツプの１つの機能であるこ
とである。この型のステツプは、その中で実際に
シフトが完了し、さまざまな組合せにおけるある
時間数で実行されるものである。たとえば、仮り
に５箇所で左側シフトをしたとしても、１ビツト
だけ左側シフトした１個のステツプが、４ビツト
だけ左側シフトした１個のステツプに引きつがれ
ることになろう。また、たとえば、右側へ３ビツ
トシフトすることは、まず２ビツト次いで１ビツ
トの右側シフトを要することもあろう。 さて、上記の最後のシフトが完了した後、すな
わち、該オペランドがアドレスされたBRAM位
置およびＱ・レジスタのなかに正しく１列に配列
された後、該最終ステツプはもはや１個のシフト
も生ぜしめないで、その代りに、Ｑ・レジスタの
コンテントをそれがもとロードされてきた
ERAM位置へと逆にリターンする。この演算は、
次のように行われることになろう。上記Ｉ・バス
は、Ｉ・バスがＱ・レジスタによつて動作せしめ
られるように特定するであろう（２進法「０」の
８ビツトによつて拡張されたＱの16ビツト）。次
いで、上記DALU１５は、DA・フイールドによ
つて制御されて、それがＩ・バスを変更のないま
まで通過するようにするであろう。上記SH・フ
イールドは、それがセレクタ２０を介して変更の
ないままで、DALUを、アウター・バス１７に
向つてイネーブルな状態にしてから、ふたたびシ
フタ１９を介してＷ・バス８４に向つてイネーブ
ルな状態にするように、選択されることになろ
う。上記フアームウエアのなかのBW・ビツト50
は、該Ｗ・バスから該BRAMのローデイングを
条件づけるためにセツトされ、上記BS（Ｂ・セレ
クト）ビツト群は、BRAMにおける16個の位置
のいずれがシフトされたオペランドを受信するこ
とになるのかを特定するよう条件を与えられるで
あろう。この演算は、すべていくつかのフアーム
ウエア・ステツプで起るが、たいていは３個かそ
れ以上が通例である。いま、１個のステツプが、
１個の40ビツト・オペランドを創り出すＱ・レジ
スタにロードするために使用されるとして、次に
１個あるいはそれ以上のステツプが、該オペラン
ドを要求されたとおりにシフトするために、また
さらに、１個のステツプが上記Ｑ・レジスタのコ
ンテント（右側の16ビツト）を該演算を完了させ
るためにBRAMにリターンするために、それぞ
れ使用されることになろう。 第５図は、上位および下位バンク制御記憶装置
PROM８０および８１を、それぞれ図示したも
のである。さらに詳しくは、その両者が最大速度
をうるために結合されまたは対化されている態様
を図示したものである。制御記憶の両バンクの
各々は、１個あるいはそれ以上のPROMをふく
み、該PROMの各々は複数のエレクトロニツ
ク・チツプをふくんでいる。一例をあげると、各
バンクの記憶容量は、1024（1K）のアドレス可能
な位置で、各位置が96ビツトを有するものであり
うる。たとえば、各1Kには24個の４チツプがあ
り、各チツプは記憶の４ビツトを有する。演算速
度を増大せしめるために、各バンクは少くとも２
個のPROMを有し、そのうちの１個は、制御記
憶装置にふくまれる他の要素における伝播速度を
補正するために、各バンク中のもう１個よりは速
度が速い（より少ない伝播時間をもつている。）
該両バンクは、現在作業しているフアームウエ
ア・ワードおよび次段のゼネレータ４４からくる
諸分岐決定を、効率的に収納するために主として
用いられている。１個のバンクは該フアームウエ
ア・ワードによつて直接アドレスされるように組
織されており、その一方では、他のバンク（たと
えば、上位バンク）は、該フアームウエアおよび
もしくは１個のフアームウエア・ワードの派生機
能手段およびCPU１００にふくまれる多種の論
理要素群によつてアドレスされるように組織され
ている。したがつて、該上位バンクは１個の多重
化された入力を要求し、かつ、以下に説明される
ように、上位バンク中の２個のPROMのうち１
個には、いずれのバンクにもふくまれている他の
PROM群のいかなるものに比しても速いアドレ
ス伝播時間が与えられている。このことは、実際
的な方法としては、２個のPROMを使用するこ
とによつて行われている。その各々は増大された
演算速度、すなわち、より少ない伝播時間を有し
ている。 上記制御記憶装置PROMを対化する目的は、
まず次段の制御記憶アドレスを発生するために必
要な時間量を低減せしめ、また、該アドレスに対
し適切なデータを選択し、さらに、該制御装置の
出力レジスタであるいわゆるMLR８２と称する
主要制御記憶データ・レジスタに向つて該アドレ
スをイネーブルな状態にすることにある。従来技
術においては、これは単一セツトの制御記憶装置
PROM群を用い、かつ、該PROM群に供給され
るアドレスを選択することによつて行われてい
た。そのような場合には、制御記憶論理を介して
データを伝播するために要求される時間は、アド
レス選択時間、すなわち、該PROMへのアドレ
ス入力の変更から出力が安定する時刻までの時間
である。典型的な制御記憶装置PROMにとつて
は、この時間はいわゆる「イネーブル時間」より
もはるかに長い。１個のイネーブルな入力を有す
る制御記憶装置PROM群は、アドレスされた出
力群が供給されうる（イネーブル時間）よりもは
るかに速くオンにしたりオフにしたりされうるの
が特徴的である。したがつて、ここでの基本的な
アプローチは、該制御記憶装置PROM群を、２
つのグループまたはバンクに分類して、一方で
は、各グループのそれぞれのアドレスたとえば２
個の分岐アドレスのうちの１個が、同時に前記複
数の制御記憶チツプを介して伝播しうるように
し、かつ、他方では、使用すべきアドレスに関す
る決定を、該決定が上記２グループまたはバンク
の１個または他の１個の出力をイネーブルな状態
にすることにより実現される全く最後の時点まで
遅らせるようにすることである。 上記に説明されたCPUにおいては、他のある
種のコンピユータと同様に、いわゆる分岐演算と
よばれるものはすべて、一対のアドレスの１個の
選択を有している。この一対のアドレスの１個
は、現ステツプにおいて制御記憶ワードによつて
直接的に供給されるもので、他の１個は、現ステ
ツプにおいて使用可能なデータからどちらかとい
えば間接的に発生せしめられるものである。本発
明に係るCPUにおいては、このような一対のア
ドレスは、すべての分岐が２個のアドレス、すな
わち１個は下位バンクに対するもので、他の１個
は上位バンクに対するもの、のうちから選択した
アドレスからなりたつような仕方で保持されてい
る。この場合、該下位バンクは、000から3FFに
いたる範囲（ヘキサデシマル）でアドレス群を使
用することができ、また、該上位バンクは、400
から7FFの範囲（ヘキサデシマル）で記憶アドレ
ス群を制御することができる。 この制御記憶装置の分割方法を実現するために
使用された構造は、第５図のブロツク・ダイアグ
ラムに示されている。みられるとおり、該制御記
憶装置は、PROM２５１から２５５にいたる５
セツトの制御記憶要素に分割されている。要素２
５１および２５２は、図中カツコの中に示されて
いるように、合計24個の制御記憶チツプ（うち19
個は２５１に、５個は２５２にふくまれる。）を
ふくみ、制御記憶装置の下位バンクのためのデー
タを収納している。要素２５３，２５４および２
５５（合計29個のチツピをふくんでいる）は、上
位バンクのためのデータを収納している。これら
の要素には、３種の集積回路が使用されている。
すなわち、要素２５１は、典型的な60ナノセコン
ドのアドレス伝播時間を有する、19個の1K
（1024）×４ビツトの制御記憶チツプからなりたつ
ている。要素２５２と２５３とは、典型的な50ナ
ノセコンドのアドレス伝播時間を有する、特に選
定された1K×４ビツトの制御記憶チツプからな
りたつている。要素２５４と２５５とは、典型的
な40ナノセコンドのアドレス伝播時間を有する、
選定されたら12×４ビツトの制御記憶チツプから
なりたつている。 上記論理中になにゆえ異る伝播時間を有するチ
ツプ群または回路群が用いられているか、その理
由は２つある。その１つは、要素２５３，２５４
および２５５の諸部分は、それらに対応する要素
２５１および２５２にくらべて、上位バンク・ア
ドレス・マルチプレクサ２５６を経由する伝播時
間を補正するために、より高速のものとして選定
されていることである。もう１つは、要素２５
２，２５４および２５５が、それぞれ要素２５１
および２５３よりも高速のものとして選定されて
いる理由として、MLR８２への諸要素の出力と
直列に入つている予備論理２５９のなかで要求さ
れる伝播遅れがあることである。 該上位バンク・アドレス・マルチプレクサ２５
６は、次段のアドレス・ゼネレータ４４にふくま
れ、すべてのフアームウエア分岐の期間中に選択
されている２個のアドレスのうちの１個を供給す
るために使用されている。上記下位バンク・アド
レス（下位バンク制御記憶装置PROM群により
用いられるアドレス）とは、制御記憶ワード
（NA・フイールド）に存在する次段のアドレス
であつて、該制御記憶ワードにおいて直接的に選
択されるアドレスのことである。上位バンクに用
いられる分岐のために使用される他のアドレスと
は、NA・フイールドのなんらかの派生論理か、
もしくは、PROM群、すなわち、上記の分岐の
型にしたがつて選択されるMUX２５６への３個
の入力によつて示されるごとき、CPUにおける
他の論理であるPROM群から論理的に発生せし
められるアドレスのことである。ここで他の論
理、すなわち、PROM群は、該論理と上位バン
ク・アドレス・マルチプレクサが、下位バンクの
アドレス経路には存在しない付加的な伝播時間を
まず選択してから、次にそれを使用する。これら
２個のアドレス径路間の時間差は、それに直列に
配列されている制御記憶チツプ群の速度における
時間差によつて補正される。直接のアドレス径路
を有する１個のバンク（すなわち、下位バンク）
を使用することによつては、単にいくつかの
PROMが増大された速度をもつことを要求され
るだけであるが、万一１個のMUXたとえば
MUX２５６が両バンクに対して使用されたとす
ると、すべてのPROM群が同一の伝播時間を与
えるために速度を増大させねばならぬことであろ
う。 これまで記述されてきたように、該上位バン
ク・アドレスMUX２５６までの、またそれを介
しての伝播の遅れは、上位バンクのより高速の
PROM群によつて受信されるアドレス・ビツト
群を発生しているのであつて、それらは下位バン
クにおける対応PROM群にくらべて斉しくより
高速である。 予備論理２５９は、各バンクの最高速の
PROM群からの出力端子に接続される。その
PROM群とは要素２５２，２５４および２５５
であるが、この予備論理２５９は、次の制御記憶
ワードの若干の予備論理的的解読を、MLR８２
にそれをラツチする以前に実行するものである。
すなわちこの演算は、上記DRAM１１および
BRAM１２に対するアドレス入力群を発生し、
かつ、そのアドレス入力群が制御記憶サイクルに
おいて早期に使用可能であるべき、セレクト／モ
デイフアイ論理５３をふくみうる。さらに詳しく
は、該アドレス入力端は、主クロツクがデータを
MLRの中へイネーブルの状態にした後は発生さ
せられるために待機することはできず、該クロツ
クの移行が起つた直後使用可能になるように、
MLRへの入力端子において発生させられねばな
らない。 下位および上位バンクの中の１個の制御記憶ワ
ードを選択するために用いられる２個のアドレス
に対するソースは、次のごときものである。下位
バンク・アドレスであるNAは、現に作業中のフ
アームウエア・ステツプのための制御記憶ワード
から直接にくる。かくて、NAは、該制御記憶ワ
ードがMLR８２へとクロツクされた直後に使用
可能となる。該アドレスNAは、要素２５１およ
び２５２の双方への１個の入力である。マルチプ
レクサ２５６の出力端子における上位バンク・ア
ドレスは、要素２５３，２５４および２５５への
入力となり、CPUにふくまれる多数の論理機能
から派生する１個の論理である。本発明の実施に
係る該アドレス・マルチプレクサは、該上位バン
クによつて使用されうる８個の異る機能アドレス
を発生することができる。これらの機能アドレス
は、該制御記憶ワードにおいて特定されうる８個
の可能な分岐型から得られた結果である。 これら８個の分岐型とは、第６図の表中に示さ
れているように、X0からはじまつて、X1，XA，
XB，XR，XE，XWおよびXLにいたる型として
知られている。このうち、X0およびX1の分岐型
は、もつとも一般的な分岐型であつて、基本的に
NA・フイールドの直接的論理機能の１つであ
る。かかる分岐型は、ロウ・オーダ・ビツト
NA10、Unchanged NA(A)もしくは
Complemented NA（）とともに、NA・フイ
ールドを使用する。他の６個の分岐は特定の目的
のために使用されている。該XA・分岐は、新し
い指令のopcodeの解読を始めるために適当なス
ターテイング・アドレスを選択するために使用さ
れている。該XB・分岐は、CPU内で可能である
アドレス・シラブル群の最初の解読を実行するた
めに使用されている。該XR・分岐は、たいてい
の場合、オペランドの読み出すルーチンの実行の
ためのスターテイング・アドレスを選択するため
に使用されるか、または、直ちに実行が可能であ
る一定の指令の実行のために使用されている。該
XE・分岐は、個別の指令アルゴリズムを実行す
るために用いられている複数のフアームウエアル
ーチンのスターテイング・アドレス群の間で選択
を行うために使用されている。該XW・分岐は、
該オペランドを貯蔵するために用いられる多数の
ルーチンのうちから１個を選択するために使用さ
れている。該XL・分岐は、該フアームウエアの
制御下で、フアームウエア・スプラツタの簡略化
を可能にするために使用されている。このXL・
分岐は、リンク・レジスタのコンテント（複数）
を用い、そのコンテントは、フアームウエア制御
下で、上位バンク・アドレスの４ビツトを制御す
るためにロードされうるものである。 主要な分岐、XA，XB，XR，XE，XWおよ
びXLは、それらのハイ・オーダ・ビツトとして、
NA・フイールド中の２個のハイ・オーダ・ビツ
ト（NA1およびNA2）を使用するが、残りの８
ビツトは異る仕方でそれらの特定のアドレスとし
て発生せしめる。 XA・スプラツタは、XAの次段アドレスのビ
ツト３からビツト10にいたるビツト群を発生する
ため、５個のXA・PROMの出力を使用する。 XB・スプラツタは、３個の定数信号と、２個
の２進法「１」（11）と、１個の２進法「０」
（０）と、１ビツトのＦ・レジスタ３８、および
１個のPROMからの４個の出力とを使用するが、
このPROMはＦ・レジスタによつてそのNA・フ
イールドのビツト７からビツト10にいたるビツト
群を発生するために動作せしめられている。 XR・スプラツタは、３個の２進法「０」
（000）を使用して、その状態が１つの指令型（の
信号）に関係している１個の制御フロツプ
（KOP）のコンテント（複数）を有する第２のビ
ツトを発生せしめ、かつ、１個のXR・PROMよ
りビツト７からビツト10にいたる、最後の４ビツ
トを発生せしめるものである。 XE・スプラツタの第３番目のビツトは、前述
の指令型の信号である。次のビツトは、Ｆ・レジ
スタのビツト０が「０」であるかどうかを指示す
る。さらに次のビツトは、Ｆ・レジスタ３８のビ
ツト１からビツト３にいたるビツト群がすべて
「０」であるかどうか、また、Ｆ・レジスタの４
から８にいたるビツト群が該NA・フイールドの
ビツト６からビツト10にいたるビツト群として使
用されているかどうかを指示する。 XW・スプラツタは、１個の信号群の組合せを
使用する。この信号群とは、１個の定数「０」お
よび４ビツトからビツト６にいたるビツト群に対
して、オペランド・サイズ型の信号を解読し、か
つ、分類する１個のPROMからくる３個の出力
である。ビツト７は論理ビツトで、ビツト８はオ
ペランド群をアドレス群と非・アドレス群とに分
類するPROMの１個の出力である。また、最後
に２個のビツトはXW・PROM出力であつて、
その結果が記憶装置か、ベース・レジスタまたは
データ・レジスタか、あるいはいわゆるＫ・レジ
スタかのいずれに行くことになるのかを区別す
る、NAのビツト９とビツト10に相当する。 XL・分岐に対するアドレス線路群は、最初の
６ビツトに対してはNA・フイールドのビツト１
からビツト６のビツト群を使用し、次いで最後の
４個のビツト（ビツト７からビツト10まで）を発
生するためにはリンク・レジスターの４個のビツ
トを使用する。 これらの多様な出力群は、上位バンク・アドレ
スMUX２５６をふくむ８対１マルチプレクサの
セツトによつて選択される。該MUXを介して選
択される特定のアドレスは、現在作業している制
御記憶ワードの使用によつて選択されている。該
制御記憶ワードにおける分岐操作は、１個のテス
ト条件を選択し、かつ、それが満足されているか
いないかをテストすることによつて実行される。
この論理の出力は２個の信号で、１個は
TCTRUE−or NOT TRUEで、他の１個は
TCTRUE＋or TRUEである。TCTRUE−は、
第５図のブロツク・ダイアグラム中の線路２６１
上の信号で、TCTRUE＋は、同じく線路２６２
上の信号である。この両信号は、各制御記憶装置
PROMのイネーブル入力群に接続される。 所与のフアームウエア・ステツプの開始時で
は、NA・フイールドは安定となり、当のアドレ
スは制御記憶要素２５１および２５２を介して、
直ちに伝播を始める。その後の論理の動作が速け
れば速いほど、上位バンク・アドレスMUX２５
６は安定となり、当のアドレスは制御記憶要素２
５３，２５４および２５５を介して伝播を始め
る。該MUX２５６の出力端子におけるアドレ
ス・ビツト群の１個は、要素２５４および要素２
５５の間で選択を行う。なぜなら、該両要素は、
１個のより小さいワード記憶容量を有するより高
速のPROM群を装備しているからである。した
がつて、１個の1Kワード（４ビツト／ワード）
PROMに対する１本のアドレス線路であるもの
が、インバータ２６４を介して結合されている
PROM２５５のイネーブル入力１個を有する２
個の512ワード、PROMに対する１本の選択的イ
ネーブル線路となるわけである。 さらに詳しくは、要素２５４と２５５とにおい
て、それらは選択された512×４ビツトの制御記
憶PROMなのだが、そのアドレス・ビツト群は
いくらか異つて分割されている。理由としては、
１個の512ワード・PROMのみが該アドレスの９
ビツト分を受信するということがあげられる。第
10番目のアドレス・ビツトは、他のすべての制御
記憶PROMへの１個のアドレス・ビツトであつ
て、これはむしろ該512×４ビツト制御記憶
PROM群上で第２のイネーブルとして使用され
る。すなわち、要素２５４は400から5FFにいた
るアドレス群に対してイネーブルな状態にされ、
当の同じアドレス線路の反対側が要素２５５に結
合されているので、それは600から7FFにいたる
アドレス群に対してイネーブルな状態となるので
あろう。 かくて、該アドレス群が使用可能になるのが早
ければ早いほど、それらは制御記憶PROM群を
介して伝播させられる。一方で、それと平行し
て、TC（テスト条件）論理３０は、第７図に詳し
く示したように、テスト条件が満足されたかされ
なかつたかを、その後に安定となる出力群
TCTRUE−およびTCTRUE＋でもつて決定す
る。もし、表示されたポラリテイにおけるテスト
条件が満足されていれば、ロウ状態のTCTRUE
＋はPROM２５３，２５４および２５５をイネ
ーブルな状態にするであろうし、他方TCTRUE
−が「Ｈ」状態になつていれば、それはPROM
２５１と２５２をデイスエーブルな状態にするで
あろう。こうして、ワイヤードOR結合の出力群
は、番号２５７および２５８（76本および20本の
線路がそれぞれ結合されている）に示されるよう
に、アドレスされた上位バンク制御記憶位置のコ
ンテント（複数）になるであろう。しかし、該条
件が満足されないときは、TCTRUE−（not
TRUE）は別のポラリテイまたは状態を有し、
かつ、制御記憶要素２５１と２５２とをイネーブ
ルな状態にするであろうし、他方TC TRUE＋
は要素２５３，２５４，および２５５をデイスエ
ーブルな状態にするであろう。その場合、ワイヤ
ードOR結合の出力群は、アドレスされた下位バ
ンク位置のコンテント（複数）になるであろう。 制御記憶PROM群に対するイネーブル時間は、
15から20ナノセコンドが代表的なものである。こ
れは、あるPROMに対するアドレス伝播時間、
たとえば、第５図の付記にあるような、PROM
２５１に対する60ナノセコンドにくらべれば、著
しく速い。そこで、テスト条件の結果が知られる
時間からの「遅れ」が増大されて、PROM群を
介してアドレス伝播時間が制御しているというよ
りは、むしろPROM群のイネーブルな伝播時間
が制御しているといつたほうがいいような状態に
なる。これらの特別な関心が、この論理鎖を介し
てのタイミングについて払われること、すなわ
ち、上位バンク・アドレスの発生と選択を介して
の伝播時間と、制御記憶PROM群を介してのタ
イミングと、予備論理を介してのタイミングにつ
いて特別な関心が払われることの理由は、MLR
８２への入力端子におけるデータが安定していな
ければならないというその最悪の場合の時間が、
まさに主クロツクのトリガーされている時間にあ
たつているということである。このタイミングこ
そは、サイクル時間、そして、そのゆえに、
CPUの速度を制御する主要な機能の１つなので
ある。 さて、第７図についてみると、TC TRUE＋
とTC TRUE−両信号を発生するためのテスト
論理３０の詳細が示されている。該TC TRUE
＋信号は、線路２６２上のマルチプレクサ
（MUX）３０２の否定出力端子において発生せ
しめられ、一方、TC TRUE−信号は、線路２
６１上のMUX３０４の否定出力端子において発
生せしめられている。線路２６１と２６２とは、
第５図にみられるように、PROM群へと結合せ
しめられている。上記マルチプレクサ３０２と３
０４とは、各々、同一の入力を受信するために結
合された番号付の入力のように並んだ８個の入力
（０−７）を有する。上記の入力群は、マルチプ
レクサ３００の８個の出力端子群から受信される
が、このマルチプレクサ３００には実際には８個
のマルチプレクサMUX１〜MUX８が入つてい
て、その各々が８個ずつ入力と出力を有してい
る。該マルチプレクサ３００への64個の入力は、
各々テスト論理３０に示されるように、中央処理
装置１００にふくまれている多様な機能装置群か
ら１個のテスト条件を受信するために、相互に結
合されている。テストされる機能の条件しだい
で、制御記憶装置の上位バンクか下位バンクのい
ずれかがイネーブルな状態にされ、また当然アド
レスされる。該マルチプレクサへの入力群は、選
択およびもしくはイネーブル状態にされ、現に作
業している制御ワードすなわち制御記憶装置から
くるフアームウエア・ワードから受信される制御
ビツト群によつて決定される。 かくて、多種の異なる信号群、一例をあげれ
ば、数において64個であるかもしれないが、それ
らを、単一の信号が該64個の入力のうちの１個を
代表するような仕方で、分岐することが望まし
い。第７図の論理は、２レベルのマルチプレクサ
を用いて、最短の伝播時間を上記の能力に与える
ものである。すなわち、１つのレベルはマルチプ
レクサ３００をふくみ、他のレベルはマルチプレ
クサ３０２と３０４とをふくむものである。第７
図の論理は、同一信号のもつ２個のポラリテイの
いずれかにもとづいて、上記のごとき分岐を可能
ならしめる。 第７図の論理の動作は次のとおりである。マル
チプレクサ３００にふくまれる８個のマルチプレ
クサの各々の１個の入力は、該８個のマルチプレ
クサの各々のセレクト入力端子３，４，および５
において受信された３個のビツトによつて、GP0
からGP7にいたる否定出力群にそれぞれを伝播す
るために選択される。これらの３個のビツトは、
フアームウエア・ワードのTC・フイールド（ビ
ツト13からビツト15まで）から受信される。出力
群GP0−GP7は、該マルチプレクサ３０２と３０
４の各々の０から７まで番号を付けられた入力群
と結合させられる。該マルチプレクサ３０２と３
０４もまた、それらのイネーブル状態の入力端子
群において信号CRTCSP−とCRTCSP＋とをそ
れぞれ受信するために、結合せしめられる。該
CRTCSP両信号（肯定および否定）はまた、現
に作業しているフアームウエア・ワードから受信
される。さらに詳しくは、レジスタ８２を介して
伝送される該フアームウエアのなかのTP・フイ
ールドから受信されるのである。 該マルチプレクサ３０２と３０４は、たとえば
テキサス・イススツルメント社のごとき半導体販
売会社から部品番号SN74S251の名称で購入しう
るものであるが、それらは、イネーブル入力上の
信号が〔Ｌ〕状態または２進法「０」の状態にあ
れば、マルチプレクサの肯定と否定の出力の入れ
換えが可能になつている。もし、イネーブル入力
上の信号群が〔Ｈ〕の状態にあり、諸出力がフロ
ーテイングしており、図に示すような構成にある
ときは、１個のハイイネーブル入力を有するこの
ようなマルチプレクサは、第７図の論理から効果
的に取りのぞかれるであろう。かくて、みられる
ように、マルチプレクサ３０２と３０４のうち１
個だけが、いつでもイネーブルな状態にさせられ
よう。該マルチプレクサ３０２と３０４の両出力
群は、その各マルチプレクサの肯定出力が他のマ
ルチプレクサの否定出力と結合せしめられて、い
わゆるワイヤードOR・回路結合をつくりだすよ
うな仕方で、相互に結合させられる。このように
して、イネーブルな状態になつた該マルチプレク
サ３０２と３０４のいずれかにより、該
TCTRUE信号群が適当なポラリテイをもつて得
られることになる。〔Ｌ〕の状態にあるか、また
は、２進法「０」の状態にあるTCTRUE信号
は、自らが結合されるべきバンクをイネーブルな
状態にする。すなわち、もちTCTRUE−が
〔Ｌ〕の状態にあれば、下位バンクがイネーブル
な状態にされるであろう。 こうして、第７図の論理の動作からわかるよう
に、もし該CRTCSP−信号が〔Ｋ〕で、したが
つて該CRTCSP＋信号が〔Ｌ〕である場合は、
当然MUX３０４は活動し、もしくは、イネーブ
ルな状態にあり、該信号TCTRUE＋はテストさ
れている64個の条件の１個の（〔Ｈ〕か〔Ｌ〕か）
レベルを反映し、また該TCTRUE−はそのレベ
ルの逆を反映する。該制御記憶装置の上位バンク
と下位バンクとのいずれかがイネーブルな状態に
あるかは、信号TCTRUE−とTCTRUE＋のい
ずれかが〔Ｌ〕であるかによつてきまる。 該MUX２５６およびそれへの諸結合の詳細
は、第８図に示されている。さらに詳しくは、該
MUX２５６は、各々が８個の入力を有する10個
のマルチプレクサであることが示されている。こ
れら10個のマルチプレクサへの入力群は、第６図
の表で確認されている信号群と対応している。該
信号群は、第６図に記述されている８個の分岐型
と、該分岐型に対する最初の信号がそれに対応す
るマルチプレクサ２５６内のMUX１の８個の入
力端子から受信されるような仕方で、結合されて
いる。こうして、MUX１は自らの８個の入力群
に信号NA１を結合させている。同様に、MUX
２も自らの８個の入力群に信号NA２を結合させ
ている。MUX２５６の他のマルチプレクサ群の
各々に対しては、最初の２個の入力を除いて、入
力に結合されている信号群は、その大部分が異つ
ている。たとえば、MUX３は自らの第３番目の
入力に信号XA３を結合させているが、このXA
３は第６図で示したようにXA・分岐に対する上
位バンク・アドレスの第３番目のビツトに当る。
この第３番目のビツトは、いわゆるXA・PROM
のポジシヨン３からくるビツトであつて、それに
ついては記述されてはいないが、このXA・
PROMはＦ・レジスタ３８からの最初の入力群
を受信するために結合されているデコーダにすぎ
ず、その出力はマルチプレクサ２５６のMUX３
による受信のために結合されているものである。 MUX２５６の残りのマルチプレクサ群の他の
入力群もまた、第６図に記述されているように諸
入力を受信している。MUX１０の最初の２個の
入力、NA(A)およびNA（）は、さらに興味のあ
るものである。さらに詳しくは、上記２個のビツ
トは相互に補完しあうものであり、分岐操作に対
して制御記憶（PROM）位置群のよりフレクシ
ブルで能率的な対化を可能にする。従来技術にお
いては、１個の奇数番PROM位置に、ある分岐
hit条件で分岐すること、および、１個の偶数番
PROM位置に、ある分岐no−hit条件で分岐する
こと、もしくは、その逆のことが知られている。
しかしながら、そのような従来技術には限界があ
る。たとえば、いま４個の連続した位置があると
して、そのアドレスがXXX00，XXX01，
XXX10，およびXXX11（ここでＸは１個の２進
法〔１〕もしくは１個の２進法
〔０〕である）で
あると仮定すると、分岐しつつある１個の系列
は、no−hit条件もしくはhit−条件のいかんによ
つてアドレスXXX00またはXXX01のいずれかに
進むことができるし、一方、他の系列はXXX10
またはXXX11に進むことができる。しかし、位
置XXX11およびXXX01が正確に同一の情報をふ
くんでいても、それらは分別することができな
い。いいかえれば、２個の位置は同じコンテント
のために使用されるだけである。このことは、両
アドレスが奇数番であること、および、対化は奇
数／偶数番アドレスの組合せにしか可能でないこ
とによる。もつとも、別な従来技術によれば、１
個のno−hit条件が制御記憶ワードによつて特定
された位置のアドレスができるようにし、また、
１個のhit条件が２個のもつとも低位のオーダビ
ツト、たとえば両方とも２進法〔１〕のビツトを
もつより高位のオーダ・アドレスによつて特定さ
れた１個の位置のアドレスができるようにされて
いる。この方法によれば、２個の最低位のオー
ダ・ビツトがともに２進法〔１〕であるような１
個のアドレスが、２個の最低位のオーダ・ビツト
が両方とも２個の２進法
〔０〕であるか、もしく
は１個の２進法〔１〕と１個の２進法
〔０〕（ど
ちらのオーダビツトにおいても）であるようなア
ドレス群と対化しうることになる。しかしなが
ら、この方法は、共通のアドレスを、２個の最低
位のオーダをされたビツト２進法〔１〕群のみに
限つてしまつた。（または、その逆である。すな
わち、２個の最低位のオーダをされたビツトが両
方とも２進法〔１〕であるか、１個の２進法
〔１〕と１個の２進法
〔０〕であるようなアドレ
スへの、他の対化されたアドレス群の適当な変更
を有する２個の２進法
〔０〕群のみに限つてしま
つた。）。 １個のデータ処理装置においては、制御記憶装
置への次段のアドレスを発生し、もしくは形成す
ることが多種類のソースに可能であるが、上記諸
図面特に第５図および第８図に示されるようなア
レンジメントを使用することが望ましい。さらに
詳しくは、それらの図に示されている論理は、フ
アームウエアまたは制御記憶位置群の総数を低減
せしめるが、それは位置群のすべてを、選択され
た位置群の増加分に代るものとして使用すること
が可能なことによる。この演算を遂行するために
は、もつとも重みの低いビツト・ポジシヨン
（NA１０）が、X0・分岐のためにはNA10が現
に作業している制御記憶ワードに対してレジスタ
８２から受信されるNA10ビツトすなわち、NA
(A)と事実上同じであるように、また一方、X1・
分岐のためには、上記ビツトの補完であるNA
（）が使用されるように、結合されることにな
る。 １例として第９図が参照されるべきであろう。
ここでは、もし該NAアドレスが第１番目の線路
上に表示されていれば、次の下位バンク・アドレ
スも同様に表示されたごとくになる。しかし、上
位バンク・アドレスは、X0・分岐かX1・分岐の
いずれが存在するかによつて決まる。すなわち、
１個のX1・分岐が存在すれば、上位バンク・ア
ドレスは第３番目の線路上に表示される。最終の
アドレスは、信号TCTRUE−が２進法
〔０〕ま
たは２進法〔１〕であるかどうかによつて決ま
る。もし、２進法
〔０〕であれば、下位バンク
PROM群はイネーブルな状態になるであろう。
こうして、第４番目の線路に示されるように、該
最終アドレスは、もしTCTRUE−が２進法
〔０〕であれば下位バンクの方に入る。またもし、
TCTRUE−が２進法〔１〕であれば、該最終ア
ドレスは上位バンクの方に入る。分岐がX1であ
るかX0であるかによつて、該最終アドレスは、
第９図の線路５もしくは６にそれぞれ示されたよ
うになろう。さらに詳しくは、線路４上の下位バ
ンク・アドレスは、線路５および６上に示されて
いるように、上位バンクに対するアドレス群のう
ちのどれかと対化されうることがわかる。 上記の方法で、位置群のより能率的な対化がえ
られよう。第９図に示された例のバリエーシヨン
は、下位バンクの１個の偶数番アドレス位置が、
上位バンクの１個の偶数番もしくは奇数番アドレ
ス位置と対化されうること、さらに、下位バンク
の１個の奇数番アドレスもまた、上位バンクの偶
数番もしくは奇数番アドレス位置と対化されうる
ことを示すであろう。 ２ 情報伝送の概観 本発明において特に興味ある点は、１個の中央
サブシステム内および中央サブシステムとサブシ
ステム要素間の情報の伝送であつて、この場合サ
ブシステム要素とは、コミユニケーシヨンズ・プ
ロセツサ１０９、Ｉ／Ｏコントローラ１０７と
Ｉ／Ｏデバイス群１０８、およびシステム・バス
すなわちメガ・バス１０５を用いる記憶モジユー
ル群１０６をさす。該情報は、制御信号群デー
タ、および、１個の中央サブシステム内ならびに
１個の中央サブシステムと他のシステム要素群間
の上記諸要素の間を双方向に流れるアドレス群を
ふくむ。該メガ・バス１０５と該ローカル・バス
９とは、２個のデータ・ワードを並列に伝送する
能力を提供する。この２個のデータ・ワードの
各々は２バイトからなつている。すなわち、32ビ
ツト・プラス・パリテイ・ビツト、24アドレス・
ビツト・プラス・パリテイ・ビツト、およびその
すべてが異る信号線路群またはコンダクタ群上に
ある制御信号群の複数のビツトからなつている。 １個の中央サブシステム内では、キヤツシ／
MMU装置１０３、CPU１００、SIP１０１、お
よび、CIP１０２の各々は、該中央サブシステム
内の該ローカル・バスに接続されている他の諸要
素からと、その諸要素に向つての、情報のビツト
群を、受信または伝送するための回路要素群を有
している。該キヤツシ／MMU装置１０３は、該
メガ・バス１０５と付加的にインターフエイスに
なつており、またそのゆえに、該メガ・バスと接
続されている他の該回路要素群とともに、該メ
バ・バスに沿つて伝送される情報を同様に受信し
かつ伝送する回路要素群をもふくんでいる。 該メガ・バスと該ローカル・バスの動作の特徴
は全く類似していて、両者の各々はそれらに相対
して接続されているどの２個の装置間にも、デー
タ・アドレス群および制御信号群の諸ビツトを伝
送する専用および共通信号径路を介して、所与の
時間に相互の通信を可能にさせるようにしてい
る。また、該メガ・バスと該ローカル・バスとに
沿つた通信は非同期である。いかなる装置も他の
装置と通信せんとするには、１個のバス・サイク
ルを要する。該バス・サイクルが与えられると、
動作を開始する装置がマスターとなつて、全シス
テム中のいかなる他の装置にも、それが中央サブ
システム内のものであれ、メガ・バスに接続され
るものであれ、それをスレーブとしてアドレスし
うる。 大部分の伝送は、マスターからスレーブの方向
にむかう。１個の応答サイクルが要求される場合
には、動作を開始する装置または応答する装置が
マスターの役割をとり、バス・サイクルを確保し
て、１個の操作要求を目的の装置すなわちスレー
ブは装置へと伝送する。 該要求中には１個の識
別コードがチヤネル番号の形で存在し、これは該
スレーブ装置が次の応答を該マスター装置に向け
て導くことを可能にする操作要求のソースについ
てのものである。該スレーブ装置が要求された動
作を実行し、かつ、要求した装置に応答を伝送せ
ねばならないときは、該スレーブ装置は仮りにマ
スターとなり、次のバス・サイクルの期間中、動
作を開始した装置に伝送を始める。この場合後者
が１個のスレーブの役割りを演じることになる。
これらの２回のバス・サイクルによつて、上記装
置間の相互データ交換を完了することができる。
該２回のサイクル（要求サイクルと応答サイク
ル）の間バス上に介在する時間は、該２個の要素
に関係のない諸要求のために、他のシステム要素
によつて使用されうる。 １個のマスター装置は、該ローカル・バスもし
くは該メガ・バスの各々に接続するどの装置に
も、それをスレーブとしてアドレスできる。その
場合は、該バスのアドレス・リード線群上にスレ
ーブ・アドレスを置くことによつて行う。こうし
て、該CPU１００は該ローカル・バス９のアド
レス・リード群上に１個のスレーブ・アドレスを
結合せしめ、一方では該コミユニケーシヨンズ・
プロセツサが、たとえば、該メガ・バス内のアド
レス線路群上に該スレーブ・アドレスを置くこと
になろう。上にのべたように、24個のアドレス・
リード線群があつて、それらは記憶参照信号、
MREFによばれる１個の随伴する制御リード線
の状態にしたがつて、２個のインタープリテーシ
ヨンのうちのいずれかをもつことができる。も
し、該記憶参照信号がTRUEであれば、要求す
る装置は、該記憶モジユール群１０６の１個の位
置にアドレスするであろう。しかしながら、もし
該記憶参照信号がFALSEであれば、該アドレ
ス・リード群は１個の10ビツト・チヤネル番号お
よび１個の６ビツト・機能コードを保有する。１
個のチヤネル番号と１個の機能コードとが、該ア
ドレス・リード線群に沿つて伝送されているとき
は、ソースおよび目的の両装置、すなわち、マス
ターとスレーブとは、それぞれ、制御情報か、デ
ータか、あるいは、割り込みをパスしている。１
個の中央サブシステムの内部または外部双方にあ
るシステム装置類の各々は、特定の装置内にスイ
ツチ群によつて特にセツトされた１個の10ビツ
ト・チヤネル番号によつて識別される。 １個のマスターが１個のスレーブから１個の応
答サイクルを要求するときは、該マスターはこれ
を１個の２進法制御リードが指定するWRITの状
態によつて、該スレーブに指示する。ある１つの
状態においては、WRITは該スレーブ装置に対し
て、１個の応答サイクルが、たとえば、１個の読
み出し・コマンドとして要求されていることを指
示し、さらに、WRITが２進法の他の状態にある
ときは、それは該スレーブ装置になんの応答も要
求されていないことを指示する。 WRITが、１個の応答が予期されていると指示
すると、該メガ・バスのデータ線路群は該要求装
置のチヤネル番号を保有する。そこで、上記応答
サイクルが、１個の非・記憶参照伝送によつて該
要求装置へと指令され、Secondhalfバス・サイ
クル・リード線として指定される１個の制御リー
ドSHBCは、そこへ伝送される情報が、該マスタ
ー装置によつてそれ以前に発せられた１個の要求
への、該スレーブ装置による応答であることを、
該要求装置に通信することが可能な状態となる。 上記のごとく、１個のチヤネル番号が、１個の
特定のシステムの各エンド・ポイントに対して存
在することになろうが、ただし、記憶アドレス群
によつて識別されている記憶タイプの処理要素群
は例外とする。１個のチヤネル番号が上記のごと
きデバイスの各々に割当てられ、完全二重化デバ
イス群も半二重化デバイス群も、ともに２個のの
チヤネル番号を使用する。出力のみ、または、入
力のみのデバイス類は、各々１個のチヤネル番号
のみを使用する。チヤネル番号群は容易に変えら
れるので、１個もしくはそれ以上のヘキサデシマ
ル・スイツチ類（たとえば、サム・ホイール・ス
イツチ類）が、当の特定の装置のアドレスを指示
するか、または、セツトするために該メガ・バス
に接続されている各装置に対して使用されうる。
かくて、１個のシステムが構成されるときには、
該チヤネル番号が該バスに接続されている各特定
の装置に対して、それが当の特定のシステムにと
つて適当でありうるとして、指定されることが可
能である。多数の入／出力（Ｉ／Ｏ）ポート群
は、一般に、連続したチヤネル番号群の１ブロツ
クを要求するものである。１例をあげると、１個
の４−ポート装置は、１個のチヤネル番号の上方
７ビツトを割り当てるのにロータリ・スイツチ類
を使用しうるし、また、該ポート番号を定義し、
かつ、出力ポート群から入力ポート群を区別する
ためにそこにあるもつと低位の３ビツトを使用す
ることもできる。 スレーブ装置の該チヤネル番号は、すべての
非・記憶伝送に対して該アドレス・バス上に現わ
れて、各装置はその番号を自身の内部的記憶番号
（スイツチ群によつて内部に貯蔵されている）と
比較する。比較を実行する装置は、定義によれ
ば、スレーブ装置であつて、現に作業しているバ
ス・サイクルに応答せねばならない。一般に、単
一のシステム内では、２個のエンド・ポイントが
同じチヤネル番号を割り当てられることは全くな
い。 １個の特定のバスもしくはＩ／Ｏ機能が、非・
記憶対照サイクルの期間中バス・アドレス・リー
ド線群の線路１８−２３によつて指示される。機
能コード群は、入力または出力演算のいずれかを
指定し、すべての奇数番の機能コード群は、たと
えば、出力伝送（書き込み）を、一方、すべての
偶数番の機能コード群は入力伝送要求（読み出
し）を指定しうる。 出力、入力機能にはさまざまなものがある。出
力機能群の１つに１個のコマンドがあつて、それ
によつてあるデータ容量、たとえば、32ビツト
が、該メガ・バスのデータ・リード群から該アド
レス線路群のチヤネル番号によつて指定された該
システム装置へロードされる。個々のデータ・ビ
ツト群のもつ意味は特定の構成部分をさすが、
「データ容量」という語は、特定の構成部分の
functionalityに応じて、貯蔵さるべきデータ、送
られるべきデータ、伝送されるべきデータ等の意
味にとられている。このような出力機能は他に１
つのコマンドとして、それによつてたとえば24ビ
ツト容量が１個のチヤネル・アドレス・レジスタ
ーにロードされるものがある。この場合のアドレ
スは１個の記憶バイト・アドレスであつて、チヤ
ネルがデータの入・出力を開始しようとしている
記憶装置中のスターテイング位置と関連してい
る。他にもさまざまな出力機能群があつて、それ
らは、１個の特定の伝送のためのチヤネルに割り
当てられる記憶バツフアの大きさを定義する１個
の出力範囲コマンドとか、１個の出力制御コマン
ドでその個々のビツト群が特定の応答群をひきだ
すものとか、PRINTコマンド群のごとき出力タ
スク機能群とか、端末装置の速度やカード・リー
ダ・モードなどの機能群を指示する出力構成とか
を包含している。 入力機能群は、出力機能群と類似した諸機能を
有しているが、ただしデータが装置からバスへと
伝送される場合は別である。このような次第で、
該入力機能群は、入力データ・入力範囲コマンド
群とともに、タスク構成・入力割り込みコマンド
群をふくむ。さらにふくまれるものとしては、デ
バイス識別コマンドがあり、これによつてチヤネ
ルはバス上にそのデバイス識別番号を置いてい
る。 記憶書き込み・読み出し、および、Ｉ／Ｏ入
力・出力コマンド群に加えて、該メガ・バスに接
続されている１個の装置がCPU１００の１個の
割り込みを要求することができる。 該CPUに割り込みを求める１個の装置は、１
個のバス・サイクルを要求し、該バス・サイクル
が与えられると、該装置は該バス上にその割り込
みベクトルを置く。該割り込みベクトルは、伝送
装置のチヤネル番号、および望まれている割り込
みレベル番号を有している。もし提示されたレベ
ルが現に作業している割り込みCPUレベルより
も数値的に小さく、かつ、もし該CPUが他の割
り込みを丁度その時点で受入れていないときは、
該CPUは該割り込みを受入れるであろう。１個
の割り込みの受入れは、１個のACK信号によつ
て指示され、また、１個の割り込みの拒否は、１
個のNAK信号によつて指示される。１個の
NAKから受信するデバイス群は、正規の割り込
みの回復を指示する１個の信号が該CPUから受
信されると、すなわち、RINT（割り込みを回復
する）が真であれば、ふたたび１個の割り込みを
要求することになる。該CPUが上記の信号を発
するのは、該CPUが１個のレベル変更を完了し、
したがつて、割り込みをふたたび受入れることが
できるようになつているときである。マスター装
置のチヤネル番号は、使用する該ベクトル中に与
えられている。というのは、１個以上のチヤネル
が同一の割り込みレベルを使用しうるからであ
る。割り込みレベル
〔０〕は、それが該装置が割
り込まれることを禁止するという意味の定義なの
で、特別な意義をもつている。 第１０図ａ〜ｊは、上記のバス動作（複数）に
対応するデータ・バス・フオーマツト群とアドレ
ス・バス・フオーマツト群とを図示している。第
１０図ａは、１個の記憶書き込みに対応するフオ
ーマツトを図示しており、24個のアドレス・ビツ
ト（０−23）が１個の特定の記憶アドレスを指定
し、データ・バスが指定された記憶アドレスに伝
送されるべきデータの単一ワード（ビツト０〜ビ
ツト15）、もしくは、１個の二重ワード（ビツト
０〜ビツト31）のいずれかを伝送することが知ら
れる。１個の記憶読み出し要求が第１０図ｂに図
示されており、ここでもふたたびアドレス・ビツ
ト０−23は読み出されるべき記憶アドレスを指定
し、データ・バス・ビツト０−９は該記憶読み出
し要求のソースのチヤネル番号を指定している。 １個のスレーブ装置は、１個の記憶読み出し要
求に応答して、第１０図ｃのフオーマツトにした
がつて情報を伝送している。この場合、アドレ
ス・フイールドのビツト８−17は、データ・バス
のビツト０−15もしくはビツト０−31にふくまれ
る１個もしくは２個のワードのそれぞれに対応し
て、目的の装置（要求を出した装置）のチヤネル
番号をふくんでいる。 第１０図ｄと第１０図ｅは、１個のＩ／Ｏ出力
コマンドおよび１個のＩ／Ｏ入力コマンドのそれ
ぞれに対応するフオーマツト群をふくんでいる。
この場合、該出力コマンドの中に、アドレス・バ
スのビツト８−17は、目的の装置のチヤネル番号
をふくんでおり、１個の機能コードがビツト18−
23の中で特定されている。また、データ・バス
は、該特定機能コードにしたがつて操作されるべ
きデータの16ビツトもしくは32ビツトのいずれか
をふくんでいる。さらに、該入力コマンドは１個
の上と類似のアドレス・バス・フオーマツトを有
し、かつ、該データ・バスのビツト０−９の中
に、該コマンドのソースのチヤネル番号をふくん
でいる。このチヤネル番号は該Ｉ／Ｏ出力コマン
ドのビツト８−17におけるチヤネル番号と同じも
のである。かくて、該Ｉ／Ｏ入力コマンドにおけ
る該データ・バスは、該入力コマンドのソースの
識別コードを、該スレーブ装置もしくは応答装置
に特定指示する。 第１０図ｆは、１個のＩ／Ｏ入力コマンドへの
１個のスレーブ装置の応答を図示している。アド
レス・バスのビツト８−17は、該Ｉ／Ｏ入力コマ
ンドに対応して、データ・バスのビツト０−９に
おいて特定されるごとき目的（要求）装置のチヤ
ネル番号をふくむ。該データ・バスは、該入力コ
マンドの結果としてレトリーブされたデータの16
ビツトもしくは32ビツトのいずれかをふくんでい
る。 第１０図ｇと第１０図ｈは、CPUによる１個
のIOLD指令の実行期間中に発生せしめられる２
個のコマンドを図示している。そこでは、アドレ
ス・バスのビツト０−７は、データの開始アドレ
スのモジユール番号を特定し、該デバイスはビツ
ト８−17において示されるチヤネル番号によつて
指定されている。該アドレス・バスのビツト18−
23は機能コードを特定し、データ・バスはビツト
０−15において、影響を与えられるデータの記憶
アドレスの残りの部分を示している。該バスはビ
ツト０−15において、ロードされるべきアドレス
群の範囲を特定している。 第１０図ｋは、CPU割り込み群に対応するフ
オーマツト群を図示している。アドレス・バスの
ビツト８−17は、目的（CPU）装置のチヤネル
番号を特定している。データ・バスは１個の割り
込み要求期間中に、ビツト０−９における割り込
み要求のソースのチヤネル番号と、ビツト10−15
において要求されている優先レベル番号とをふく
む。 CPU１００，SIP１０１，CIP１０２およびキ
ヤツシ／MMU装置のなかのキヤツシ・メモリの
間の情報伝送に関するキヤツシ／MMU装置１０
３の特徴の詳細は、第１１図におけるブロツク・
ダイアグラムの形で示されている。これは、ロー
カル・バス・アダプタとしても引用される。第１
２図は、全システムまたはメガ・バス１０５と中
央サブシステムとをインターフエイし、かつ、該
メガ・バスに沿つた情報伝送を制御するためのキ
ヤツシ／MMU装置１０３内における諸装置を、
ブロツク・ダイアグラムの形で示したものであ
る。これはこれ以降メガ・バス・アダプタとして
引用される。 さて、第１１図について考察するに、ローカ
ル・バスをふくむ信号群は、それらのソースまた
は目的として該ローカル・バスを有するものとし
て記述されている。 キヤツシ／データ入力マルチプレクサ４０１
は、データの32ビツト（２バイトの２語ずつ）を
キヤツシメモリ４０３に貯蔵するために、また、
非・データ情報を該キヤツシ・メモリのダイレク
トリへ貯蔵するために、選択的に供給している。
該キヤツシ・データ入力マルチプレクサ４０１
は、現に該ローカル・バス（LBDT0：32）のデ
ータ線路群上に存在している32個のデータ・ビツ
ト（これに４個のパリテイ・ビツトを加えて合計
36ビツト）、もしくは、現に該メガ・バス・アダ
プタ（MBDT0：32）から供給されている32個の
データ・ビツト（パリテイ・ビツトを加える）の
いずれかを選択する。該ローカル・バス・データ
（LBDT）はそのソースとして、CPU１００，
SIP１０１，CIP１０２もしくはキヤツシ／
MMU装置１０７のいずれかを有しているが、一
方で該メガ・バス・データMBDTのソースは、
記憶モジユール１０６、Ｉ／Ｏデバイス群１０
８、コミユニケーシヨンズ・プロセツサ１０９も
しくは他の該メガ・バスに接続されている諸装置
のいずれかでありうる。該メガ・バス・データ
は、通常は、１個のＩ／Ｏコマンドもしくは１個
の記憶読み出しへの応答として供給されている。 該キヤツシ・メモリ・アンド・ダイレクトリ４
０３は、本発明の主体となるものであり、これ以
後に詳しく説明されるが、これは１個の極めて高
速で、限定された容量の記憶装置であつて、記憶
モジユール１０６に貯蔵されているデータ・ワー
ド群のうち選択された１個のグループの複写群を
貯蔵するための装置である。１例として、該キヤ
ツシ・メモリは、キヤツシ・ダイレクトリ・サブ
システム中のエントリ群と等しい数をもつた、
4096ワードのデータ記憶サブシステム容量を有し
うる。ふつうは、該キヤツシ・メモリは最近時に
要求された情報を貯蔵する。しかし、キヤツシ・
メモリの完全性が常時保たれねばならないことを
理解することが重要であつて、それゆえ、もし特
定の中央サブシステム外の１個の装置が、キヤツ
シ・メモリ４０３にも貯蔵されている記憶モジユ
ール１０６内の１個の位置について１個の記憶更
新を実行すれば、該キヤツシ・メモリ内のエント
リもまた更新されねばならない。これ以後に説明
されるように、メガ・バス・アダプタは上記のご
とき完全性更新（複数）を実行する。 キヤツシ・メモリの目的は、処理装置CPU１
００，SIP１０１またはCIP１０２の１個によつ
てアドレスされたデータを供給するに要する時間
を低減せしめることにある。それゆえ、上記処理
装置の１個によつて１個の記憶読み出しが要求さ
れるときはいつでも、１個の問い合せが該キヤツ
シ（・メモリ）のダイレクトリになされて、要求
されたデータ・ワード群がその中に記憶されてい
るかどうかを見るのである。もしそれらが存在す
れば、次に情報がローカル・バス・データ
LBDTとして該キヤツシ・メモリ４０３から伝
送される。同様に、出力CAHITは、要求された
データがキヤツシ（・メモリ）４０３に存在する
のかしないのかについての信号を送る。 もし、処理装置CPU１００，SIP１０１または
CIP１０２の１個が、キヤツシ（・メモリ）４０
３において表現されている１個の記憶装置につい
て更新を実行すれば、同様な更新を実行するため
に１個の記憶書き込みが、システム記憶モジユー
ル１０６中の関連する位置に向つて発せられる
が、これはそこに記憶されているデータの完全性
を保証せんがために行われるのである。 該キヤツシ・メモリ４０３内のダイレクトリ・
サブシステムは、データ記憶サブシステムに記憶
されているデータと連動するアドレス群のデジグ
ネーシヨン（複数）を貯蔵する。これらのデジグ
ネーシヨンは、仮想アドレス入力マルチプレクサ
４０５において原発生するものである。該マルチ
プレクサ４０５は、CPU（CPVADR）、SIP
（SIVADR）、CIP（CIVADR）から供給された１
個の仮想アドレスもしくはメガ・バスFIADから
供給された１個のアドレスからの選択を行う。上
記のアドレスは24ビツト長である。仮想アドレ
ス・マルチプレクサ４０５の出力は、VAINOA，
VAIN0：23で、該キヤツシ・メモリ４０３のダ
イレクトリへの１個のの入力として供給されてい
る。 上にのべたように、該メガ・バスと該ローカ
ル・バスに沿つた通信は、非同期ベースで実行さ
れている。そこで、CPU１００，SIP１０１，お
よびCIP１０２は、それらが中央サブシステム、
キヤツシ／MMU装置もしくはメガ・バス上の１
装置内の他の装置に情報を伝送できる時点より前
に、１個のローカル・バス・サイクルを要求せね
ばならない。１個のローカル・バス・サイクルに
対する要求の第４番目のソースは、キヤツシ／
MMU装置１０３内に存在する１個のフアース
ト・イン・フアースト・アウト（FIFO）であつ
て、該メガ・バス１０５に沿つた情報伝送の「ス
ナツプシヨツト」を限定した数だけ保有してい
る。FIFO・メモリに貯蔵されている情報伝送は、
ふつうは該メガ・バスに結合されている１個の
Ｉ／Ｏ装置によつて実行される主記憶書き込みで
ある。 要求信号群、CPREQT，SIREQT，CIREQT，
およびFIFOMTは、要求アービトレーシヨン・
ネツトワーク４０７に供給されるが、この４０７
は１個の使用可能なローカル・バス・サイクルが
存在すれば、諸レジスタの１個に該バス・サイク
ルを割り当てるものである。このような割り当て
は、リクエスト・グランテツド・レジスタ４０
９、仮想アドレス入力マルチプレクサ４０５、記
憶参照マルチプレクサ４１１およびBYADマル
チプレクサ４１３に供給されている、イネーブル
な状態にある信号群CIASND，CPASND，
SIASNDのなかに模写されている。 リクエスト・グランテツド・レジスタ４０９
は、１個のローカル・バス・サイクルを与えられ
た要求装置に伝送されるべき１個のイネーブルな
状態にある信号を発生する。かくて、信号群
RQGTCP，RQGTSI，RQGTCIおよびRQGTFI
は、CPU，SIP，CIPおよびFIFOにそれぞれ１
個のローカル・バス・サイクルを与えることを指
示する数値を引き受ける。該リクエスト・グラン
テツド・レジスタの出力群は、また、指令デコー
ダ４１５への入力群としても供給されている。 付加的な制御信号群は、キヤツシ／MMU装置
とローカル・バス・プロセツサ群との間のローカ
ル・バスの上へと伝送される。前述の信号RINT
（resume interupt）は、CPUによつて発生せし
められ、該CPUが１個の非・中央サブシステム
装置、すなわち、メガ・バスと結合された１個の
装置からの１個の割り込みを受入れるであろうこ
とを指示する。 信号LBMCLRは通常「偽」で、CPU・メンテ
ナンス・パネル上のMaster Clearボタンが押さ
れると「真」になる。該LBMCLRが「真」であ
るときは、（ローカル・）バス上の諸装置が初期
設定せしめられ、それが可能な該装置群はクオリ
テイ論理テスト（QLT）ルーチンを実行するこ
とになる。制御論理４１７の１個の出力として示
されているLBQLTAは、上記のごとき１個のク
オリテイ論理テスト・サイクルが実行されるか、
または、１個のエラーがQLT・ルーチンの過程
で検出されたかを指示する。 LBPWONは、全システムが正確に動作してい
るときには「真」である。駆動源が失われると、
LBPWONは少くとも該論理へ＋5vdcの損失の２
ミリセコンド前に「偽」となる。該バス上の制御
装置群は、この時点で、すべてのバス交信を停止
して、CPUのソフトウエアがあらゆるクリー
ン・アツプ操作を実行することをイネーブルな状
態にする。この操作は特に記憶装置との協同にお
いて必要となろう。駆動源が回復すると、＋5vdc
はLBPWONが「真」になる前に安定するであろ
う。該バス上の制御装置は、＋5vdcがとり戻され
ると直ちに初期設定に入るであろう。 プロセツサ・プレゼント・信号群、CPPRZT，
CIPRZTおよびSIPRZTは、連動する制御装置群
が中央サブシステム内で安定して動作しているこ
とを指示する。プロセツサ・ビジイ信号群、
CIBUSYおよびSIBUSYは、専用線路で該ロー
カル・バスに沿つて伝送され、CIPとSIPによつ
て発生される応答群として、該制御装置群が他の
動作を実行しているために一定の要求群やデータ
伝送群を受入れられないことを指示する。 同様に、CITRAPおよびSITRAPは、それぞ
れCIPおよびSIPから始まるローカル・バスにお
ける専用線路で、該装置がトラツプを要求する１
個の処理条件を探知した時点を指示する。このト
ラツプはしばしば１個の特定のフアームウエア位
置への１個の強制分岐によつて実施される。 BYADマルチプレクサ４１３は、BYADとし
て集合的によばれる入力信号群を受信する。これ
らは、CPU，CIP，SIPおよびFIFOによつて供
給されるアドレス群のうちのアドレス・ビツト２
３にあたる。該マルチプレクサの出力は、制御論
理装置４１７に供給される。BYADは、１個の
データ・ワードの中の１個の特定バイトへの照会
を指示する。ここで具体的にいえば、各データ・
ワードは16ビツト長で、２個の８ビツト・バイト
を有している。上述のように、該ローカル・バス
は、データ中の２個のワードを並列に伝送するこ
とができるが、ただし、データ中の１個、２個あ
るいは３個バイトを同様に伝送することもでき
る。 MREFマルチプレクサ４１１は、リクエス
ト・アービトレーシヨン・ネツトワーク４０７か
らイネーブル信号を受信して、サブシステム・プ
ロセツサ群とFIFOのどちらが１個のローカル・
バスを割り当てたかについて指示する。MREF
マルチプレクサ４１１は、CPU，SIP，CIPもし
くはFIFOのどれかからの入力群を選択して、選
択された信号群をタイミング・ゼネレータ４１９
に供給する。MREFマルチプレクサ４１１への
入力信号群とは、２語のプレフイクスたとえば
CP，SI，CIおよびFIを冠せられたMREF，
WRIT，およびDBLWのことであつて、該信号
群のソースを指定している。この変換は、この詳
細な記述のいたるところで行われている。 上にのべられているように、信号WRITは、
「真」であるときには、いかなる応答も１個のマ
スターから１個ののスレーブへの伝送に伴う結果
としては期待されないことを指示する。この信号
が「偽」で、かつ、１個の伝送を伴うときは、該
WRITは１個のスレーブによる応答がマスタに期
待されていることを指示する。MREFは、該ア
ドレス・バス上の情報が１個の記憶アドレスであ
るか、またはＩ／Ｏアドレス（チヤネル番号およ
び機能コード）であるかを識別する。DBLWは、
１個の書き込み操作または１個の読み出し要求へ
の応答の期間中、該ローカル・バスのデータ・フ
イールドにあるワード群の番号を指示する。 信号群、DBLW，BYAD，WCTL１および
WCTL２は、１個の書き込みサイクルにおいて、
キヤツシ／MMU装置およびシステム記憶装置へ
書き込まれるべきバイト群と組合せて使用され
る。これらは４個の２進法信号群で、したがつて
16個の可能な組合せが生じるが、そのすべてが使
用されるとは限らない。該ローカル・バスは同時
に２語またはデータの４バイトを伝送しうるの
で、該４個の信号は、ワードｎのうちのバイト０
およびバイト１と、ワードｎ＋１のうちのバイト
０および１であると考えられる。WCTL１，
DBLWおよびWCTL２がすべて
〔０〕に等しけ
れば、キヤツシ／MMU装置またはシステム記憶
装置は、１個の書き込み要求を、ワードｎのうち
のバイト０およびバイト１をBYADの数値にか
かわりなく書き込みさせるように翻訳する。
BYAD，DBLWおよびWCTL２が
〔０〕で、
WCTL１が〔１〕であれば、ワードｎのうちの
バイト０のみが書き込まれる。もし、BYADお
よびWCTL１の両方が
〔０〕に等しく、DBLW
およびWCTL２の両方が〔１〕に等しければ、
ワードｎのうちのバイト１が書き込まれる。ワー
ドｎのうちのバイト０とバイト１およびワードｎ
＋１のうちのバイト０は、WCTL１および
WCTL２が
〔０〕に等しく、DBLWが〔１〕に
等しく、さらにBYADが
〔０〕か〔１〕のいず
れかに等しいときに、書き込まれる。ワードｎお
よびワードｎ＋１両方のうちのバイト０とバイト
１とは、DBLWとWCTL２の両方が〔１〕に等
しく、WCTL２が
〔０〕に等しく、また、
BYADが
〔０〕か〔１〕に等しいときに、いつ
でも書き込まれることになつている。 タイミング・ゼネレータ４１９は、MREFマ
ルチプレクサ４１１からの出力郡を選択し、適当
なタイミング制御信号群を供給するが、それは、
１個の記憶照会または１個のＩ／Ｏ照会が現にロ
ーカル・バス９から受信されているのか、もしく
は、該照会が１個の初期要求であるかまたは１個
の要求への１個の応答であるのかにしたがつて、
論理装置４１７を制御するためである。 信号群LBLOCKおよびLBSHBCは、ともに組
合せの翻訳だけではなく、独立した意味をもつて
いる。LBSHBCが〔１〕に等しく、ローカル・
バスをこえて中央制御サブシステム中の処理装置
群に転送されるときは、該LBSHBCは、随伴す
るデータが、それ以前に中央サブシステム処理装
置群の１個によつてキヤツシ／MMU装置に転送
されている１個の入力コマンドに応答して伝送さ
れていることを識別する。LBSHBCが、イナク
チブ（
〔０〕に等しい）のMREFを有する中央サ
ブシステム中の処理装置群によつて発生されると
きは、該LBSHBCは、その前のローカル・バ
ス・サイクルの期間中に応答する処理装置に前も
つて伝送されている１個の入力コマンドへの、１
個の処理装置応答を識別する。要は、LBSHBC
とは、それを独立のものとしてみるときは、随伴
するデータがそれ以前に受信された要求バス・サ
イクルへの１個の応答バス・サイクルであること
を、１つの状態において定義するものである。 LBLOCKは、〔１〕に等しいときには、１個の
読み出し・モデイフアイ・書き込み（RMW）が
CPUに要求されていることを指示する。１個の
ロツクは、実際には、キヤツシ／MMU装置およ
びシステム記憶中の１個の特定アドレスへの
CPU記憶照会を禁止する手段であつて、その場
合はそのアドレスの位置が他のCPU装置によつ
てアクセスされているときである。ある一定の条
件下で、他の要求装置によるアクセスを防ぐため
に特定の記憶位置をロツクするという概念はよく
知られており、それはロツクされた記憶位置の中
に貯蔵されている情報の完全性を保証するために
使用される。本発明においては、LBLOCKは、
ロツク型および非・ロツク型のRMWに対して
「真」であり、１個のRMWサイクル期間中、ロ
ツク／非・ロツク機能を特定するために、
LBSHBCとの協同において使用されている。
LBSHBCは、ロツクRMW動作に対しては「偽」
（「０」に等しい）で、非・ロツクRMW動作に対
しては「真」（「１」に等しい）である。MREF
もまた、１個の記憶照会が実行されているからに
は、ロツクおよび非・ロツクRMW要求の両方に
対して「真」でなければならない。LBWRITは、
それが実行される伝送の方向、すなわちマスター
からスレーブへかスレーブからマスターへかの方
向を特定するものである以上、１個の所与の
RMW動作が上述のごとく読み出しを行うのか書
き込みを行うのかを特定することになる。 さらに説明を加えれば、該ロツクは記憶装置内
の１個のフリツプ・フロツプによつて実施され、
その条件は該ロツクをセツトするかクリアするバ
ス・サイクルによつて決定される。該ロツクは、
１個の書き込み・サイクルもしくは１個の読み出
し要求の１部分としてセツトされ、同様な仕方で
クリアされうる。１個のロツクがセツトされる
と、１個のWRITE，TESTアンドSETLOCKも
しくは１個のREAD，TESTアンドSETLOCK
を試みる１個の装置は、該ユニツトからの１個の
NAK応答を与えられよう。正規の書き込みもし
くは読み出しサイクルを実行する装置群は、該ロ
ツクの上記条件については情報を受けず、ACK，
NAKもしくはWAIT応答群を受けとることにな
るが、それについては以下にのべる。 信号CPPROLは、それが「真」のときは、現
在作業中の記憶要求がexecute protection
validationのためにチエツクされねばならないこ
とを指示する。これはリング番号の概念に関連
し、全システム内で確立されている１個のアクセ
ス階層構造を伴うが、そこではある一定の記憶位
置群がアクセス可能であるので、読み出しのみに
対してか、ある一定のシステム要素のみによる読
み出しと書き込みに対してか、または、ある特定
の条件下でのみアクセスすることに対してかのい
ずれかである。特定の情報もしくは記憶位置群へ
のアクセスを限定するという一般概念は、データ
処理の従来技術においてよく知られており、本発
明に係る特徴を構成するものではない。ただ、次
のことが理解されれば十分である。すなわち、１
個の要求が、１個の要求された位置へのアクセス
を許されない要求装置によつて１個の記憶アクセ
スのためになされた場合は、キヤツシ／MMU装
置が、１個のprotection violationが生じて、要
求装置に１個のエラー指示をパスすることを指示
するであろう、ということである。さらにいえ
ば、リング番号に関連するごときprotection
violationsについての詳しい情報は、さきに引用
した米国特許出願のなかに記述されている。 ローカル・バス・コマンド線路群LBCMDの最
初の３ビツトは、CPU，SIP，もしくはCIPの１
個によつてローカル・バスに供給され、またチヤ
ネル番号デコーダ４２１供給される。中央サブシ
ステムの中では、キヤツシ／MMU装置は１個の
３ビツト（ローカル）チヤネル番号を使用するこ
とになるが、これは対応する10ビツト（システ
ム）チヤネル番号とは無関係である。たとえば、
CPUはローカル・バス・チヤネル番号000によつ
て、SIPは同001によつて、CIPは同010によつて、
キヤツシ／MMU装置は同011によつて照合され、
またメガ・バスに結合される１個の装置への照合
は、１個の共通ローカル・バス・チヤネル番号
111によつてなされる。みられるとおり、チヤネ
ル番号デコーダ４２１は、指令デコーダ４１５に
は、キヤツシ・メモリかメガ・バスのいずれかが
目的装置であることを指示し、また、制御論理４
１７には、キヤツシ・メモリ、メガ・バス、
CIP，CPU、もしくはSIPのいずれかが目的装置
であることを指示する。チヤネル番号デコーダ４
２１は、また、メガ・バス・チヤネル番号デコー
ダ４２２から、メガ・バス・アドレス、
BSAD15：３の３個の最小重みビツトを受信す
る。このとき、該メガ・バス上の１個の装置によ
つて、キヤツシ／MMU装置へ、１個の要求もし
くは応答が伝送されている。 LBCMD3：６は、デコーダ４２３に、CIP，
SIP，もしくはCPUによつて発生されたコマン
ド・コード、または、メガ・バス・コマンド・コ
ード・ドライバ４２５（BSAD18：６）によつて
供給される１個のコマンド・コードのいずれかを
供給する。該コマンド・デコーダ４２３は、要求
された機能が実行さるべきことを指示する制御論
理４１７に、８個の出力群のうちの１個を供給す
る。該コマンド群には次の８個がふくまれる。す
なわち、まずLSDCRは、キヤツシ／MMU装置
のセグメント・デイスクリプタ・テーブルの中に
要求装置によつてアセンブリされる、１個のセグ
メント・デイスクリプタの１個のロードを供給す
る。LDSGBRは、セグメント・ベース・レジス
タの１個のロードを要求する。LDMDRは、キヤ
ツシ／MMU装置のモード・レジスタのなかから
選択されたビツトの１個のロードを要求する。
REDSRは、１個のセグメント・デイスクリプタ
がロードされないことを要求する。RDMDER
は、該モード・レジスタがロードされないことを
要求する。XLTADRは、１個の仮想アドレスを
１個の実アドレスに変換することを要求する。こ
の場合、記憶アクセスの実行はなく、また、要求
装置へ変換されたアドレスを返送することも要求
する。IIVCTRは、CPUへの割り込みベクトル
がロードされないことを要求する。最後に、
LVLCHGは、割り込みレベル・レジスタの１個
のロードを要求する。 本発明の目的および操作の理解のためには、解
読された機能に応答して実行される動作そのもの
についての精細な理解は必要としない。 制御論理４１７は、また、MMU・エラー論理
モジユール４２７から、１個の入力を受信する。
一般には、該モジユール４２７の出力は、現にデ
ータ処理システムに使用不可能な１個のソースか
ら１個の要求が発生したこと、または、１個の記
憶protection violationが発生したことを模写し
ている。１例として、もしCPUがシステム記憶
装置にふくまれていない１個のアドレスのシステ
ム記憶から１個の読み出しを要求すると、該アド
レスはCPUに使用不可能となるとされ、該シス
テム記憶装置はこのことを、信号群（left word
unavail−able）およびUARR（right word
unavailable）を介して指示することになろう。
同時に、もし１個の優先リング構造のwiolation
が、CIP，SIP，もしくはCPUによる１個の禁止
された要求の結果として生じたとすると、これは
PROV（protection violation）によつて指示され
よう。 制御論理装置４１７は、また、メガ・バスから
キヤツシ／MMU装置への伝送群を模写し、か
つ、中央サブシステム中の要素群へ導かれている
入力群FICNTRL0：10を、直接FIFOから受信す
る。該入力群は、FIFO５０５の出力群として、
第１２図に示されている。すなわち、FIMREF，
FIBYTE，FISHBC，FILOCK，FIDBPL，
FIDBWD，FIREDR，FIREDL，および
FIYELO以上である。これら信号のいくつかの諸
functionalityについては、これまで記述されてい
ないが、FIBYTEおよびFIDBWDの
functionalityは、ローカル・バスと関連して説明
されたように、それぞれBYADおよびDBLWと
対応していることについては、留意さるべきであ
ろう。信号群のうち、FIREDR，FIREDLおよび
FIYELOは、ともに同じバス・サイクルに伝送さ
るべきデータの完全性を規定するものである。
FIREDLは、それが「真」のときは、随伴する伝
送されたデータはエラーであることを指示する。
該信号は、システム記憶装置によつて、リターン
されたleft most wordにおける修正不能なエラ
ー（２語が並列でリターンされた場合）を指示す
る１個の読み出しに応答するために使用される。
もし、ただ１個のワードのみがリターンされた場
合は、それはleft most word不能のパリテイ・
エラーがあげられる。FIYELOは、それが第２回
目半のバス・サイクル期間中〔真〕であるときに
は、随伴する伝送された情報が正しいこと、しか
し、エラー修正操作が実行されたことを指示す
る。このように、FIYELOは、修正されたパリテ
イ・エラーのようなソフトウエアにおける誤りを
指示し、かつ、その誤りが修正不能になる前に修
正操作が考慮さるべきであるという意味にとられ
る。たとえば、１個のEDAC（error detection
and correction）であると考えられる。FIREDR
は、それが〔真〕であるときは、同様に、随伴す
る伝送された情報はエラーであることを指示す
る。該信号は、記憶装置によつて、リターンされ
たright most wordにおける修正不能なエラー
（２語が並列でリターンされた場合）を指示する
１個の読み出し要求に応答するために使用され
る。FIREDRおよびFIREDLをして「真」ならし
めるエラーの１例としては、リターンされたデー
タの適切なワード群中にある修正不能記憶装置が
用いられるときは、FIYEL０は、それが「真」
である場合に、１個の単一ビツト・パリテイ・エ
ラーが、該記憶装置によつて検出され修正された
ことを指示する。 FIDBPL（double pull）の機能は後に説明され
るが、これは、一般に、１個のバス・サイクル期
間中に並列に伝送される２個のワードの代りに、
２個のバス・サイクルが１個ずつワードを連続し
て使用せねばならないことを指示するものであ
る。制御論理装置４１７の出力群は、キヤツシ制
御信号群CACNTRL0：10であることが指示され
るものをふくんでいる。これらの信号群は、上述
のFICNTRL0：10信号群と同じステータスの信
号群で、CAMREF，CABYTE，CAWRIT，
CASHBC，CALOCK，CADBPL，CADBWD，
CAREDR，CAREDLおよびCAYELOからなつ
ており、第１２図に示されているメガ・バス・ア
ダプタによつて、メガ・バスに向いもしくはメ
ガ・バスから伝送されている。 deta−coming−now出力群、DCNNCP，
DCNNSI，およびDCNNCIは、１個の応答サイ
クルが、キヤツシ／MMU装置からCPU，SIPも
しくはCIPへそれぞれ、向けられていることを指
示する。これら信号群は、それぞれに対応する処
理装置で受信されると、該処理装置の適当なレジ
スタ群に、伝送されたデータ、アドレス、および
制御信号群をクロツクするためのイネーブル群と
してふるまう。 第１１図に集合的に示されるLBINTEGRITY
線路は、信号群LBREDR，LBREDL，
LBYELO，LBUARL，LBUARRおよび
LBPROVと照合し、これら信号群はCIP，SIPも
しくはCPUに伝送されて、伝送されたデータの
条件を指示する。 信号INPNDGは、単にキヤツシ（・メモリ）
とCPUとの間で転送されて、CPUに対して、現
に存在する優先レベルよりも高い優先順位の１個
の割り込みが、メガ・バスおよびMMUに受入れ
られたことを指示する。信号群MYCHN１およ
びMYCHN２は、キヤツシ／MMU装置から
CPUに転送されて、CPUに対してそれを割り当
てられるチヤネル番号を知らせる。これらの線路
群は、それぞれ、上述のごとくキヤツシ／
MMU・デフアイニングに存在する１個の
HXRTRY（16進法ロータリ・スイツチ）の２１
および２２の出力群と、キヤツシ／MMU装置の
マニユアルによつて割り当てられたチヤネル番号
群と、キヤツシ／MMU装置に連動する処理装置
群とを代表する。 制御論理４１７によつて発生される信号
LBACKRは、よく知られているNAK信号を、
メガーバス上の装置群からCPUに転送する。
LBACKRは１個の２進法信号で、２つの状態を
有している。その１つは１個のACKもしくは応
答の欠落を指示し、他は１個のNAKを指示す
る。 第１１図において最後に示される信号は
CALKNCで、システム記憶装置への１個のロツ
クされた記憶読み出し要求期間中だけアクテイヴ
状態になつている。LBLOCKが「真」で、１個
のアドレスされた記憶位置がキヤツシ（・メモ
リ）の中に存在するときは、CALKNCは該シス
テム記憶装置に、要求されている１個の実読み出
し動作を行わずに、そのロツク・フロツプをセツ
ト／クリアせよと指令し、また、キヤツシ／
MMU装置にデータを返送しないようにと指令す
る。本発明に係るシステムが、さまざまな型の記
憶モジユール（これ以後に説明されるであろう。）
をふくむことができるので、CALKNCへの該記
憶モジユールの応答もさまざまなものになろう。 第１３図、第１４図および第１５図は、ローカ
ル・バスに向つて、それぞれCPU，CIPおよび
SIPのインターフエースとなるものを、ブロツ
ク・ダイアグラムの形で示したものである。
CPUの構造についての立入つた説明は、本発明
の詳細な説明の第１項にのべられているので、こ
こでは繰返さない。本発明の理解のためには、単
に第１３〜１５図に示されたインターフエイス要
素群を考察することで十分である。 まず、第１３図についていうと、CPUインタ
ーフエイスは、１個の専用インターフエイス・レ
ジスタ４５１を有し、これはローカル・バス・ア
ダプタによつてローカル・バスをこえてCPUに
伝送された信号群RQGTCPとDCNNCPとを受
信する。ここで、RQGTCPは、１個の特定なバ
ス・サイクル期間中、CPUから１個の目的装置
へ情報伝送を開始するための１個のイネーブル信
号としてふるまう。信号DCNNCPの方は、ロー
カル・バスをこえて情報を受信するために、第１
３図にあるインターフエイス要素群をイネーブル
な状態にする。 第１３図に示されるレジスタ群によつて受信お
よびもしくは伝送される信号群の諸規定は、
CPU仮想アドレス・レジスタ４５３を除いて、
すでに記述されている。該レジスタ４５３は、
CPVADR0：23と名付けられている23個のアド
レス・ビツトを伝送するが、これらは、CPUに
よつて１個の記憶照会が開始されるときには１個
の仮想アドレスと対応し、１個の非・記憶装置に
１個のＩ／Ｏもしくは他の通信が要求されている
ときには１個の目的装置チヤネル番号に対応して
いる。CPBYADの出力は、１個の単一ビツト信
号で、１個の照合がバイト１もしくはバイト２の
いずれに向つてなされるかを指示する。 CPU・ステータス・レジスタ４５５は、全シ
ステム中の他の要素群の条件を、CPUに知らせ
る入力信号群を、主として受信している。該ステ
ータス・レジスタは、CPPRZTによつて、全シ
ステムにおける１個の動作中のCPUの存在を報
告する。 CPUコマンド・レジスタ４５７は、１個の３
ビツト・ローカル・チヤネル番号と、コマンドデ
ータの６ビツトとをふくむ９ビツト・コマンド群
を発生する。CPUはデータの受・送信の両方が
可能なので、CPUには１個のCPUデータ入力レ
ジスタ４５９と１個のCPUデータ出力レジスタ
４６１の両方がふくまれている。該CPUデータ
出力レジスタ４６１に図示されているように、デ
ータの32個のビツトが１個のデータ受信部分に入
り、４個のパリテイビツトが１個のパリテイ・ビ
ツト部分に転送される。これと同じ手段、たとえ
ば、該４個のパリテイ・ビツトがCPUデータ入
力レジスタ４５９の中に複写され、さらに実際に
は、２個のデータ・ワードを同時に送・受信する
システムのあらゆる要素にふくまれている。最後
に、CPU記憶照合制御レジスタ４６３は、CPU
によつて要求される動作の型を記述し、アクセス
さるべき１個のアドレスされたデータ・ワードの
中でバイト群を規定する。 第１４図と第１５図は、CIPおよびSIPのロー
カル・バス・インターフエイス部分を、ブロツ
ク・ダイアグラム形式で図示している。CIPおよ
びSIPにふくまれる他の多くの他要素について、
第１４図および第１５図に提示されているもの以
上の詳細は、本発明に係る目的、構造および機能
の理解のためには不必要であり、また、通常の従
来技術によつて十分に理解されるものである。 第１４図についていえば、CIPへの要求許可信
号（RQGTCI）は、１個のバス・サイクルがCIP
に与えられたことを信号し、ローカル・バスをこ
えて情報を伝送することを可能な状態にする。信
号DCNNCIは、CIPに対し、１個のバス・サイク
ルがCIPに向けられていることを知らせ、また、
データが該バス・サイクルに伝送されていること
を知らせる。かくて、DCNNCLは、CIPのイン
ターフエイス部分を、ローカル・バスをこえて伝
送されてくる情報を受入れるようにイネーブルな
状態におく。第１５図は、ローカル・バスをこえ
て、システムの中に他の要素群に情報を受・送信
するためのSIP内におけるインターフエイス装置
を、ブロツク・ダイアグラム形式で示したもので
ある。ここに具体的に例示しているように、
RQGTSIは、要求許可レジスタによつて発生せ
しめられ、ローカル・バスをこえてSIPに伝送さ
れるときに、SIPが第１５図に図示されている該
レジスタから該ローカル・バスに情報を伝送する
ために、イネーブルな状態にあるようにする。
SIPへの１個の情報伝送に随伴する信号DCNNSI
は、該図示されたレジスタ群が、該ローカル・バ
スから情報を受入れるために、イネーブルな状態
にあるようにする。 １個のメガ・バス・インターフエイス部分、す
なわちメガ・バス・アダプタは、FIFO・メモリ
から上に引用された出力群、メガ・バスから伝送
されたデータの32ビツトMBDT0：32と、伝送さ
れたメガ・バス・アドレスFIAD0：24を供給す
る。同様に、ローカル・バスから伝送されたデー
タLDTR0：32と、ローカル・バス・アドレス
LBAD0：24と、制御信号群たとえばCAMREF，
CABYTE，CAWRITなど制御論理４１７（第
１１図）によつて発生されたものとは、第１２図
に図示されている装置によつて、メガ・バスへと
伝送される。 第１２図を詳細に考察する前に、第１６〜１８
図のある部分について考察しておくべきだと思わ
れる。なぜなら、第１６〜１８図には本発明に係
るデータ処理システムに使用するに適した記憶モ
ジユール群１０６のインターフエイス部分が、ブ
ロツク・ダイアフラム形式で図示されているから
である。上に説明されているように、該ローカ
ル・バスは、１個の中央サブシステムの中に並列
して、データの32ビツトを伝送する能力を有して
いる。同様に、該メガ・バスも、32個のデータの
ビツトを並列で双方向に伝送することができる。
しかしながら、該システムの特徴として、該メ
ガ・バスは、16個のデータ・ビツトを並列に伝送
するしか能力のない記憶モジユール群もしくは他
の処理装置群と、インターフエイスするほかはな
い。したがつて、もし１個の中央サブシステム
が、キヤツシ／MMU装置１０３への１個のバ
ス・サイクル期間中に、該メガ・バスをこえて記
憶モジユール１０６に向けて、データの32ビツト
を伝送するように導くとすれば、該キヤツシ／
MMU装置および特に該メガ・バス・アダプタは
２個のバス・サイクルを発生し、その各サイクル
に16ビツトを伝送することになろう。同じよう
に、もし１個の16ビツト記憶モジユールが、２語
もしくは32ビツトに対する１個の読み出し要求に
応答せんとすれば、該メガ・バス・アダプタは２
個のメガ・バス・サイクルを伝送している記憶モ
ジユールに与えて、要求された32個のデータ・ビ
ツトのすべてが、１個の32ビツト並列データ・フ
イールドの中に伝送され、かつ、アセンブルされ
るようにすることになろう。 第１２図についていえば、メガ・バス５０１
は、１個のトランシーバ・ネツトワーク５０３
に、バス・データBSDTの32ビツト（４個のパリ
テイ・ビツトを加える）と、１個の24ビツトバ
ス・アドレスBSAD（１個のパリテイ・ビツトを
加える）および多数の制御信号群を伝送する。該
メガ・バス上の装置群の１個が、該メガ・バスを
介して情報を特定の中央サブシステムのメガ・バ
ス・アダプタに伝送するときには、該メガ・バ
ス・トランシーバ群５０３は、たとえば、データ
BSDTの32ビツトのFIFO５０５に向けての伝送
を、イネーブルな状態にする。しかし、該伝送が
キヤツシ／MMU装置から１個のメガ・バス上の
装置へとなるときは、データLDTR0：16および
MYDT0：16の32ビツトが、トランシーバ群５０
３を介して、メガ・バス・データ線路群BSDTに
転送される。 さらにもう一例としては、メガ・バスをこえて
キヤツシ／MMU装置に向けて１個のメガ・バス
装置から伝送される制御信号BSBYTEは、トラ
ンシーバ群５０３を介してFIFOに伝送される。
１個の中央サブシステム出力については、該中央
サブシステム内で発生される対応信号すなわち
CABYTEは、トランシーバ群５０３を介して、
メガ・バス５０１のBSBYTE線路に結合される
ことになる。 該メガ・バス内にふくまれる制御信号の多く
は、前に説明されたローカル・バス制御信号群の
複写群である。それゆえ、これらの信号の一般的
な機能は、上述の説明から直ちに明白に理解され
るであろう。これらの信号にふくまれるものは、
BSREQT，BSDCNN，BSWAIT，BSLKNC，
BSQLTA，BSMCLR，BSPWON，BSRINT，
BSDT，BSAD，BSMREF，BSBYTE，
BSWRIT，BSSHBC，BSLOCK，BSDBWD，
BSREDR，BSREDL，および、BSYELOであ
る。残りの制御信号群については、さらにもつと
詳しく説明されるであろう。 信号BSREQEは、該メガ・バス上の１個の高
い優先順位にある装置から、１個の高い優先順位
にあるバス要求を指示する。該信号は、それが
「真」であるときには、該メガ・バス上の高い優
先順位にあるグループの１個もしくはそれ以上の
装置が、１個のバス・サイクルを要求したことを
指示する。それが「偽」であるときには、該信号
は、高い優先順位にある装置群からの要求待ちが
全くないことを指示する。また、信号BSREQL
は、それが「真」であるときには、該メガ・バス
上の低い優先順位にある１個もしくはそれ以上の
装置が、１個のバス・サイクルを要求したことを
指示する。同じように、それが「偽」であるとき
には、該信号は、低い優先順位にある装置からの
要求待ちが全くないことを指示する。 該メガ・バス上の装置群が、高い優先順位のグ
ループおよび低い優先順位のグループの双方にグ
ループ化されるという概念は、本発明の一部をも
構成しない。特定の装置群が、データ処理システ
ムの設計に応じて、さまざまな優先順位のレベル
に割り当てられるということは、従来技術におい
てよく知られているところだからである。たとえ
ば、１個の中央処理装置は通常１個の低い優先順
位を与えられ、その場合１個の記憶装置は１個の
高い優先順位を与えられるであろう。そのような
優先順位の構成は、該記憶装置が１個の記憶読み
出しに応答してデータを伝送しうる場合は、いつ
でも、１個のバス・サイクルが、（他の）１個の
バス・サイクルが該中央処理装置に与えられる以
前に、該記憶装置に与えられることを保証してい
るのである。かかる構成の背後にある原理は、該
中央処理装置が該記憶読み出しを発した後で、要
求された情報を待つことになるということにあ
る。 データ線路BSTIEは、メガ・バス・サイクル
群に対する要求群の間でアービトレイト（裁定）
するため、および、該メガ・バス上のどの装置が
次のメガ・バス・サイクルを与えられるかを決定
するために使用されているもう１つ別の優先順位
をもつ信号群の１グループを代表する。該
BSTIE線路で代表される信号群グループには
BSIUOK，BSHUOKおよび、BSGUOKなどが
あつて、それらは該メガ・バスに沿つて専用の線
路群をパスし、各メガ・バス装置が１個のメガ・
バス・サイクルを要求できるようにするか、もし
くは、それ自身に通常の仕方でアクセスを与える
ことができるようにする。メガ・バス装置群とキ
ヤツシ／MMU装置の内部にアクセスする１個の
オーダード・システムを可能にするtie−
breakingルーチンを実行するために適した１個
の装置および方法は、ミユその他に1976年９月27
日付で特許され、「データ処理装置と結合する１
個の非同期共通バス回路をこえてデータ伝送を行
うための同期技術」なる発明の名称を有する米国
特許第4050097に詳しく記述されている。該特許
は、本発明の被譲渡人に譲渡され、その開示され
た明細は、参考のためにここに挿入されている。
キヤツシ／MMU装置とメガ・バス装置群との内
部にあるtie−breaking装置の詳細な動作は、本
発明の主題を完全に理解するためには必要がない
ので、ミユその他の特許における開示は、該tie
−breaking装置内で採用されているタイミング
序列と操作要素群を詳細をみる場合に依存しうる
ものとして、これ以上かかる詳細についてはここ
に説明されないであろう。 信号群BSACKRおよびBSNAKRは、前に説
明した信号LBACKRの数値に対応している。そ
れゆえ、BSACKRは、１個のスレーブが１個の
マスターからの１個の伝送を受入れて、キヤツ
シ／MMU装置を介して、中央サブシステム処理
装置群の１個によつてBSACKRに導かれる１個
の読み出し、もしくは、書き込みにしたがう１個
の記憶モジユールによつて発せられうることを指
示する。同じようにして、BSNAKRは、該スレ
ーブが、特定のスレーブ装置に特有である諸理由
によつて、伝送を拒否していることを指示する。
一般的にいえば、BSNAKRは、自らのとる特有
な作動が、１個のソフトウエア規定となるよう
に、ソフトウエア・ビジブルの状態にされるので
ある。 BSACKR，BSWAITもしくはBSNAKRを発
する１個のアドレスされたスレーブ装置に加え
て、該スレーブ装置がいかなる応答といえども発
しないという、付加的な可能性が存在する。かく
て、もし該メガ・バスアダプタを介して
BSDCNNの発信から数マイクロ秒経過し、１個
のデータ伝送が１個の特定のバス・サイクル期間
中に該スレーブ装置に実行され、かつ、該スレー
ブ装置からはなんの応答もこないことを指示する
ときは、該システム中にはアドレスされたスレー
ブ装置が存在しないという推定がなされる。各シ
ステムは、該メガ・バスに対して少くとも１個の
デツトマン・タイマを有しており、それはスレー
ブ装置が見当らないときには代つて１個のNAK
を発するのであろう。デツドマン・タイマの供給
と操作については、従来のデータ処理技術におい
てよく知られている。 BSWAIT応答についてさらに説明すれば、１
個のBSWAIT応答を受信した１個のマスター装
置は、上に引用したtie−breaking回路を介して、
直後にくるバス・サイクルをとりあう。 残りのメガ・バス信号群のfunctionalityを説明
する前に、第１６図、第１７図および第１８図と
第１２図との関係をのべておこう。 第１６−１８図は、キヤツシ／MMU装置およ
び中央サブシステムとインターフエイスするため
のメガ・バスと結合しうる、３種の異るタイプの
記憶モジユールを示している。第１６図は、１個
の単一幅、単一プルの記憶モジユールの中にある
レジスタ群を、ブロツク・ダイアグラム形式で示
したものである。ここで具体的にのべられている
ように、１個の単一幅、単一プル記憶装置は、16
個のデータ・ビツトを並列に送・受信し、かつ、
１個の記憶読み出しに応答して１個の２回半バ
ス・サイクルのみを発することが可能な、１個の
メモリをふくんでいる。第１６図に示されたイン
ターフエイス・デバイスは、１個のデータ入力レ
ジスタ６０１、データ出力レジスタ６０３、アド
レス入力レジスタ６０５および応答・目的エンコ
ーダ６０７をふくむ。上述のように、該メガ・バ
スに結合された１個の装置たとえば中央サブシス
テムが、１個の単一幅、単一プル記憶装置の１個
の記憶読み出しを要求するときには、アドレス情
報の24ビツトすなわちBSAD0：25がアドレス入
力レジスタ６０５に伝送され、要求装置のチヤネ
ル番号がリード線群BSDT0：32上をデータ入力
レジスタ６０２に向つて伝送される。該記憶モジ
ユールは、指定された位置を読み出そうとして、
もし成功すれば、要求装置のチヤネル番号を、応
答・目的エンコーダー６０７を介して、アドレ
ス・フイールドBSAD0：24に導き、かつ、デー
タの16ビツトをデータ出力レジスタ６０３に結合
させることになろう。該記憶モジユールは、
BSREQTを「真」にさせる記憶応答レジスタ６
０９を介して１個のバス・サイクルを要求し、も
し、該モジユールが該tie−breaking回路を介し
て１個のバス・サイクルを確保し、かつ、信号群
BSTIEが受信されてバス誘先レジスタ６１１を
介して伝送されるならば、データ出力レジスタ６
０３にあるデータと、応答・目的エンコーダ６０
７にある目的装置チヤネル番号は、メガ・バス上
に伝送されることになろう。第１６図に図示され
ているような、単一幅・単一プル記憶装置のため
のインターフエイス装置は、そこに指示されてい
るように、該メガ・バスとのインターフエイスと
向いあつている記憶モジユールの動作を制御する
ための多様な信号群を受・送信する、１個のシス
テム・ステータス・レジスタ６１３および１個の
伝送制御レジスタ６１５とをさらにふくんでい
る。 第１７図は、該メガ・バスにさらに結合されう
る１個の単一幅、単一プル記憶装置とよばれるも
のに対するインターフエイス・デバイスを、ブロ
ツク・ダイアグラムの形式で図示したものであ
る。この型の記憶モジユールは、第１６図の記憶
モジユールと本質的に同一の仕方で動作するが、
該モジユールは、データ入力レジスタ６２１およ
びデータ出力レジスタ６２３を介して、並列にデ
ータの16ビツトをその仕方で受・送信している。
また、記憶応答レジスタ６２５は、第１６図に図
示されている記憶モジユールの記憶応答レジスタ
６０９と全く同じ信号群に反応する。同様に、応
答・目的エンコーダ６２７は、入力レジスタ６２
９およびシステム・レジスタ６３１をアドレス
し、また、バス優先レジスタ６３３は、第１６図
における対応する信号群と同じ信号群を受・送信
する。 第１６図の該単一幅、単一プル記憶モジユール
と、第１７図の該単一幅、二重プル記憶モジユー
ルとの大きな相違は、伝送制御レジスタ６３５に
みられる。第１６図における記憶モジユールの伝
送制御レジスタ６１５の入力群と出力群のすべて
を有する以外に、第１７図の伝送制御レジスタ６
３５は、付加的な信号BSDBPLを受信する。こ
のBSDBPLは、それが「真」であるときには、
もし要求されているアドレス群が１個の記憶モジ
ユールの境界を拡張したり、または、次のアドレ
スがシステム記憶装置の中に実際に存在したりし
なければ、該単一幅・二重プル記憶モジユール
に、１個の読み出し要求に応答した２個の２回半
バス・サイクルを発生するようにさせる。かく
て、１個の読み出し要求に応答する１個の16ビツ
ト・ワードを単に伝送する代りに、単一幅・二重
プルは、BSDBPLが「真」であるときには、
各々が１個の異る２回半バス・サイクルと連動す
る２個の連続した16ビツト・ワード群を伝送する
ことになろう。単一幅・二重プル・モードで伝送
することの利点は、通常の従来技術において容易
に明らかになるところである。なぜならば、１個
の記憶要求が２個のデータ・ワードの伝送開始を
可能にすることによつて、記憶要求の経費を節減
することになるからである。 第１８図は、該メガ・バスと１個の第３の型の
記憶モジユールをインターフエイスするために使
用される１個の装置を、ブロツク・ダイアグラム
形式で図示したものである。この第３の型の記憶
モジユールは、二重幅記憶装置とよばれており、
二重幅、単一プル操作（１個のバス・サイクル期
間中、並列にデータの32ビツトの伝送をするこ
と）が可能である。 該メガ・バスおよび第１８図に示された該二重
幅メモリにおける記憶応答レジスタ５０、応答・
目的エンコーダ６４３、アドレス入力レジスタ６
４５、システム・ステータス・レジスタ６４７、
バス優先レジスタ６４９との間に伝送される信号
群は、第１６図および第１７図に図示されている
記憶モジユールにおける対応する信号と同一のも
のである。しかし、いくつかの相違が、データ出
力レジスタ６５１と、データ入力レジスタ６５３
と、伝送制御レジスタ６５５に存在する。 その相違の第１は、該データ出力レジスタ６５
１および該データ入力レジスタ６５３は、ここで
は、データの32ビツトを並列に処理することがで
きる。次にまた、該メガ・バスと伝送制御レジス
タ６５５の間には、第１７図のインターフエイ
ス・デバイスで伝送される信号以外の３個の付加
的信号が伝送されている。これらの信号は、
BSLKNC，BSRESQ，SSPBWDである。
BSLKNCのfunctionalityについては、前にロー
カル・バスと信号CALKNCとに関連して説明さ
れている。信号BSDBWDは、それが〔真〕であ
るときには、記憶要求が、該記憶モジユールに書
き込まれるか、または、該記憶モジユールから読
み出されるデータの32ビツトを並列にふくんでい
る。さらに、１個の二重幅記憶モジユールの伝送
制御レジスタ６５５は、信号BSRESQを受・送
信し、このBSRESQは１個の応答する記憶モジ
ユールによつて「真」になるようにドライブさ
れ、該記憶モジユールは、記憶要求デバイスに向
つて記憶が32ビツト幅のデータ伝送を収納する容
量を有していることを指示するBSACKRと協同
して、32ビツトの並列データ伝送することが可能
である。 本発明の特徴として、該メガ・バス・アダプタ
が１個の中央サブシステムを、第１６，１７，１
８図に関連して説明されている３種の型の記憶モ
ジユールのうち、どれにでも通信できるようにし
ていることがあげられる。この手段は、いかなる
特定の型の記憶モジユールとの通信を認識し、も
しくは、責任を負わねばならないCPU，SIPまた
はCIPがなくても達成される。かくて、もしCPU
がシステム記憶装置から１個の二重幅読み出しを
要求するときは、メガ・バス・アダプタは、要求
されたデータの32ビツトをもつて、それらが単一
幅・単一プル記憶装置、単一幅・二重プル記憶装
置もしくは二重幅記憶装置のどれに貯蔵されてい
るかには関係なく、応答することになろう。これ
は、制御記憶群、BSDBPL，BSDBWD，
BSRESQの特定の数値を発生し、かつ、認識す
る該メガ・バス・アダプタによつて、他の制御信
号群とともに以下の仕方で達成される。 もし、中央サブシステム処理装置群のうちの１
個が、並列に２個のワードの読み出しを要求する
ときは、該装置はローカル・バス・アドレス・フ
イールド（LBAD）のビツト０−22にある記憶
ワード・アドレスを供給する。信号群CASHBC
＝０、CAWRIT＝０、CADBPL＝１および
CADBWD＝１が与えられ、CAMREFが
〔０〕
へとセツトされる。キヤツシ／MMU装置は、ト
ランシーバ５０３を介して、該アドレスと、デー
タ・フイールドと、ローカル・バスからメガ・バ
スに供給される制御信号群とをふくむ信号群を伝
送し、また、該アドレスをアドレスされた記憶モ
ジユールに伝送する１個のバス・サイクルを発す
る。 またもし、アドレスされた記憶位置が単一幅・
単一プル記憶モジユールの中にあれば、記憶応答
は、要求するチヤネル番号をデータ・フイールド
BSADのビツト８−17に置き、また、データ（16
ビツト）の１個のワードをデータ・フイールド
BSDTのビツト０−15に置く。信号群、
BSMREF＝０、BSWRIT＝１、BSDBPL＝０、
BSDBWD＝０、BSLOCK＝０、BSLKNC＝０
が与えられ、BSLKNC＝０が発生せしめられ、
また、BSSHBCが
〔０〕へとセツトされるであ
ろう。メガ・バス・アダプタは、該記憶モジユー
ルから返信された制御記憶群の組合から、データ
の16ビツトのみがリターンされたことを認識し、
かつ、前に伝送されたアドレスを１ずつ増分した
後に、要求されたデータの他の16ビツトを取得せ
んがために、もう１個の記憶読み出しを発するこ
とになるであろう。 さらにもし、応答する記憶モジユールが１個の
二重幅記憶モジユールであるときは、応答は次の
ように変るであろう。すなわち、データ・フイー
ルドBSDTはデータの32ビツトをふくみ、
BSDBWDは〔１〕にセツトされ、かつ、
BSDBPLは
〔０〕にセツトされるというように
なるであろう。キヤツシ／MMU装置は、記憶要
求が全部終つたことを認識し、該データはローカ
ル・バスを介して要求装置へ伝送することになろ
う。 該単一幅・二重プル記憶装置は、要求装置のチ
ヤネル番号をBSADのビツト８−17で、また、デ
ータの１語をBSDTのビツト０−16で伝送して、
BSMREF＝０、BSWRIT＝１、BSDBWD＝０、
BSLOCK＝０、およびBSLKNC＝０、
BSSHBC＝１およびBSDBPL＝１となるように
セツトする。該モジユールは、同アドレス・フイ
ールドを有する１個の２回半バス・サイクルと、
BSDTのビツト０−15における次に要求されてい
るワードと、BSDBPLが
〔０〕にセツトされる
ことを除いて該制御信号群に対してと同じ数値群
とを伝送する。 該装置（メガ・バス・アダプタ）は、また、７
種の型の非・ロツク書き込み・サイクルを実行す
る能力を有している。書き込み要求の各々には、
バス・アドレス・フイールドBSADのビツト群０
−22が書き込まれるべき記憶ワード・アドレスに
セツトされる。まず、もしデータ中の１個のバイ
トが該アドレスにおいて始めに書き込まれるとす
れば、アドレス・フイールドBSADのビツト23が
０にセツトされ、データ・フイールドBSDTのビ
ツト０−７が書き込まれるべき該データにセツト
され、BSMREF，BSWRIT、およびBSBYTE
が〔１〕にセツトされ、BSSHBC，BSDBPL，
BSDBWD，BSLOCKおよびBSLKNCが
〔０〕
に等しくなるようにセツトされる。３種の型の記
憶モジユールはすべて、この第１の書き込みを実
行しうるものであり、かつ、１個のBSACKRも
しくはBSWAITのいずれかが発生するであろう。
またBSRESQは
〔０〕に等しくなろう。 第２の型の書き込みにおいては、アドレス・フ
イールドBSAD0−22中の記憶アドレスによつて
アドレスされるワードのright−hand byteが書き
込まれる。BSAD２３は〔１〕に等しくセツトさ
れ、BSADのビツト８−15は書き込まれるべきデ
ータをふくみ、BSMREF，BSWRITおよび
BSBYTEは
〔０〕に等しくセツトされ、また、
BSSHBL，BSDBPL，BSDBWD，BSLOCK、
およびBSLKNCは
〔０〕に等しくセツトされる。
前と同様にここで、３種の型の記憶モジユールは
この書き込み要求を実行することができる。 第３の型の書き込みは、そこで１個のアドレス
されたワードのバイト０およびバイト１が書き込
まれるものをいう。BSAD２３の数値は適切でな
く、データの16ビツトがビツト群BSDT00−
BSDT15、BSMREFにおいてデータ・フイール
ドの中にロードされ、BSWRITは〔１〕にセツ
トされ、BSSHBC，BSBYTE，BSDBPL，
BSDBWD，BSLOCKおよびBSLKNCは
〔０〕
に等しくセツトされる。この型の書き込みは、ま
た、３種の型の記憶モジユールにより、同じ仕方
で実行される。 第４の型の書き込みでは、ワードｎのright−
handbyteと、ワードｎ＋１のleft−handbyteと
が書き込まれることになる。ワードｎのアドレス
は、BSAD0−BSAD22に置かれ、BSAD23は
〔０〕に等しくセツトされ、データはBSDT8−
BSDT23に置かれ、BSMREF，BSWRIT，
BSBYTE、およびBSDBWDは〔１〕に等しく
セツトされる。二重幅記憶装置群のみが、この書
き込み動作を、１個のバス・サイクルで実行する
ことが可能であり、また、もしアドレスされた位
置群が１個の二重幅記憶装置にふくまれていれ
ば、BSRESQは〔１〕に等しくセツトされるこ
とになろう。メガ・バス・アダプタは、そのよう
な場合には、それ以上なんの行動も要求されない
ことを認識するであろう。もし、該書き込みが、
１個の単一幅・単一プル記憶装置もしくは１個の
単一幅・二重プル記憶装置に導かれていたとする
と、BSRESQは
〔０〕のままでいる。なぜなら
ば、上記２個の記憶装置のいずれもが、信号線路
BSRESQをドライブすることはないからである。
このような例では、該メガ・バス・アダプタは、
ワードｎのright−handbyteのみが書き込まれて
ることを認識し、かつ、他の１個の書き込み要求
を発してワードｎ＋１のleft−handhyteに書き込
みを行わせるであろう。 第５の型の書き込み要求は、そこでワードｎの
両方のbyteと、ワードｎ＋１のleft−handbyteと
が書き込まれるものである。この例においては、
ワードｎのアドレスは、アドレス・フイールド
BSAD00−BSAD22に置かれる。BSAD23は適切
でない。データは、BSDT0−BSDT23に置かれ、
BSMREF，BSWRITおよびBSDBWDは〔１〕
に等しくセツトされるが、一方では、BSSHBC，
BSBYTE，BSDBPL，BSLOCKおよび
BSLKNCは
〔０〕に等しくセツトされる。もし、
記憶装置が１個のの二重幅記憶装置であつて、ア
ドレスされた位置群がそのなかにふくまれていれ
ば、該記憶装置は、BSRESQを〔１〕にセツト
することによつて応答するであろう。またもし、
該記憶装置が１個の単一幅・単一プルもしくは、
１個の単一幅・二重プルの装置であれば、
BSRESQは第４の型の書き込みにおけると同じ
理由で
〔０〕に等しくセツトされ、一方、メガ・
バス・アダプタは、ワードｎ＋１のleft−
handbyteに書き込みを行うための、１個の新し
い書き込み要求を発生することになろう。 第６の型の書き込みは、ワードｎのright−
handbyteと、ワードｎ＋１の両方のbyteとを要
求するものである。ワードｎのアドレスは、
BSAD0−BSAD22に置かれ、BSDA23は〔１〕
に等しくセツトされ、データはBSDT8−
BSDT31に置かれ、BSMREF，BSWRIT，
BSBYTE，BDSPLおよびBSDBWDは〔１〕に
等しくセツトされ、さらにBSSHBC，BSLOCK
およびBSLKNCは、
〔０〕に等しくセツトされ
る。ここでもまた、もし書き込まれる記憶装置が
１個の二重幅記憶装置であれば、BSRESQは
〔１〕に等しくセツトされて、データの３種のバ
イトすべてが、１個のバス・サイクルに書き込ま
れたことを指示する。またもし、該記憶装置が二
重幅記憶装置でないときは、該メガ・バス・アダ
プタは、ワードｎ＋１の２個のバイトに書き込む
ために１個の次の書き込み要求を発することにな
ろう。 最後に第７番目の型の書き込み要求は、データ
の２語もしくは32ビツトを書き込むためのもので
ある。ワードｎのアドレスはBSAD0−BSAD22
に置かれ、BSAD23は
〔０〕もしくは〔１〕にセ
ツトされ、データはBSDT0−BSDT31に置かれ、
BSMREF，BSWRIT，BSDBPLおよび
BSDBWDは〔１〕に等しくセツトされ、さら
に、BSSHBC，BSBYTE，BSLOCKおよび
BSLKNCは
〔０〕に等しくセツトされる。第４
〜６番目の型の書き込みの場合のように、もし書
き込み記憶装置が１個の二重幅記憶装置のとき
は、BSRESQは該書き込みが成功すれば、〔１〕
に等しくセツトされる。もし、二重幅記憶装置で
ないときは、該メガ・バス・アダプタは、制御信
号群の数値から、データの最初の16ビツトのみが
ワードｎに書き込まれたことを認識する。かく
て、該メガ・バス・アダプタは、ワードｎ＋１に
BSDT16−BSDT31を書き込むために、１個の次
の書き込み要求を発生することになろう。１個の
次の書き込みサイクルが必要なことは、BSREQ
が
〔０〕に等しいということから明らかであろ
う。 ここで第１２図に戻つて参照すると、信号線路
BSQLT0とBSQLT1とは、該メガ・バスの部分
であつて、一定の条件下で、実行内部論理テスト
の能力を供給する。該信号BSQLT0は、システ
ムのフイジカル・トツプで始まり、該メガ・バス
上の最初の装置にBSQLT1として入るが、そこ
で該信号は１個のANDゲートを介して、特定の
装置が該信号の論理テストを完了したことを指示
する１個の信号に、論理的に結合される。その特
定の装置からは、該ANDゲートの出力が、次の
装置へBSQLT0として送信され、こうしてこの
プロセスは繰返される。該信号は、該システムの
フイジカル・ボトムにおいて、それが「真」であ
れば、該システム中のあらゆる装置がその信号の
論理テストに成功したことを指示する。常駐論理
テストをふくまない装置群は、BSQLT1および
BSQLT0を内部的にみな接続していなければな
らない。信号線路BSQLTAは該メガ・バスの全
径路を走り、該システムのボトムからCPUの制
御パネルに、完了した論理連関と論理テスト信号
とを運ぶ役割りを果す。このCPUの制御パネル
において、該信号は１個の適当なデイスプレイに
接続される。BSQLTAは、該システム内のすべ
ての装置が正しく動作しているときには、ふつう
「偽」であるが、論理テストの始めにおいては
「真」にセツトされることになる。該システム内
のすべてのクオリテイ論理テストが成功に終る
と、BSQLTAは「偽」に戻る。Ｅ・ウエイン・
キヤロル他によつて、1980年４月15日に出願受理
され該出願の被譲渡人に譲渡された「１個のデー
タ処理システムの動作完全性を決定するための自
己評価システム」と題する、米国特許出願番号
140621は、該コンピユータ・システムにおける１
個のクオリテイ論理装置に関連している。 信号BSEXTCおよびBSTIMPは、該メガ・バ
スにおいて使用されているその他の信号で、本発
明には特に関係がない。BSTIMRは、該システ
ムにおける各動力供給源を介して、１個の特定な
カード・ケージに供給され、線路の各周波数（60
Hzもしくは50Hz）でａ positiue transitionを供
給する。 メガ・バス・アダプタは、中央サブシステム
に、それにふくまれているCPU，SIPおよびCIP
がシステム記憶装置に書き込みと読み出しをする
ための能力と、該メガ・バス上の他の装置群にコ
マンド群を伝送するための能力とを供給する。該
メガ・バス・アダプタは、２個のほとんど相互に
独立なデータ径路を有している。第１のデータ径
路は、中央システム装置に情報を指示することを
可能にし、該情報が該メガ・バスに接続されてい
る装置群によつて発生せしめられ、該メガ・バス
からローカル・バスにパスすることを可能にして
いる。これは、たとえば、４個の72ビツト情報レ
コードもしくは情報伝送を記憶する容量を有する
FIFO記憶レジスタによつて達成される。FIFO５
０５は、１個の情報伝送が該中央サブシステムに
導かれるときと、１個の主記憶装置書き込みが実
行されるときはいつでも、メガ・バス・データ
BSDT00：32とメガ・バス・アドレスBSAD00：
23およびメガ・バス・制御信号群BSMREF〜
BSYELOを受信する。この場合、情報はFIFOに
書き込まれると、他のさしあたつての行動はとら
れない。このことによつて、ローカル・バスとメ
ガ・バスとがほとんど完全に非同期的に動作する
ことが許され、従来技術によつて認められている
ように、これは上記両バスの能率を大いに高める
ものである。 該FIFO５０５に記憶された情報は、該ローカ
ル・バスに、データMBDT0：32、アドレス
FIAD0：24および制御信号群FIMREF〜
FIYELOとして伝送されうる。前に説明されたよ
うに、キヤツシ・データ入力マルチプレクサ４０
１（第１１図）はメガ・バス・データMBDT0：
32を受信し、仮想アドレス入力マルチプレクサ４
０５はメガ・バス・アドレスFIAD0：24を、そ
れがFIFO４０５から伝送されたときに受信し、
また、メガ・バス制御信号群は制御論理４１７
に、それが共通線路FICNTRL0：10によつて指
示されたときに伝送される。 書き込みアドレス・レジスタ５０７は、FIFO
５０５へのメガ・バス情報のロードを記録し、読
み出しアドレス・レジスタ５０９は、第１１図に
示されるごときローカル・バス・アダプタに、
FIFO５０５に記憶されている情報の伝送を記録
する。メガ・バス書き込みデイテクタ５１１は、
入力群BSWAIT，BSNAKR，BSACKR，
BSDCNN，BSWRITおよびBSMREFを受信し、
該信号群中に一定のパターンを探知すると、
FIFO制御５１３への１個のロード・コマンドを
発生する。もし、FIFO５０５に最後に記憶され
た情報が保管されれば、該FIFO制御５１３は
WRTINCによつて代表される書き込み制御信号
群を発生し、それらを該書き込みアドレス・レジ
スタ５０７に供給して、該メガ・バス５０１から
トランシーバ群５０３を介して伝送された次段の
情報を、それが該FIFO５０５における次に使用
可能なアドレスに貯蔵せしめる。しかし、もし該
FIFO５０５にそれ以前に書き込まれた情報が保
管されていなければ、次に伝送される情報は、最
後に伝送された情報上に書き込まれることが許さ
れよう。 FIFO制御装置５１３もまた、代表的な
REDINC信号を発生して、それを該読み出しア
ドレス・レジスタ５０９に供給して、該FIFO５
０５から該ローカル・バス・アダプタ内の適当な
受信装置群への情報伝送を制御する。 該FIFO５０５に記憶される情報伝送群の型と
しては、たとえば、該メガ・バスに結合された他
の処理装置を介して該メガ・バスに結合されてい
る主記憶モジユールへ導かれるごとき、主記憶書
き込み群があげられる。上述のように、キヤツ
シ／MMU装置は、かかる主記憶書き込みが実行
されるごとに、いつでも更新されねばならず、該
データは、メガ・バス書き込み・デイテクタ５１
１が１個の主記憶書き込みを探知するごとに、い
つでもFIFO５０５に補捉されることになる。該
補捉された情報は、FIFO５０５を介してシフト
されて、もし必要があれば、キヤツシ・メモリを
更新するためのローカル・バス・アダプタに伝送
されるように、１個のローカル・バス・サイクル
に対する１個の要求を開始するであろう。 FIFO５０５に補捉される第２の型のサイクル
は、該メガ・バスに結合された１個の処理装置を
介して原発生され、中央サブシステムのSIPまた
はCIPへと導かれる、１個のテスト・コマンドが
ある。かかるテスト・コマンドは、該メガ・バス
上に置かれているときは、そのフオーマツトにお
いて、１個のＩ／Ｏ動作に類似しており、該テス
ト・コマンドが導かれる先のSIPまたはCIPのチ
ヤネル番号を保有するにいたる。もし、該チヤネ
ル番号が該中央サブシステムに位置されているチ
ヤネル番号を表していることが確認されれば、該
情報はFIFO５０５に補捉されることとなるであ
ろう。それは、また、１個のFIFO要求が該ロー
カル・バス上に送信されるようにし、かつ、適当
な情報がアドレスされたCIPまたはSIPに伝送さ
れるようにもするものである。 FIFO５０５に補捉される第３の型の伝送は、
中央サブシステムのCPU，SIPもしくはCIPを介
して伝播される１個の読み出し要求への１個の
Ｉ／Ｏ応答または記憶応答である。かかる応答
は、情報列の１個のフアースト・イン・フアース
ト・アウト・オーダである。そして、１個の記憶
応答またはＩ／Ｏ応答が該メガ・バス上で１個の
２回半バス・サイクルの形式をとるので、かかる
応答は該FIFO５０５によつて受入れられ、もし
それが１個の記憶装置で原発生した場合は、それ
はローカル・バス・アダプタと、要求処理装置お
よびキヤツシ・メモリへと送信されることになろ
う。 該FIFO５０５とメガ・バス書き込みデイテク
タ５１１とFIFO制御装置５１３との、もう一つ
の特徴は次のようである。すなわち、該FIFO５
０５の記憶容量が限界を超えないように保証しよ
うとして、該FIFO５０５から該キヤツシ・メモ
リまたは該ローカル・バス・プロセツサ群に情報
を伝送することを、該ローカル・バス・アダプタ
に強制するために、上記５０５，５１１および５
１３が動作するということである。このことは、
該メガ・バス・アダプタが、該ローカル・バスか
ら離して該キヤツシ・メモリを制御することと、
中央サブシステムの外にある処理装置群を介して
それ以前に探知された主記憶書き込み群に対応す
る該キヤツシ・メモリにおいて、更新を行うのに
必要なコマンド群を発生せしめることの、双方に
よつて達成されるのである。これらのキヤツシ更
新は、該FIFOを空にするか、それがもはや１個
の主記憶書き込みに対応する情報をふくまないこ
とを探知するのに必要な限り何回でも実行され
る。該FIFOがオーバフロウをする可能性がある
のは、該メガ・バスに結合された１個の中央サブ
システムの優先順位が、該メガ・バス上の他の処
理装置にくらべて低位であり、それゆえに、該メ
ガ・バス・アダプタが、多数のメガ・バス情報伝
送群がFIFO５０５に記憶されうるように拡張さ
れた時間に、少しでも該メガ・バスにアクセスし
てしまおうとすることからくるのである。信号
FIFOMTは、それが「偽」であるときには、該
FIFO５０５が空でないことを指示し、かつ、要
求アービトレーシヨン・ネツトワークに供給され
て、１個のローカル・バス・サイクルが該FIFO
に与えられるようにする。 第１２図に示されるように、該メガ・バス・ア
ダプタ内のデータ径路で、該ローカル・バス・ア
ダプタにメガ・バス・データを伝送するためのも
のは、２個の副径路に分割されている。データの
16ビツト（MBDT0：16）は１個のORゲート５
１５を介して伝送され、他のデータの16ビツト
（MBDT16：16）はマルチプレクサ５１７を介し
て伝送される。ORゲートへの入力群５１５は、
割り込み・レジスタ５１９からのMBIN0：16
と、２回半バス・サイクル・レジスタ５２１から
のMBSH0：16と、FIFO５０５からくる
FIDT0：16である。該マルチプレクサ５１７へ
の入力群は、該FIFO５０５から伝送される左側
および右側データ・ワード群、すなわち、それぞ
れFIDT0：16とFIDT16：16とである。 割り込みレジスタ５１９は、該メガ・バス・ア
ダプタが、該メガ・バスから伝送される１個の割
り込みを一時的に貯蔵しうるようにして、さらに
CPUが、１個の割り込み可能な状態を引き受け
る以前にそれが実行するいかなる現行指令をも完
全に遂行することを可能にする。これは、いくつ
かのCPU記憶サイクルを切りはなし、割り込み
レジスタ５１９を供給することによつて、該メ
ガ・バス・アダプタによる１個の割り込みの受け
入れが確認され、割り込みそのものは該CPUが
それを処理することができるようになるまで、記
憶からはずされる。該CPUが１個の割り込み可
能な状態に入るときは、該CPUは該ローカル・
バスを介して、１個のコマンドをメガ・バス・イ
ンターフエイスに送信する。このコマンドは、割
り込みレジスタ５１９に供給された線路
SNDINTを介して信号され、MBIN0：16の伝送
をORゲート５１５に向けてイネーブルな状態に
し、次いで該ローカル・バス・アダプタに向けて
イネーブルな状態にする。 ２回半バス・サイクル・レジスタ５２１は、上
述の状況を調節し、そこでは、中央サブシステム
が２個のワードの伝送を並列に行うことを要求す
るが、該データを伝送する該メガ・バス上のアド
レスされた記憶モジユールは、１個の単一幅ワー
ドをも伝送する能力を有していない。このような
記憶装置は、上で説明された単一幅・二重プル記
憶装置なのだが、これは２個のワードを直列連続
的にメガ・バス・２回半バス・サイクル群もしく
は単一幅・単一プル記憶装置に供給するものであ
つて、この記憶装置は供給された各ワードに対し
て１個の記憶サイクルを要求する。データの要求
された２個のワードが、実際には、並列で伝送さ
れない場合は、２回半バス・サイクル・レジスタ
５２１が最初に伝送されたワードを貯蔵し、次に
伝送されたワードは該FIFO５０５に書き込まれ
ることになろう。該FIFO５０５にあるそのワー
ドが出力としてあらわれたときに、MBSH0：16
は、該２回半バス・サイクル・レジスタ５２１か
ら該ORゲート５１５に、FIDT0：16のマルチプ
レクサ５１７への伝送と同時に伝送されるであろ
う。これは、要求されたデータの32ビツトを、適
当な序列で、アセンブルすることになるであろ
う。 もし、該データの32ビツトがすべて１個のバ
ス・サイクルに受信されたとすれば、それらは該
FIFO５０５に伝送され、該FIFOから出力される
とすぐに、該ローカル・バス・アダプタに伝送さ
れることになろう。データFIDT0：16は、該OR
ゲート５１５に向けてイネーブルな状態とされ、
また、データFIDT16：16は、該マルチプレクサ
５１７の入力として選択されるであろう。 該マルチプレクサ５１７は、また、１個の第３
番目の入力FIAD0：７を受信するが、この
FIAD0：７は一定のテスト・モード動作期間中
に選択され、そのモードでは１個のテスト・モー
ドＩ／Ｏアドレスが、中央サブシステムのCIPも
しくはSIPのいずれかに、該メガ・バスから伝送
されねばならない。このような動作では、該メ
ガ・バス上の装置は、16ビツトを１個のアドレス
の部分として翻訳するために線路MBDT0：16上
に置き、同様に８ビツトを線路BASAD0：７上
に置く。これらのビツト群が該FIFO５０５にパ
スされるとき、データ・ビツト群はFIDT0：16
になり、アドレス・ビツト群はFIAD0：７にな
る。該データ・ビツト群は、該ORゲート５１５
を介してMBDT0：16にパスされ、該マルチプレ
クサ５１７は、該８個のアドレス・ビツトを
MBDT16：８になるように選択すると、
〔０〕が
残りのデータ・フイールドを充足する。16ビツト
に対してはデータ・フイールドを用い、８ビツト
に対してはアドレス・フイールドを用いて、該テ
スト・モード動作は、16個のデータ・ビツトのみ
を並列に伝送する能力のあるデバイス群を介して
実現される。 データは、該ローカル・バスから該メガ・バス
に、32本の専用線路LDTR0：32上を伝送され
る。該データ線路群は、前に引用したロータリ・
16進法スイツチを介してセツトされるごときキヤ
ツシ／MMU装置のチヤネル番号とともに、デー
タ出力マルチプレクサ５２３に入力群として供給
され、線路MYCHNをこえて、データ出力マル
チプレクサ５２３へ供給される。データ・マルチ
プレクサ５２３の出力は、出力データ・フイール
ドMYDT0：16の16ビツトをふくむものである。
データ線路群LDTR16：16は、また、該メガ・
バス・データ・トランシーバ５０３に直接供給さ
れて、32ビツト幅出力データ・フイールド
BSDT0：32が、left−most16ビツト群における
LDTR16：16か、LDTR0：16もしくはMYCHN
のいずれかと、right−most16ビツトにおける
LDTR16：16とをふくむようにする。該データ
出力マルチプレクサ５２３の目的は、該ローカ
ル・バス上の目的・処理装置のいかんによつて、
32ビツトを並列に伝送するか、もしくは、２個の
16ビツト・ワードを連続的に伝送するかの、いず
れかにある。 該信号MYCHNは、また、アドレス・フイー
ルドBSAD8：10の10ビツトとともに、チヤネル
番号・デコーダ５２５にも供給される。このこと
は、１個の応答がそれに連動する中央サブシステ
ムに導かれているかいないかを決定するために、
該メガ・バス・アダプタをイネーブルな状態にす
る。そうなつた場合には、信号ITSAMEは〔真〕
にドライブされ、割り込み制御レジスタ５２７に
供給される。レベル・コンパレータ５２９は、１
個の割り込み要求とともに、フイールド
BSDT10：６においてメガ・バスから伝送される
レベル、および、LDTR26：６においてCPU時
間を現に引受けているプロセスのレベル番号を受
信する。該レベル・コンパレータ５２９の出力
は、該割り込み制御レジスタ５２７への入力とし
て供給され、この５２７は、もし要求された割り
込みのレベル番号がCPUによつて現に処理され
ているレベルよりも低い（またはより高位の優先
順位にある）ときは、MYINTを「真」にドライ
ブすることになろう。 ALUアドレス・ゼネレータ５３１は、アドレ
スされている該メガ・バス上の装置のタイプに対
応して、適当なアドレスが発生されるように、該
メガ・バス・アダプタを介して使用される。該
ALUアドレス・ゼネレータ５３１は、LBAD0：
23上のローカル・バス・アドレスを受信し、該ア
ドレスを１または２ずつ増分する能力を有してい
る。もし、該LBAD0：23によつて要求されてい
るアドレスが、１個の二重幅記憶装置もしくは１
個の単一幅・二重プル記憶装置のなかにあるとき
は、出力アドレスMYAD0：23を増分する必要は
ない。なぜならば、これらの記憶装置は要求され
た32ビツトを、同時または継続的に伝送すること
ができるからである。しかし、またもし、アドレ
スされた記憶モジユールが、１個の単一幅・単一
プル記憶装置であるときは、LBAD0：23に最初
に対応するMYAD0：32は、トランシーバ５０３
を介してBSAD0：23に伝送され、続いて、該メ
ガ・バス・アダプタは１個の新しい読み出しまた
は書き込みサイクルを発生するであろう。そこで
は該ALUアドレス・ゼネレータ５３１が
LBAD0：23＋１に対応するMYAD0：23＋１を、
BSAD0：23に供給することになろう。これは、
該記憶モジユールにおける適当な２個のワード
が、該メガ・バスをこえてアドレスされ、かつ、
伝送されるようにするであろう。 該メガ・バス・アダプタは、さらに、１個のメ
ガ・バス・スレーブ・モード論理回路５３３を有
するが、この回路は、１個のメガ・バス処理装置
による１個の要求に対する応答、もしくは、１個
の中央サブシステム・プロセツサによるそれ以前
の要求への１個のメガ・バス処理装置による１個
の応答のいずれかに対する、キヤツシ／MMU装
置の応答を制御するためのものである。 同様に、該メガ・バス・アドレスは、１個のメ
ガ・バス・マスター・モード制御論理（回路）５
３５を有するが、この回路は、該ローカル・バス
からの制御信号群、すなわち、前に説明された制
御信号群CAWRIT〜CABYTEに応答して、１
個のメガ・バス伝送を開始する。該メガ・バス・
マスター・モード制御論理５３５と該メガ・バ
ス・スレーブ・モード応答論理５３３とは、その
性質において従来技術に属し、本発明の特徴をふ
くむものではない。広義には、これらの論理装置
は、データおよびトランシーバ５０３を介して該
メガ・バス上から出て行くアドレス伝送群に同期
するために必要なDCNN群を発生するために、
該メガ・バスをイネーブルな状態におくものであ
る。該論理は、また、該メガ・バスに戻つて行く
応答群のために信号群ACK，NACKおよび
WAITをも発生する。これらの信号群は、従来
技術におけるCPU装置、制御装置および記憶イ
ンターフエイスにとつて標準的なものである。該
メガ・バス・スレーブ・モード応答論理５３３の
ための回路と操作モードとは、ジヨージ・J.バー
ロウ他によつて、1980年４月15日付で出願された
米国特許出願番号140623により詳しく説明されて
いるので、ここに参考として挿入する。 ３ キヤツシ・メモリの概観 以上に記述されたように、本発明の諸目的の１
つは、キヤツシ・メモリの中におよび外へと、２
個のデータ・ワードが同時に伝送されるごとき、
１個のキヤツシ・メモリ・モジユールを提供する
ことにある。これは、次のようにして達成され
る。１個の要求が、２個のデータ・ワードに対し
て該キヤツシ・メモリになされると、まず第１の
データ・ワード（低位オーダもしくは高位オー
ダ）のアドレス番号のみが、仮想アドレス線路群
VAIN0：32上に供給される。該キヤツシ・メモ
リは、該アドレス番号VAIN0：23によつて識別
される１個のデータ・ワードが該キヤツシ・メモ
リに貯蔵されているかいないかを決定するため
に、そのエントリ群のダイレクトリを検索する。
同時に、該キヤツシ・メモリは、次に続くアドレ
ス番号、すなわち、VAIN0：23＋１によつて識
別されるデータ・ワードが、該キヤツシ・メモリ
に貯蔵されているかいないかを決定することにな
るであろう。もし、両方の検索に成功すれば、ア
ドレス番号VAIN0：23およびVAIN0：23＋１に
よつて識別されるデータ・ワード（複数）は、該
キヤツシ・メモリにアドレスされよう。これは、
１個の“fullhit”条件に対応する。もし、該デー
タ・ワードのうちの１個が該キヤツシ・メモリに
貯蔵されていれば、部分的にヒツトが起つて、該
キヤツシ・メモリに常駐するデータ・ワードが
VAIN0：23によつて識別される場合にはレフ
ト・ヒツト（LFTHIT）として、もしくは、
VAIN0：23＋１によつて識別されるデータ・ワ
ードが該キヤツシ・メモリ中に常駐していればラ
イト・ヒツト（RGTHIT）として、そのデー
タ・ワードが識別されるであろう。 VAIN0：23およびVAIN0：23＋１によつて識
別されるデータ・ワード群は、連続する記憶位置
群に記憶されるので、もしVAIN0：23が１個の
奇数アドレス番号であれば、当然、VAIN0：23
＋１は１個の偶数アドレス番号であつて、この逆
も成立する。 第１９図ａおよびｂは、本発明に係る該キヤツ
シ・メモリをブロツク・ダイアグラム形式で図示
している。特に、第１９図ａは、キヤツシ・メモ
リ・モジユールのデータ記憶サブシステムを示
し、かつ、該キヤツシ・メモリ・モジユール内の
記憶装置の中へおよび外へと伝送をなすデータ・
ワード群のための回路要素群を有している。第１
９図ｂは、該キヤツシ・メモリのデータ記憶部分
に貯蔵されているデータのアドレスの記録を保管
するためのキヤツシ・ダイレクトリ・サブシステ
ムを図示している。該キヤツシ・ダイレクトリ・
サブシステムに関連して用いられている記憶マネ
ジメント装置は、仮想アドレスを実アドレスに翻
訳する手段と、主記憶装置から要求されたデータ
もまた、該キヤツシ・メモリ・モジユールの記憶
サブシステムに現に貯蔵されているかいないかを
決定するための論理とをふくんでいる。 いま第１９図ａに関していえば、ローカル・デ
ータ入力マルチプレクサ７０１は、該ローカル・
バスから16ビツトのデータ・ワード群すなわち
LBDT0：32と、該メガ・バスからは同じく
MBDT0：32とを、入力として受信する能力を有
している。該ローカル・データ入力マルチプレク
サ７０１の機能は、該２個の入力のうちから１個
を選択することにある。線路群LBDT0：32は、
もし１個のローカル・バス・プロセツサが１個の
システム記憶書き込みをなすときに選択され、ま
た、線路群MBDT0：32は、もし該システム記憶
装置が１個の記憶読み出しに応答して１個のロー
カル・バス・プロセツサにデータを伝送すると
き、もしくは、もし他のシステム・デバイスが、
該キヤツシ・メモリのデータ記憶サブシステムに
も貯蔵されている該システム記憶装置にあるデー
タ・ワード群の更新をなすものであるときに、選
択されるものである。またさらに、以下で説明さ
れるように、セグメント・デイスクリプタおよび
制御信号群をふくむ他の情報が、該ローカル・デ
ータ入力マルチプレクサ７０１を介して、該キヤ
ツシ・メモリに伝送される。 該ローカル・データ入力マルチプレクサ７０１
は、２個の選択されたデータ・ワードを個々に出
力する。それらは、LDTR0：16として指定され
る１個のデータ・ワードと、LDTR16：16とし
て指定される１個のデータ・ワードである。 もし、たとえば、該ローカル・バス・プロセツ
サ群のうちの１個が、該システム記憶装置から１
個の２語データ伝送を要求し、それが以下に記述
されるような態様で、該データ・ワード群が該キ
ヤツシ・メモリに現に貯蔵されていないことが決
定されれば、該２個のデータ・ワードを、該キヤ
ツシ・データ入力マルチプレクサ７０３と、レベ
ル１データ出力マルチプレクサ７１７，７１９の
両方にパスすることが、該ローカル・データ入力
マルチプレクサ７０１の機能である。この該ロー
カル・データ入力マルチプレクサ７０１の二重出
力径路は、さらに該キヤツシ・メモリの動作を加
速する。なぜならば、要求されたデータ・ワード
群が、該キヤツシ・データ入力マルチプレクサ７
０３を介して、該データ記憶サブシステムに入力
されるので、該データ・ワード群は、該レベル１
データ出力マルチプレクサ７１７と７１９とを介
して、該要求をなすローカル・バス・プロセツサ
にも供給されることになるからである。したがつ
て、該ワード群を、要求する処理装置に伝送する
以前には、該キヤツシ・メモリのデータ記憶サブ
システムに貯蔵されるべき該データ・ワード群の
必要待ち時間の損失は全くない。 該キヤツシ・データ入力マルチプレクサ７０３
は、１個の偶数入力マルチプレクサ７０５と１個
の奇数入力マルチプレクサ７０７とをふくんでい
る。該偶数入力マルチプレクサ７０５と該奇数入
力マルチプレクサ７０７の両方ともが、データ・
ワードLDTR0：16とデータ・ワードLDTR16：
16とを受信する。これ以後に説明されるように、
該隅数入力マルチプレクサ７０５は、偶数アドレ
ス番号によつて識別されるデータ・ワード群のみ
を、入力として受入れるように制御されている。
同様に、該奇数入力マルチプレクサ７０７は、奇
数アドレス番号によつて識別されるデータ・ワー
ド群のみを入力として受け入れるように制御され
ている。以下に説明されるように、データ・ワー
ド群LDTR0：16とLDTR16：16とは、該システ
ム記憶装置のなかに貯蔵された連続するデータ・
ワード群からなつているので、該データ・ワード
群の１個は必然的に１個の偶数アドレス番号によ
り、また他の１個は必然的に１個の奇数アドレス
番号によつて、識別されることになる。 該キヤツシ・メモリの該データ記憶サブシステ
ムは、偶・奇数アドレスによつてそれぞれ識別さ
れる記憶データ・ワード群として、偶数および奇
数記憶バンクに分割されている。その上、該偶数
および奇数データ・バンクは各々がさらにレベル
１群とレベル２群とに２分割されている。このデ
ータ記憶装置構造は、第１９図ａに図示されてお
り、１個のレベル１偶数データ記憶装置７０９、
１個のレベル１奇数データ記憶装置７１１、１個
のレベル２偶数データ記憶装置７１３および１個
のレベル２奇数データ記憶装置によつて実現され
るものである。該データ記憶装置の各々は、デー
タ・記憶アドレス・ドライバ群７２７に結合され
ており、該７２７は、１個の入力として、実アド
レス番号のうちもつとも重みの小さいビツトを10
個受信する。 該レベル１およびレベル２の２個の偶数記憶装
置７０９と７１３とは、また、該偶数データマル
チプレクサ７０５の出力群と結合される入力群を
有している。該レベル１およびレベル２の２個の
奇数記憶装置７１１と７１５とは、各々該奇数記
憶装置７０７の出力群と結合される入力群を有し
ている。該データ記憶装置の１個におけるアドレ
スを選択することが、該データ記憶アドレス・ド
ライバ群７２７の機能である。このデータ記憶装
置では、１個の偶数アドレス番号によつて識別さ
れるデータ・ワードCADI0：16と、１個の奇数
アドレス番号によつて識別されるデータ・ワード
CADI16：16とが貯蔵されることになる。 該データ記憶装置７０９，７１１，７１３およ
び７１５は、選択的に、該データ記憶アドレス・
ドライバ群７２７の制御下で、１個のデータ・ワ
ードを出力する。該レベル１偶数データ記憶装置
７０９は、データ・ワードEVDS0：16を出力す
る。このEVDS0：16は、該レベル１偶数（デー
タ・ワードｎ）出力マルチプレクサ７１７と該レ
ベル１奇数（データ・ワードｎ＋１）出力マルチ
プレクサ７１９によつて、１個の入力として、受
信されると同様に、該レベル１奇数データ記憶装
置７１１は、１個のデータ・ワードODDS0：16
を出力し、このODDS0：16は、該レベル１偶数
および奇数データ出力マルチプレクサ７１７と７
１９の両方によつて、１個の入力として、受信さ
れる。 該レベル２偶数データ記憶装置７１３は、１個
のデータ・ワードL2EV0：16を、該レベル２偶
数データ・マルチプレクサ７２１と該レベル２奇
数データ・マルチプレクサ７２３とに向けて出力
する。同様に、該レベル２奇数データ記憶装置７
１５は１個のデータ・ワードL2OD0：16を出力
し、該データ・ワードL2OD0：16は、該レベル
２偶数データ出力マルチプレクサ７２１と該レベ
ル２奇数データ出力マルチプレクサ７２３との両
方に、１個の入力として、供給される。 該レベル１奇数データ出力マルチプレクサ７１
７は、１個のデータ・ワードを、その４個の入力
のうちの１個から選択して、それを、１個の出力
データ・ワードCADO0：16として、該ローカ
ル・バスに供給する。同様に、該レベル１奇数デ
ータ出力マルチプレクサ７１９は、その４個の入
力のうちの１個から、次の１個のデータ出力ワー
ドCAADO16：16をつくり出すために選択をな
す。該レベル２偶数データ出力マルチプレクサ７
２１は、その２個の入力のうちの１個から選択し
て、１個の出力データ・ワードL2DO0：16を該
ローカル・バスに供給する。最後に、該レベル２
奇数データ出力マルチプレクサ７２３は、その２
個の入力データ・ワードのうちの１個を選択し
て、それを、１個の出力データ・ワード
L2DO16：16として、該ローカル・バスに供給す
る。 該データ出力マルチプレクサ７１７，７１９，
７２１および７２３は、該キヤツシ・メモリのデ
ータ記憶装置を、該ローカル・バスに供給される
べき個々のデータ・ワード上で１個のデータ・ス
テアリング動作を実行することを可能にする。換
言すれば、もし２個のデータ・ワードが、該レベ
ル１偶数および奇数データ記憶装置７０９と７１
１から出力されているとすると、それらのデー
タ・ワードは、１個の特定の順序で該ローカル・
バスに供給されることになろう。該データ・ワー
ドCADO0：16は、該アドレス番号VAIN0：23に
よつて識別された１個のデータ・ワードに対応す
るであろう。同様に、CADO16：16は、該増分
されたアドレス番号VAIN0：23＋１によつて識
別されたデータ・ワードに対応するであろう。い
くつかの例では、出力された高位オーダのデー
タ・ワード（VAIN0：23によつて識別されたワ
ード）は、１個の偶数アドレス番号によつて識別
されるであろうし、また、低位オーダのデータ・
ワードは、１個の奇数アドレス番号によつて識別
されえよう。かくて、該レベル１偶数および奇数
データ出力マルチプレクサ７１７と７１９とは、
該レベル１奇数および偶数データ記憶装置７０９
と７１１との出力群の方向づけを、適当な高位オ
ーダおよび低位オーダのデータ出力ワード
CADO0：16とCADO16：16に向けて、それぞ
れ、イネーブルな状態にする。 フイジカル・アドレス・ツー・ローカル・バ
ス・ドライバ７２５は、該メガ・バスから該ロー
カル・バスへの１個のアドレスの直接伝送を、そ
れが該キヤツシ・メモリのデータ記憶サブシステ
ムを経由して、パスすることがなくても可能な状
態にする。 第１９図ｂに図示されている該キヤツシ・ダイ
レクトリ・サブシステムを詳細に記述する前に、
該システム記憶装置に貯蔵されているデータ・ワ
ード群が、該キヤツシ・メモリのデータ記憶サブ
システムにおいて対応する記憶位置群にマツプさ
れ、あるいは、貯蔵される態様について説明がな
されよう。第１に該システム記憶装置は、１メ
ガ・ワードあるいはそれ以上の個数のデータまで
貯蔵する能力を有している。これらのデータ・ワ
ード群は、知られているように、順次増加するア
ドレス番号群０，１，２，…Ｎによつて識別され
る。ここにＮ＋１は記憶ワード群の合計数であ
る。 ここで具体的に表現されるように、該キヤツ
シ・データ記憶サブシステムにおけるデータ記憶
装置７０９，７１１，７１３，７１５の各々は、
1024個のデータ・ワードを貯蔵することができ
る。これらのデータ・ワード群もまた、順次増加
するアドレス番号群０，１，２，……1023によつ
て識別される。偶数データ・バンクには２個のデ
ータ記憶装置があり、奇数データ・バンクにも２
個のデータ記憶装置があるので、該キヤツシ・メ
モリは偶数アドレス番号群によつて識別される
2048個のデータ・ワードと、奇数アドレス番号で
識別される2048個のデータ・ワードとを貯蔵する
ことが可能である。 該システム記憶装置のためのアドレス番号群は
次のようにマツプされる。すなわち、該キヤツ
シ・メモリのデータ記憶装置群における該アドレ
ス番号群に、特定の仕方において対応する、マツ
プのされ方である。たとえば、該レベル１および
レベル２の偶数データ記憶装置７０９と７１１と
のアドレス番号０は、0modulo2048に等しい該シ
ステム記憶装置のアドレス番号群に対応する。か
くて、該レベル１偶数データ記憶装置および該レ
ベル２偶数データ記憶装置におけるアドレス番号
０は、アドレス番号群０，2048，4096，6144……
（ｎ×2048）に対応する。該レベル１奇数データ
記憶装置およびレベル２奇数データ記憶装置にお
けるアドレス番号にマツプする該システム記憶装
置におけるアドレス番号群は、量１＋（ｎ×2048）
によつて識別される。該キヤツシ・データ記憶装
置と該システム記憶装置とは、両方とも実アドレ
ス番号群を使用するが、一方では、データ処理シ
ステムによつて実行されるプログラムは仮想アド
レス番号群を使用している。 第２０図に図示されているように、１個の23ビ
ツト実アドレスは、該キヤツシ・メモリに関連す
る３種の別個のフイールドを保有している。最小
重みアドレス・ビツトVAIN22は、奇／偶・指定
ビツトであつて、該キヤツシ・メモリのデータ記
憶サブシステムおよびキヤツシ・ダイレクトリ・
サブシステムによつて使用されるが、これは該ビ
ツトがそれぞれ１個の
〔０〕もしくは１個の
〔１〕であるかに対応して、偶数データ記憶装置
か、もしくは奇数データ記憶装置かのいずれかを
選択するためである。フイールドOPAD12：10
およびEPAD2：10は、該キヤツシ・メモリのデ
ータ記憶サブシステム内で、データ記憶アドレス
群を指定する。最後に、フイールドOPAD0：12
およびEPAD0：12は、該キヤツシ・ダイレクト
リ・サブシステムの処理操作に使用されている情
報に対応する。これ以後に記述されるように、こ
のフイールドは、レベル１およびレベル２のアド
レス番号ダイレクトリを、特定のアドレス番号群
によつて識別されるデータ・ワード群が各データ
記憶装置に貯蔵されているかいないかを決定する
ために、イネーブルな状態にする。 第２０図は、さらに、アドレス番号群０，１，
……８１９３によつて識別される記憶位置群をふ
くむシステム記憶装置９０１の部分を図示してい
る。レベル１偶数データ記憶装置９０３とレベル
２偶数記憶装置９０５もまた図示されている。初
期設定の状態においては、該レベル１偶数データ
記憶装置９０３のアドレス番号０は、該システム
記憶装置のアドレス４０９６に対応している。該
レベル２偶数データ記憶装置９０５のアドレス０
は、システム記憶装置のアドレス番号２０４８に
対応している。かくて、レベル１偶数データ記憶
装置９０３のアドレス番号０は、該システム記憶
装置９０１のアドレス番号４０９６にも貯蔵され
ているデータ・ワードを貯蔵する。また、該レベ
ル２偶数データ記憶装置９０５のアドレス番号０
は、該システム記憶装置９０１のアドレス２０４
８にも貯蔵されているデータ・ワードを貯蔵す
る。システム・アドレス番号２０４８および４０
９６の両方は等しくmodulo２０４８で、同じキ
ヤツシ記憶位置すなわち該偶数データ記憶装置の
アドレス番号０にマツプする。しかし、該偶数デ
ータ記憶装置をさらにレベル１とレベル２とに分
割することは、該キヤツシ・メモリが、該システ
ム記憶装置における２個の異るアドレス番号によ
つて識別される２個の異るデータ・ワードを貯蔵
することを可能にする。かくて、データ・ワード
ＡおよびＢの両方は、該キヤツシ・メモリに同時
に存在しうることになる。 該キヤツシ・メモリは次の原則で動作するもの
である。すなわち、もし該キヤツシ・データ記憶
部分において１個のデータ・ワードが他の１個の
データ・ワードによつて置換されねばならないと
きは、該キヤツシ・メモリにもつとも長い期間常
駐したデータ・ワードが最初に置換されるという
ことである。換言すれば、もし１個の要求が１個
のデータ・ワードのためになされ、そのデータ・
ワードが該レベル１およびレベル２偶数記憶装置
９０３と９０５のアドレス番号位置０に貯蔵され
ていることになる。該アドレス番号群と連合する
データ・ワード群を有する該アドレス番号群と異
る該システム記憶装置における１個の第３番目の
アドレス番号によつて識別されたものであるとき
は、該キヤツシ・メモリ中に最長時間常駐した該
偶数データ記憶装置群のアドレス番号０に貯蔵さ
れているデータ・ワードならば、どれでも置換さ
れるということになる。 １個の置換テーブルが該キヤツシ・ダイレクト
リ・サブシステムに保持されているが、それは該
レベル１およびレベル２偶数データ記憶装置にあ
る２個の対応するアドレスのうち、いずれか最初
に置換されることになるかを識別せんがためのも
のである。第２０に図示されているように、該置
換テーブル９０７は、１個の1024×１ビツト記憶
を有している。該置換テーブル９０７における
1024個の記憶位置は、該レベル１およびレベル２
偶数データ記憶装置において同様に番号付けされ
たアドレス位置群に対応している。１個のデー
タ・ワードが、該レベル１偶数データ記憶装置９
０３におけるアドレス番号群の１個に書き込まれ
るときには、１個の〔１〕もまた該置換テーブル
９０７において番号付けされた記憶位置に対応し
て書き込まれる。このことは、同一のキヤツシ・
データ記憶アドレス番号位置にマツプをなす書き
込まれるべき次のデータ・ワードが、該レベル２
偶数データ記憶装置９０５に書き込まれるべきこ
とを指示している。同時に、該置換テーブル９０
７において対応するエントリが、１個の
〔０〕に
変更されることになる。こうして、該置換テーブ
ル９０７のいかなる位置に対しても、１個の
〔０〕エントリが該レベル１偶数データ記憶９０
３における１個のアドレス番号位置を識別して、
該置換テーブル位置に対応する次のデータ・ワー
ドを受信する一方で、１個の〔１〕エントリは該
レベル２偶数データ記憶装置９０５を識別して、
その置換テーブル位置に対応する次のデータ・ワ
ードを受信する。 ふたたび第２０図に言及すると、該置換テーブ
ル９０７は、初期にはアドレス番号位置０に貯蔵
される１個の
〔０〕を有している。このことは、
該偶数データ記憶装置のアドレス番号０にマツプ
する１個のシステム記憶アドレス番号を有する他
の１個のデータ・ワードに書き込みが必要である
ときは、該アドレス・ワードが該レベル１偶数デ
ータ記憶装置のアドレス番号位置０に書き込まれ
るべきであることを指示している。 上にのべたことは、第２０図においてcase2と
いう名称を付された偶数データ記憶装置、９０３
ａ，９０５ａおよび置換テーブル９０７ａに生じ
たことと正確に同じである。アドレス番号８１９
２modulo２０４８は
〔０〕に等しい。該アドレ
ス番号が偶数なので、該ワードは該偶数データ記
憶装置９０３ａまたは９０５ａのうちの１個に貯
蔵されることになろう。該置換テーブル９０７に
おけるアドレス番号位置０が
〔０〕であいたの
で、該データ・ワードは、該レベル１偶数データ
記憶装置９０３ａのアドレス番号０によつて識別
される記憶位置に書き込まれることになろう。こ
こには図示されていないが、１個の同様な置換テ
ーブルが、奇数データ記憶装置に提供されてい
る。本発明に係るキヤツシ・メモリにおいて使用
されているダイレクトリ群および置換テーブルに
ついては、詳細なハードウエアの具体的説明は、
これ以後詳しく記述されるであろう。 第１９図ｂは、レベル１およびレベル２偶数お
よび奇数データ記憶装置に貯蔵されるデータ・ワ
ード群を識別するアドレス番号群のダイレクトリ
を保全しかつ更新するための、キヤツシ・ダイレ
クトリ・サブシステムを、ブロツク・ダイアグラ
ム形式で図示したものである。偶数および奇数キ
ヤツシ・データ入力マルチプレクサ７０５，７０
７（第１９図ａ）から出力された、２個のデー
タ・ワードは該キヤツシ・ダイレクトリ・サブシ
ステムに入力として供給される。これら２個のデ
ータ・ワードは、小型セグメント・デイスクリプ
タRAM７５１と、大型セグメント・デイスクリ
プタRAM７５３と、セグメント・デイスクリプ
タ更新論理７５５とモード・レジスタ７５７とに
供給される。該小型セグメント・デイスクリプタ
RAM７５１は、システム記憶装置に保全されて
いる16個の小型記憶セグメント群の異る１個に連
動する記憶３２ビツト・セグメント・デイスクリ
プタのための１個のランダム・アクセス・メモリ
をふくんでいる。 第２１図は、１個の有効セグメント・デイスク
リプタと、１個の無効セグメント・デイスクリプ
タとを図示している。もし、該セグメント・デイ
スクリプタのビツト０が
〔０〕ならば、上記セグ
メント・デイスクリプタ更新論理７５５は、該セ
グメント・デイスクリプタが無効であるとして認
識する。しかし、もし、ビツト０が〔１〕であれ
ば、このセグメント・デイスクリプタ更新論理７
５５は、該セグメント・デイスクリプタが有効で
あるとして認識する。 １個の有効セグメント・デイスクリプタのビツ
ト１〜１５は、セグメント・ベースを保有し、１
個の有効なセグメント・デイスクリプタの残の部
分はアクセス・ライトとセグメント・サイズの情
報を保有する。 記憶装置におけるデータへのアクセスは、優先
権的リング（rings of privilege）として知られ
ている状況下で実行される。これについては従来
技術でよく知られている。要約すれば、該システ
ム記憶装置にアクセスをなすデバイスはいかなる
ものも、数値が０〜３を有する２ビツトの現リン
グ番号を貯蔵するための１個のステータス・レジ
スタをふくむ。最大の優先権をもつリングはリン
グ０で、最小の優先権をもつリングはリング３で
ある。１個の現リング番号３を有する１個のシス
テム・デバイスまたはシステム要素は、セグメン
ト・デイスクリプタ・フイールドでは、リング３
にアクセス可能なときに、マークされている１個
のシステム記憶セグメントのなかでのみ読み出し
が可能である。また、１個の現リング番号２を有
する１個のシステム要素は、リング２またはリン
グ３のいずれかアクセス可能なときに、マークさ
れているどのセグメントのなかでも読み出しが可
能である。さらに１個の現リング番号１を有する
１個のステータス・レジスタを有するデバイス
は、リング番号１，２，３を有するいかなるセグ
メントにもアクセス可能である。最後に、１個の
デバイスのステータス・レジスタに貯蔵されてい
るリング番号０は、それが記憶装置におけるいか
なる有効なセグメントにもアクセスしうることを
指示している。 読み出しリング番号・フイールドRR
（SEGD16：２）は、１個のセグメントの中にあ
る読み出のためのリング番号を説明している。書
き込みリング番号・フイールドRW（SEGD18：
２）は、１個のセグメントの中にある書き込みの
ためのリング番号の優先順位を説明している。最
後に、実行リング番号・フイールドRE
（SEGD20：２）は、１個のセグメントの中に貯
蔵されている実行指令のための優先順位を説明し
ている。 １個の有効なセグメント・デイスクリプタのビ
ツト２３−３１は、該セグメント・デイスクリプ
タと連動するシステム記憶セグメントのためのサ
イズ・フイールドを説明している。該サイズ・フ
イールドは、８個のトレイリング０をもつものと
みなされる。もし、仮想アドレスのオフセツト部
分が、該サイズ・フイールドより小さいか等しい
ときは、要求されたデータ・ワードはセグメント
内にある。またもし、仮想アドレスのオフセツト
部分が、該サイズ・フイールドに貯蔵されている
数よりも大であるときは、不正な要求がなされて
いる。というのは、仮想アドレス、オフセツトに
対応する実アドレスは、該要求されたシステム記
憶セグメント内には常駐しないからである。 本発明に係るシステムにおいて、仮想アドレス
番号群VAIN0：22によつて指定されるごとき、
可能な仮想アドレス・スペースは、１セグメント
当り64K・ワードまでを有する16個のセグメント
に分割されている。これらのセグメントの第１
は、さらに各々4K・ワードまでを有する16個の
小型セグメントに分割されている。このオリジナ
ル・セグメントのあとの残り15個のセグメント
は、大型セグメントとして引用される。 大型および小型セグメントの各々は、多数のデ
ータ・ワードをふくむ。このデータ・ワードの数
は256の倍数である。大型または小型セグメント
の実際の大きさは、前に説明されたセグメント・
サイズ・フイールドSEGD24：８に示されてい
る。（第２１図）。 仮想アドレス・セグメントは、１個の仮想アド
レス・セグメントに対応する情報が、256の倍数
である１個の実アドレス番号のところで発生する
かぎりにおいて、実システム記憶装置内のどの場
所にも常駐できる。該仮想アドレス・セグメント
は、実記憶装置の中で、全体的にも、部分的にも
相互にオーバラツプできるし、また、全くオーバ
ラツプしないことも可能である。 １個の小型セグメント・デイスクリプタRAM
７５１は、小型セグメント群と連動する16個の３
２ビツト・セグメント・デイスクリプタ群を内蔵
する。同じように、１個の大型セグメント・デイ
スクリプタRAM７５３は、大型仮想記憶・セグ
メント群を記憶する15個の32ビツト・セグメン
ト・デイスクリプタを内蔵する。 該システム記憶装置を、大型・小型の両方に分
割することは、該システムを、仮想アドレス・モ
ードで操作することを可能にする。かかる仮想ア
ドレス・モードでは、データの記憶および操作の
ために実記憶アドレス番号を使う代りに、プログ
ラマは、仮想アドレス番号０として識別されてい
る１個のプログラムの第１の位置についてアドレ
スすることができる。該プログラムとデータが該
システム記憶装置に記憶されているときには、し
かしながら、それらは特定のセグメントに割り当
てられる。該プログラムを記憶しているシステム
記憶貯蔵位置群の実アドレス番号群は、該プログ
ラム中の仮想アドレス群を、該セグメント・デイ
スクリプタに貯蔵されている実ベース・アドレス
番号ずつ増分することによつて演算することがで
きる。 これは、第２２図ａに図示されており、そこで
は大型セグメント・デイスクリプタ・テーブル
が、図式的に示されている。該テーブルの最初の
セグメントは、セグメント・デイスクリプタ０
で、１個のPA０のベースを有することが指示さ
れている。PA０とは、１個の特定の実アドレス
で、システム記憶装置のなかにあつて、第１の大
型セグメントの最初の位置が、該システムにおけ
る実アドレス番号PA０であることを意味してい
る。該大型セグメント・デイスクリプタ・テーブ
ルにおける、セグメント・デイスクリプタ１は
PA１の１個のベースもしくは初期アドレスを有
し、実アドレス番号群PA２，PA３，PA４その
他は、該仮想アドレス・セグメントの各々の第１
番目の仮想アドレス番号と連動する情報を貯蔵す
る実アドレス番号群に対応するものである。 第２２図ａに図示されているように、大型セグ
メント・デイスクリプタRAMにおける第３番目
のセグメント・デイスクリプタはアドレスされ
て、そこに貯蔵されているベースは実アドレス
PA２にアドレスする。該記憶セグメントのなか
の１個の特定なデータにアドレスするときには、
該セグメント・ベースは、VAIN19：12として引
用されている１個のセグメント・オフセツトと、
１個の小型記憶セグメントに対する該仮想アドレ
ス番号の12個の最終有効バイトと、１個の大型記
憶セグメントに対する１個の仮想アドレス番号の
16個の最終有効バイトであるVAIN15：16とによ
つて、増分される。かくて第２２図ａの、１個の
データ・ワードDWの実アドレス番号は、
VAIN15：16に特定されている該セグメント・オ
フセツトに、セグメント・ベースPA２を加算す
ることによつて決定される。 第２２図ｂは、大型・小型両セグメントの両方
の実アドレスの発生を図示したものである。小型
セグメントの場合は、１個の23ビツト実アドレス
が、11個の０に先行される12ビツト・オフセツ
ト・フイールドVAIN11：12を８個のトレイリン
グ０に連結する15ビツト・ベース・フイールドに
加算することによつて発生せしめられる。 ふたたび第１９図ｂを参照すると、１個のセグ
メント・デイスクリプタSFDO0：32が、該シス
テム記憶装置において１個の小型セグメントと連
動しており、該デイスクリプタ・セレクタ論理７
６１への該セグメント・デイスクリプタ更新によ
つて出力されたVAIN0：11の制御下で、小型セ
グメント・デイスクリプタRAM７５１から出力
される。同様に、１個の大型セグメント・デイス
クリプタLFDO0：32は、１個の大型セグメント
と連動しており、デイスクリプタ・セレクタ論理
７６１の他の入力への該セグメント・デイスクリ
プタ更新により出力されるごとき、VAIN0：７
の制御下で該大型・セグメント・デイスクリプタ
RAM７５３から出力される。該デイスクリプ
タ・セレクタ論理７６１は、また、信号
CAD19：23をも受信する。このCAD19：23は、
セグメント・デイスクリプタ情報を、該デイスク
リプタ・セレクタ７６１に、小型セグメント・デ
イスクリプタRAM７５１または大型セグメン
ト・デイスクリプタRAM７５３をパスすること
なしに供給する。 該セグメント・デイスクリプタ論理７６１の出
力は、信号群SEGD0：23をふくみ、これは奇数
加算器７６５および偶数加算器７６７に供給され
る。該信号群SEGD16：６もまた、１個のアクセ
ス・ライト・チエツカ回路７５９に供給される
が、この回路は、該システム記憶装置の要求をし
てなす１個のデバイスのステータス・レジスタか
ら、現リング番号フイールドを受信する。上述の
ように、もし該ステータス・レジスタからのリン
グ番号が、該デイスクリプタ・セレクタ論理７６
１によつて供給された該セグメント・デイスクリ
プタからの対応するリング番号・フイールド群よ
りも大きいときは、１個のアクセス・ライト・バ
イオレーシヨンが検出され、該アクセス・ライ
ト・チエツカ回路は、信号MUPROVを発生し
て、１個のプロテクシヨン・バイオレーシヨンが
検出されたことを指示する。 該セグメント・サイズ・コンパレータ７６３
は、該デイスクリプタ・セレクタ論理から信号群
SEGD23：９を受信し、それをVAIN7：８もし
くはVAIN11：14と比較する。もし、該仮想アド
レス・フイールドのオフセツトが、該セグメン
ト・デイスクリプタのサイズ・フイールドよりも
大きいときは、上に説明されるごとき信号群
MMUARLもしくはMMUARRが発生せしめら
れて、１個の使用不能システム記憶アドレスにア
ドレスする試みがなされていることを指示する。 上述のように、本発明に係るキヤツシ・メモリ
は、１個の記憶要求に応答して２個のデータ・ワ
ードを供給するように設計されている。この理由
で、該キヤツシ・ダイレクトリ・サブシステムの
一部分が２個の分岐に分割されているのである。
１つの分岐は、１個の奇数アドレス番号によつて
識別される１個のデータ・ワードが、奇数データ
記憶装置に貯蔵されているかいないかを決定する
ためのものであり、もう１つの分岐は、１個の偶
数アドレス番号が偶数データ記憶装置に貯蔵され
ているかいないかを決定するためのものである。
また、上述のように、該キヤツシ・メモリによつ
て供給される２個のデータ・ワードは、仮想アド
レス番号VAIN0：23によつて識別されるデー
タ・ワードおよびアドレス番号VAIN0：23＋１
によつて識別されるデータ・ワードに対応する。 奇数加算器７６５の機能は、該システム記憶装
置において１個の奇数実アドレス番号を常に発生
することにある。１つの例をあげると、この奇数
実アドレスは、仮想アドレス番号、VAIN0：23
によつて識別されるデータ・ワードに対応する。
この場合はVAIN0：23は奇数である。もう１例
は、該奇数加算器は、VAIN0：23が１個の偶数
アドレス番号を識別するときには、アドレス番号
VAIN0：23＋１に対応する１個の奇数実アドレ
スを発生する。最初の例では、該奇数加算器７６
５は、VAIN0：23が１個の奇数アドレス番号で
あるときに、該アドレス番号VAIN0：23に該セ
グメント・ベースを加算することによつて、該奇
数実アドレスを発生する。VAIN0：23が１個の
偶数アドレス番号であるときには、該奇数加算器
７６５は、VAIN0：23が１個の偶数番号である
場合に、VAIN0：23＋１に該セグメント・ベー
スを加算することによつて、１個の奇数実アドレ
ス番号を発生する。 該偶数加算器７６７は、該奇数加算器７６５の
機能に類似した１つの機能を実行する。ただし、
該偶数加算器７６７が常に１個の偶数実アドレス
番号を発生することは除く。かくて、もし該アド
レス番号VAIN0：23が偶数ならば、該偶数加算
器７６７は該セグメント・ベースを該アドレス番
号VAIN0：23に加算して、該偶数実アドレス番
号を発生せしめる。またもし、VAIN0：23が１
個の奇数アドレス番号であるときは、該偶数加算
器７６７は、該セグメント・ベースと該アドレス
番号VAIN0：23の合計を１だけ増分して、１個
の偶数実アドレス番号を発生せしめる。 同様に、デイスクリプタ・セレクタ論理７６１
は、偶数加算器７６７を制御して、VAIN0：23
が奇数であるときはいつでも、セグメント・ベー
スの合計および該アドレス番号０：23を１だけ増
分する。もし、該VAIN0：23が偶数ならば、該
デイスクリプタ・セレクタ論理７６１は、該偶数
加算器が該セグメント・ベースの合計および該ア
ドレス番号VAIN0：23を１だけ増分することを
禁止する。 また、キヤツシ・ダイレクトリ制御システム
が、奇数加算器７６５および偶数加算器７６７と
ともに始る奇数および偶数の分岐に分割されてい
るので、該奇数加算器７６５によつて発生される
奇数実アドレス、もしくは、偶数加算器７６７に
よつて発生される偶数実アドレスの最小重みビツ
トを発生することは必要がない。該奇数実アドレ
スの場合は、最小重みビツトが常に１個の〔１〕
であり、該偶数実アドレスの場合は、最小重みビ
ツトが常に１個の
〔０〕であると推定されうる。
かくて、上記実アドレス（複数）は22ビツト（複
数）からなつていることになる。 ふたたび第２２図ｂを参照すると、１個の実ア
ドレスを１個の小型セグメントのなかで発生せし
めるときは、セグメント・ベースおよびセグメン
ト・オフセツトの４ビツトのみがオーバラツプす
るにすぎない。たしかに、該セグメント・オフセ
ツトVAIN15：７の７個の最小重みビツトは０増
分されて変更がないままにとどまつている。同時
に、該セグメント・ベースSEGD12：４の11個の
最大重みビツトもまた０増分で、VAIN11：４と
SEGD12：４の加算による桁上げの発生にしたが
つて変更がないままにとどまつている。また同様
に、もし１個の大型セグメントの中で１個の実ア
ドレスが発生せしめられるときは、該実アドレス
の７個の最小重みビツトは、該セグメント・オフ
セツトVAIN15：７の７個の最小重みビツトにな
るであろう。この場合、該実アドレスの７個の最
大重みビツトは、VAIN7：８をSEGD8：８に加
算することによる桁上伝播にしたがつて、
SEGD1：７に等しくなろう。また、ビツト
OPAD8：８は、SEGD8：８とIN7：８との合計
に等しくなるであろう。 第２２図ｂと、アドレス番号VAIN0：23が奇
数のときにおこる桁上げ伝播に関する説明で、な
ぜ奇数加算器７６７が偶数加算器より大きくなけ
ればならないかという理由が明らかになる。この
ことは、VAIN15：７を１ずつ増分することによ
つて発生せしめられるいかなる桁上げも、発生さ
れた偶数実アドレスを介して終始伝播されること
を可能にしている。しかし、アドレス番号
VAIN0：23が偶数であるときには、VAIN15：
７を１ずつ増分することは桁上げを発生せず、
VAIN15：７によつて規定されるセグメント・オ
フセツトの部分は奇数加算器７６５にふくまれる
必要がなくなる。 第１９図ｂで図示されているように、偶数加算
器７６７は、１個の偶数実アドレスEPAD0：22
を発生する。一方、奇数加算器７６５は、奇数実
アドレスOPAD0：15の15個の最大重みビツトを
発生し、全奇数実アドレスは、７個の最小重みビ
ツトとしてのVAIN15：７と連結される15個の最
大重みビツトとしてのOPAD0：15をふくむこと
になる。 該奇数加算器７６５OPAD0：15と該偶数加算
器７６７の出力EPAD0：22とは、実アドレス・
マルチプレクサ７７３に入力群として供給され
る。該信号群OPAD0：15は、該奇数実アドレス
の15個の高位オーダ・ビツトをふくみ、該偶数実
アドレスの７個の低位オーダ・ビツトは、仮想ア
ドレス・オフセツト・フイールドVAIN15：７を
介して供給される。 実アドレス・マルチプレクサ７７３の機能は、
発生された奇数実アドレスもしくは発生された偶
数実アドレスのいずれかを選択すること、およ
び、それらをメガ・バス・アダプタに伝送するこ
とにある。 １個のアドレス・ドライバ回路７６９もまた、
奇数加算器によつて発生せしめられた奇数実アド
レスOPAD0：12のある部分を受信する。該奇数
実アドレスOPAD0：12は、１個のデータ入力と
して、レベル１奇数ダイレクトリ７７７およびレ
ベル２奇数ダイレクトリ７７９の両方に供給され
る。該OPAD0：12は、１個の入力として、コン
パレータ７８７と７８９とにも供給される。 該レベル１奇数ダイレクトリ７７７および該レ
ベル２奇数ダイレクトリ７７９は、該奇数加算器
７６５から出力されたものとして、３ビツトの
OPAD12：３をふくみ、かつ、該仮想アドレ
ス・ドライバ群７７５の出力群である７ビツトの
VAIN15：７をふくむ。該奇数実アドレスのこれ
ら10個の低位オーダ・ビツトは、ともに記憶位置
群をレベル１奇数ダイレクトリ７７７とレベル２
奇数ダイレクトリ７７９とにアドレスするために
使用されている。 偶数アドレス・ドライバ７７１は、偶数加算器
７６７によつて出力される偶数実アドレス
EPAD0：22を受信し、それらを１個の行アドレ
ス・データ入力フイールドEPAD0：12、および、
コラム・アドレス・フイールドEPAD12：10とに
分割する。該データ入力フイールドEPAD0：12
は、レベル１偶数ダイレクトリ７８１およびレベ
ル２偶数ダイレクトリ７８３の両データ入力端子
と、さらに、コンパレータ７９１および７９３に
供給する。該アドレス・フイールドEPAD12：10
は、レベル１偶数ダイレクトリ７８１およびレベ
ル２偶数ダイレクトリ７８３に供給されて、該偶
数ダイイレクトリにおける記憶位置群の１個を選
択する。 レベル１奇数ダイレクトリ７７７とレベル２奇
数ダイレクトリ７７９と、レベル１偶数ダイレク
トリ７８１と、レベル２偶数ダイレクトリ７８３
とは、各々記憶モジユールすなわち、1024個の記
憶位置群をふくむランダム・アクセス・メモリ群
を有する。ダイレクトリ群中の該記憶位置群の
各々は、キヤツシ・メモリのデータ記憶装置中の
記憶位置群と連動している。それゆえ、該レベル
１奇数ダイレクトリ７７７の記憶位置０は、レベ
ル１奇数データ記憶７１１の記憶位置０に貯蔵さ
れているデータ・ワードを識別する該奇数実アド
レスOPAD0：12の最大重みビツトを12個貯蔵す
る。同様に、該レベル２奇数ダイレクトリ７７９
と、該レベル１偶数ダイレクトリ７８１と、該レ
ベル２偶数ダイレクトリ７８３における1024個の
記憶位置の各々は、対応する該レベル２奇数デー
タ記憶装置７１５と、該レベル１偶数データ記憶
装置７０９と該レベル２偶数データ記憶装置７１
３の記憶位置群のそれぞれと連動している。 上述のように、キヤツシ・ダイレクトリ群の機
能は、キヤツシ・データ記憶装置群に貯蔵されて
いるデータ・ワードを識別する、実アドレス番号
群の12個の最大重みビツトを貯蔵することにあ
る。該ダイレクタトリ群の各々の記憶位置は、該
実アドレス番号群の10個の低位オーダ・ビツト群
によつてアドレスされる。１例としては、レベル
１奇数ダイレクトリ７７７とレベル２奇数ダイレ
クトリ７７９の各々の1024個の記憶位置群は、実
アドレス番号の10個の低位オーダ・ビツト群、す
なわち、ビツトOPAD12：３およびVAIN15：７
によつてアドレスされるレベル１偶数ダイレクト
リ７８１とレベル２偶数ダイレクトリ７８３の
各々の1024個の記憶位置群は、偶数実アドレス番
号の10個の低位オーダ・ビツト群、すなわち、
EPAD12：10によつてアドレスされる。該ダイレ
クトリの各々は、アドレスされるときに、１個の
12ビツト・データ・フイールドを出力する。上に
のべたように、これらの12ビツトは、該キヤツ
シ・データ記憶装置に貯蔵されている対応するデ
ータ・ワードを識別する該実アドレス番号の12個
の高位オーダ・ビツト群に対応している。かく
て、レベル１奇数ダイレクトリ７７７は、レベル
１奇数ビツト群L1OD0：12を、コンパレータ７
８７に向けて出力し、また、レベル２奇数ダイレ
クトリ７７９は、レベル２奇数ビツト群
L2OD0：12を、コンパレータ７８９に向けて出
力する。また、レベル１偶数ダイレクトリ７８１
は、レベル１偶数ビツト群L1EV0：12を、コン
パレータ７９１に向けて出力し、さらに、レベル
２偶数ダイレクトリ７８３は、レベル２偶数ビツ
トL2EV0：12を、コンパレータ７９３に向けて
出力する。 コンパレータ７８７，７８９，７９１および７
９３の機能は、１個の特定のデータ・ワードが、
キヤツシ・メモリのデータ記憶装置に貯蔵される
かどうかを決定することにあり、それはまた、該
データ記憶装置の連動する記憶位置に貯蔵されて
いる１個のデータ・ワードを識別する、実アドレ
スの高位オーダの12ビツト群が、１個の記憶要求
に応答する奇数加算器７６５と偶数加算器７６７
によつて発生されるごとき、実アドレス群の高位
オーダの12ビツト群と等しいかどうかを決定する
ことによるものである。たとえば、該コンパレー
タ７９１は、レベル１偶数ダイレクトリ７８１
L1EV0：12の出力を、偶数アドレス・ドライバ
群７７１によつて供給されるごとき、偶数実アド
レスの高位オーダの12ビツト群と比較する。該コ
ンパレータ７９１は、１個の12ビツト出力信号
L1EH0：12を発生するが、そこでは、もし入力
群L1EV0：12がEPAD0：12において対応するビ
ツト群が等しければ、該12ビツト群の各々は
「真」になるであろう。かくて、ビツトL1HEO
は、もしビツトL1EV0とビツトEPAD0とが同一
であれば、「真」となるであろう。該コンパレー
タ７８７，７８９および７９３の動作は全く同じ
で、それらは出力L1OH0：12、L2OH0：12およ
びL2EH0：12をそれぞれ発生せしめる。 該コンパレータ７８７，７８９，７９１および
７９３は、ヒツト検出回路７９５に供給される。
このヒツト検出回路７９５の機能は、２個のデー
タ・ワード、すなわち、VAIN0：３および
VAIN0：23＋１に対応する仮想アドレス番号群
によつて識別されるデータ・ワードの２個のう
ち、その１個または両方が、キヤツシ・メモリの
データ記憶サブシステムに現に存在するか、もし
くは、それらが全く現に存在していないかについ
て決定することにある。 もし、信号群L1OH0：12またはL2OH0：12の
すべてのビツト群が「真」であれば、該ヒツト検
出回路７９５は、奇数アドレス番号によつて識別
される要求しなされたデータ・ワードが、該キヤ
ツシ・メモリの奇数データ記憶装置に現に存在す
るということを決定することになろう。同じよう
に、もしL1EH0：12もしくはL2EH0：12をふく
む信号群のすべてが「真」であれば、該ヒツト検
出回路７９５は、偶数アドレス番号によつて識別
される要求されたデータ・ワードが、該キヤツ
シ・メモリの偶数データ記憶装置に現に存在して
いることを決定するであろう。 上述のように、１個の要求がシステム記憶装置
から１個のデータ・ワードのために出されるとき
は、該データ・ワードおよび次に続くデータ・ワ
ードの両方が、該システム記憶装置もしくはキヤ
ツシ・メモリから供給される。もし、アドレス番
号VAIN0：23によつて識別されるデータ・ワー
ドが該キヤツシ・メモリに常駐していれば、ヒツ
ト検出回路７９５はこのデータ・ワードを、信号
LFTHITを発生することによつて指示するであ
ろう。またもし、アドレス番号VAIN0：23＋１
によつて識別されるデータ・ワードが該キヤツ
シ・メモリのデータ記憶装置群の１個に現に存在
していれば、該ヒツト検出回路７９５は、信号
RGTHITを発生する。こうして、上記２個のデ
ータ・ワードが該キヤツシ・データ記憶装置群に
常駐していれば、レフト・ヒツト信号およびライ
ト・ヒツト信号すなわち、LFTHITとRGTHIT
が発生せしめられ、また要求されたデータ・ワー
ドの両方とも該キヤツシ記憶装置群のなかに存在
していないときは、レフト・ヒツト信号
LFTHITおよびライト・ヒツト信号RGTHITは
両方とも発生されない。 キヤツシ更新論理７９７は、ヒツト信号
LFTHITとRGTHITとを受信し、要求されたデ
ータ・ワード群を供給するために、１個のシステ
ム記憶アクセスが発生されねばならないかどうか
を決定する。もし、そのようなシステム記憶アク
セスが必要ならば、該キヤツシ更新論理７９７
は、適当な制御信号群を発生せしめて、１個のシ
ステム記憶アクセスを開始し、かつ、システム記
憶装置によつて供給されたデータ・ワードもしく
はデータ・ワード群が、該キヤツシ・メモリのデ
ータ記憶装置群に適切に貯蔵されていることを保
証し、かつ、適当なエントリ群が、該キヤツシ・
メモリのダイレクトリ記憶装置のなかに貯蔵され
ていることを保証する。これらの制御記憶群は、
出力CACNTRLによつて記号化されており、こ
れについては、この後に詳しく説明されるであろ
う。 ４ キヤツシ診断サブシステムの概観 本発明に係るキヤツシ・メモリをふくむ回路群
の詳細を記述するに先立つて、該キヤツシ・メモ
リ内部の診断サブシステムの動作について説明を
しておこう。該診断サブシステムは、セグメン
ト・デイスクリプタ更新論理７５５と、キヤツシ
更新論理７９７と、モード・レジスタ７５７とに
ふくまれている。前に説明されているように、該
モード・レジスタは、１個の16ビツト・レジスタ
であつて、ソフトウエアおよびフアームウエア・
ルーチン群によつてセツト可能である。該16ビツ
トの状態の組合せのいかんでは、あるマシンの操
作の１つかもしくはそれ以上の個別的な態様は変
更しうる。 該16ビツトの第１は、初期設定ビツト、
INITLZで、その機能は、１個の初期状態をセツ
トする１個の手段を、キヤツシ・ダイレクトリ
群、７７７，７７９，７８１および７８３に提供
することである。初期設定が必要なのは、パワー
がマシンに加えられても、該キヤツシ・ダイレク
トリ群が未知の状態に置かれているときである。
この目的のために、システム記憶装置の最初の
2048個の記憶位置に貯蔵されているデータ・ワー
ド群は、レベル１偶数および奇数データ記憶装置
７０９および７１１の各々における記憶位置群の
中に複写される。該システム記憶装置における次
の2048個の記憶位置に貯蔵されているデータ・ワ
ード群は、レベル２偶数および奇数データ記憶装
置７１３および７１５の各々における記憶装置群
の中に複写される。データ・ワード群が、該キヤ
ツシ・メモリのデータ記憶サブシステムに貯蔵さ
れると、キヤツシ・ダイレクトリ・サブシステム
は、連動する実アドレス群の12個の高位オーダ・
ビツトを、レベル１およびレベル２の偶数および
奇数ダイレクトリ記憶装置の中に貯蔵する。 該モード・レジスタの第２のビツトは、禁止権
チエツク・ビツトIHRGCKである。このビツト
は、MMUの記憶保護機能を制御し、かつ、アク
セス権チエツカ回路７５９の操作をバイパスし
て、所与のユーザもしくはリクエスタが、照会さ
れた記憶セグメントにアクセスする正当なレベル
の優先権を有しているかいないかを決定するため
に使用される。もし、IHRGCKがセツトされる
と、チエツキング機構が抑制されて、いかなる記
憶位置へのアクセスも許される。 アドレス両位置禁止ビツトARLINEは、仮想
アドレスを実アドレスに飜訳するのを抑止し、
VAIN0：23フイールドにおいてMMUに提供さ
れたいかなるアドレスも、実アドレスとして取扱
うことを許す。もし、ARLINHがセツトされる
と、該キヤツシ・ダイレクトリ・サブシステム
は、仮想アドレスと実アドレスとを区別して取扱
わないようになろう。 該モード・レジスタ７５７のキヤツシ・バイパ
ス・ビツトCABYPは、それがセツトされると、
ユーザは、キヤツシ・メモリを使わないでも、シ
ステム記憶装置にあらゆる記憶照会ができるよう
になる。それゆえ、CABYPがセツトされると、
すべての記憶読み出し群は該キヤツシ・メモリの
ミスを発見して、データがシステム記憶装置から
供給されることになろう。しかしながら、キヤツ
シ・データ記憶装置は、中央サブシステムもしく
はその他のシステム処理装置およびＩ／Ｏデバイ
ス群から、新しい情報がシステム記憶装置に書き
込まれれば、それがどんな情報であつても必ず更
新されることになつている。 該モード・レジスタ７５７のフオース・ミス・
ビツトFRCMISは、上記CABYPビツトと類似の
機能を遂行する。FRCMISがセツトされると、
すべての記憶照会はキヤツシ・デイレクトリ・サ
ブシステムを回避して、すべての記憶読み出しは
システム記憶装置から行われるであろう。このビ
ツトの目的は、該キヤツシ・メモリにおける新し
い情報への置換を、修正があるときはいつでも、
チエツクする手段を提供することにある。これ
は、該キヤツシ・メモリにおいて要求されたデー
タ・ワードが存在しない場合に、ハードウエアの
応答をテストする１個の診断方法を提供してい
る。 フオールト・ノー・ヒツト・モード・ビツト
FNHMDEは、キヤツシ・ダイレクトリ・サブシ
ステムの中に“hit”がみあたらない記憶照会の
すべてに対して、ハードウエアに、使用不能リソ
ース信号を発生させしめる。このビツトの目的
は、データ・ワード群が、チエツクされるべき該
キヤツシ・メモリ中に存在するかどうかの決定
を、ハードウエア機構に可能ならしめることにあ
る。このモードにおいては、特定のデータ・ワー
ド群は該キヤツシ・メモリに貯蔵され、それらの
データ・ワード群へのアクセスに対する諸要求が
つくり出される。もし、キヤツシ・ダイレクト
リ・サブシステムが、該データ・ワード群が該キ
ヤツシ・メモリ中に存在していないことを決定す
ると、１個のエラー表示がつくり出される。 該モード・レジスタ７５７は、さらに、１個の
記憶照会・ラツプ・ビツトMRWRAPをふくむ
が、これは、ローカル・バス・プロセツサ群が、
メガ・バス・アダプタ中のFIFOに、書き込み操
作をもちこむことを可能にする。このことは、
Ｉ／Ｏ操作の使用がなくても、FIFOに対する要
求群をつくり出せるようにしている。通常は、該
ローカル・バス・プロセツサ群の１個から書き込
まれるデータは、直接にシステム記憶装置に入つ
て、該メガ・バス・アダプタ中のFIFOをバイパ
スする。しかしもし、MRWRAPがセツトされ
ると、これらの記憶書き込み群は該FIFOに入る
ことになるであろう。 該モード・レジスタ７５７の書き込み・ダイレ
クトリ・ビツトWRDRTYは、キヤツシ・ダイレ
クトリ回路を制御する。特に、キヤツシ更新論理
回路７９７およびセグメント・デイスクリプタ更
新論理７５５を制御して、ダイレクトリ記憶装置
７７７，７７９，７８１および７８３における現
エントリ群をチエツクする。該書き込み・ダイレ
クトリ・ビツトの目的は、１個の発生しなされた
実記憶アドレス番号が、１個の所与のコンピユー
タ・システム中に存在する実記憶位置の最大数を
こえてしまうときには、いつでも１個の使用不
能・リソース・エラを抑止することにある。この
ことは、キヤツシ・ダイレクトリ・サブシステム
中のすべての記憶位置がテストされるようイネー
ブルな状態におくが、このテストは、アドレス番
号の最高理論数に相当する数のアドレス番号群
が、該システム中に存在する実際の記憶量とは無
関係に、該キヤツシ・ダイレクトリ群に貯蔵され
うるようにすることによつてなされる。 該モード・レジスタ７５７のバイパス記憶ビツ
トBYPMRYは、キヤツシ／MMU装置からメ
ガ・バスへのすべての通信を禁止して、すべての
記憶照会が該キヤツシ・メモリのデータ記憶サブ
システムに短絡するようにし、また、いかなる照
会も該メガ・バスにはなされないようにする。こ
のことは、ローカル・バス・システムもしくはメ
ガ・バス・システムから諸障害が切り離されるこ
とを可能にしている。 該モード・レジスタ７５７のフオース・ヒツ
ト・ビツトFRCHITは、それがセツトされると、
ローカル・バス・プロセツサ群からくるすべての
記憶照会が、ヒツト検出回路７９５を介して、該
キヤツシ・メモリ中の“hit”の確認を受け取れ
るようになる。このfunctionalityは、該キヤツ
シ・メモリをさらにテストすることができるよう
にする。なぜならば、FRCHITがデータ・ワー
ド群をシステム記憶装置に書き込まれるようにせ
ずセツトされると、それらは該キヤツシ・メモリ
に書き込まれるからである。このようにすると、
システム記憶装置の完全性は保全されるが、一方
でキヤツシ・ダイレクトリ・システムの操作性能
がテストされうることになる。またさらに、
FRCHITがセツトされると、一定の情報は該キ
ヤツシ・メモリに書き込まれるが、全く異る情報
はシステム記憶装置の対応するアドレス群に書き
込まれる。該キヤツシ・メモリと該システム記憶
装置両方の操作性能は、データ・ワード群の要求
に応答して、情報が両者のいずれからリターンさ
れるかを決定することによつてテストすることが
できる。 該モード・レジスタ７５７は、さらに、１個の
レベル２フオース・ヒツト・ビツトL2FHITを有
する。このビツトは、キヤツシ・ダイレクトリ・
サブシステムのどの径路がアクセスされるかを規
定する。したがつて、もしFRCHITがセツトさ
れて、該キヤツシ・メモリがフオース・ヒツト・
モードで動作していることを指示すると、
L2FHITの数値はその“hit”が偶数および奇数
データ記憶のレベル１で強制されたのか、もしく
は、レベル２で強制されたのかを決定することに
なろう。 ５ キヤツシ・データ記憶装置の望ましい実施例
についての説明 キヤツシ・データ記憶装置内の関連する諸装置
については、第２４図ａ〜第４７図ｂの詳細な概
念論理ブロツク・ダイアグラム群（LBDS）に示
されている。本発明の理解に資するため、第２４
図ａ−第６７図ｂの、ａ部分とｂ部分の両方を有
している図面のすべて、たとえば第２４図ａおよ
び第２４図ｂのごときは、「図面群」のそれ以外
の図面とは切り離して、第２３図に示されている
ように、互いに隣り合せの位置に結合されるべき
である。このようにすれば、ａ部分とｂ部分をと
もに有する各ダイアグラムは、一つの統一された
図面として参照することができる。基本的なキヤ
ツシ・データ記憶装置の構造と動作とは、第１９
図ａ，ｂ、第２０〜２２図に関連して記述されて
きたが、以下の説明は、該キヤツシ・データ記憶
装置の望ましい実施例についての付加的な記述と
なるであろう。 第２４図ａ−第６７図ｂの詳細な論理図式は、
既知のかつ標準的な集積回路論理チツプ群を図示
しており、それらは商業的集積回路（IC）供給
者から入手可能である。図示されている各要素に
は、個別的な部分識別コードが与えられている。
たとえば、第２６図ａに示されている“ａ
multiplexer01A09”は、テキサス・インスツル
メンツ社によつて製品番号74298として販売され
ている、標準マルチプレクサ回路チツプである。
実は、図面中７４で始まる商品名称を有する回路
チツプは、すべてテキサス・インスツルメンツ社
によつて製造されているもので、これらの諸回路
のさらに詳細な説明は、テキサス・インスツルメ
ント社によつて出版（1976年）された“The
TTL Data Book for Design Engineers”（第
２版）に記載されている。かかる商品名称は、従
来技術においてすなわち明らかである。 第２４図ａ，ｂ、第２５図ａ，ｂは、仮想アド
レス・マルチプレクサ４０５（第１１図）の実施
態様を図示したものである。第２４図ａの回路、
01B06について例をとろう。この回路は、１個の
４方向セレクタを有し、また多数の入力端子群を
有する４個のANDゲートと、該ANDゲートの
各々の出力を入力として受信する１個のORゲー
トをふくんでいる。４個のORゲートのうち１個
だけが、同時に〔１〕に等しいすべての入力群を
有するであろう。該ORゲートは、出力VAIN00
（仮想アドレス番号フイールドのビツト０）を発
生せしめるよう入力することを選択する。セレク
タ01B06にふくまれる第１のANDゲートは、信
号群ENMBAL、LOGICI、FIAD00および
LOGICIを受信する。FIAD00は、前に説明した
ように、第１２図に示されたメガ・バス・アダプ
タのFIFO505から供給される。ENMBALおよび
LOGICIは、第４２図ｂに出てくる回路によつて
発生されるイネーブル信号群である。第４２図ｂ
のドライバ回路01D25は、要求・アービトレイシ
ヨン・ネツトワーク４０７から割り当てられた信
号群、FIASND、SIASNID、CIASNDおよび
CPASNDを受信し、かつ、メガ・バス・アドレ
ス（ENMBAL）に対して、イネーブル信号群、
SIP・アドレス（ENSIAI）、CIP・アドレス
（ENCIAI）、もしくは、CPU・アドレス
（ENCPAI）を発生する。もし、該FIFOが、前
に説明した態様で１個のローカル・バス・サイク
ルに割り当てられたとすると、EMMBALは
〔１〕となり、ドライバ01D25の他の出力群は
〔０〕となるであろう。 信号LOGICIは、これも第４２図ｂに示されて
いるように、ドライバ03D25によつて発生され
る。LOGICIは、常に「真」である。なぜなら
ば、それが入力上で対応している信号ZGNDB23
は「偽」であるが、それは該ドライバ回路03D25
に適用されるように変換されるからである。こう
して、もし該FIFOが、１個のメガ・バス・サイ
クルに割り当てられれば、該マルチプレクサ
01B06の４個の入力・ANDゲートへの入力が可
能になり、VAIN00はFIAO0の数値をもつこと
になろう。 該４方向セレクタ・サーキツト01B06にふくま
れる残り３個のANDゲートは、上記のドライバ
回路01D25のイネーブル出力群および、最大重み
ビツト、すなわち、CPU、SIPおよびCIPによつ
て供給さられるアドレスの１ビツトを受信する。
該４方向セレクタ回路01B06が、CPU、SIP、
CIPもしくはFIFOがイネーブルな状態にあれば、
そのいずれからでも供給されるアドレス・ビツト
の数値を、VAIN00に引受けせることはいうまで
もない。 第２４図ｂ、第２５図ａ、および２５図ｂの残
りの回路群は、該４方向セレクタ回路01B06と同
じ態様で動作し、仮想アドレス番号、VAIN0：
23の０ビツトから22ビツトまでを組合せにおいて
発生する。この記述においてただ１つの例外は、
第２５図ｂに図示されている１個のマルチプレク
サ01D07である。該マルチプレクサ回路は、前に
規定されたENMBAL信号によつてイネーブルな
状態にされ、自らは４個の２×１マルチプレクサ
を有している。その第１のマルチプレクサは、第
１１図に示されるBYADマルチプレクサ４１３
に相当する。該４１３は、BNMBALの数値に応
じて、LBBYADもしくはFIAD２３のいずれか
を選択し、出力信号VBYTADを発生する。 VBTYADは２進法信号で、１個の記憶アクセ
スの期間中、データ・ビツトの２個のバイトのい
ずれが、記憶装置から読み出され、もしくは、そ
れに書き込まれるかを指示する。信号ERRCLR
は、マルチプレクサ回路01D07の第２のマルチプ
レクサの両入力に供給され、それゆえに、第２の
マルチプレクサ回路の出力は、ENMBALの数値
に関係なくERRCLRとなるであろう。 第３のマルチプレクサ回路は、ローカル・バス
への１個の実アドレスの伝送を制御する信号
ENPALBを自らの２個の入力として受信する。
該第３のマルチプレクサ回路の出力は、ローカ
ル・バス伝送信号へのイネーブル実アドレス
ENPALB−11である。 該マルチプレクサ回路01D07における最後のマ
ルチプレクサは、APWRITおよびRQGTFIの入
力群として受信し、出力LMBWRTを発生する。
前述のように、RQGTFIは、FIFOとメガ・バ
ス・アダプタが次のローカル・バス・サイクルを
与えられたことを指定する。要求許与レジスタ４
０９の出力となるものである。APWRITは、１
個のWRIT信号であつて、上に説明したのと同じ
態様で、該ローカル・バス伝送が起る方向を指示
する。すなわち、それは、記憶装置への書き込み
もしくは、記憶装置からの読み出しのいずれであ
るかを指定する。したがつて、LMBWRTは１
個の２進法信号で１個の書き込みが実行されてい
るかどうかを指示する。 第２６図ａ，ｂは、ローカル・データ入力マル
チプレクサ７０１（第１９図ａ）の実施例を図示
したものである。この実施例は、信号群
ENMBLRおよびLDLDTR（Load data lines
LDTR）によつて制御される32個の2XI・マルチ
プレクサをふくんでいる。ENMBLRが「真」で
あるときには、メガ・バス・データ（MBDT0：
32）は、対応する該マルチプレクサ群の出力群
LDTR0：32に向つてイネーブルな状態にさせら
れる。ENMBLRは、第４２図ａで図示されてい
るように、インバータ01B25およびORゲート
01A25の出力である。ENMBLRは次の場合にい
つも「真」である。すなわち、１個の読み出しサ
イクルが要求されたとき、FIFOが１個のローカ
ル・バス・サイクルを割り当てたとき、１個の割
り込みが可能になつたとき、書き込み・ブレーク
インが要求されたとき、もしくは、１個の
MMU・読み出し・エラーが検出されたとき、で
ある。これらの諸条件を表わす信号は、すべて該
ORゲート01A25に入力される。第１９図ａを前
に説明したときのように、ローカル・データ入力
マルチプレクサ７０１の出力は、キヤツシ・デー
タ入力マルチプレクサ７０３および偶数・奇数レ
ベル１データ出力マルチプレクサ７１７，７１９
へ供給される。 まず、該キヤツシ・データ入力マルチプレクサ
について考察するに、偶数キヤツシ・データ入力
マルチプレクサ７０５の機能は、ローカル・デー
タ・ワードLDTR0：６もしくはLDTR16：16の
いずれかが１個の偶数アドレス番号によつて識別
される方を、１個の入力として、選択することに
ある。同様に、奇数・キヤツシ・データ入力マル
チプレクサ７０７は、LDTR0：16もしくは
LDTR16：16のいずれかが１個の奇数アドレス
番号によつて識別される方を、ローカル・デー
タ・ワードとして、選択するのである。 該キヤツシ・データ入力マルチプレクサ７０３
の１実施例は、第２７図ａ，ｂに図示されてい
る。偶数および奇数キヤツシ・データ入力マルチ
プレクサ７０５，７０７は、32個の２×１マルチ
プレクサ群を有している。偶数キヤツシ・データ
入力マルチプレクサは、マルチプレクサ回路チツ
プ、01A10、01B10、01C10および01D10をふく
んでいる。奇数キヤツシ・データ入力マルチプレ
クサは、マルチプレクサ回路チツプ、07A10、
07B10、07C10および07D10をふくんでいる。 １例として、マルチプレクサ回路01A10（第２
７図ａ）を説明することにしよう。このマルチプ
レクサ回路は、第４４図ｂに図示されているドラ
イバ回路03D27の出力である信号SCDIXDによつ
て制御されている。該ドライバ回路の入力は、１
個の信号SXDCDIで、１個のANDゲート03B25
の（第４２図ａ）の出力である。該SXDCDIは、
もしLB2MRYによつて〔１〕に等しいと指定さ
れた１個のローカル・バス記憶要求、もしくは、
FICYCLによつて〔１〕に等しいと指定されたご
とき１個のFIFOサイクルがなければ、
〔０〕に等
しくなろう。 該ANDゲート03B25への他の入力には、仮想
アドレスVAIN２２の最小重みビツトがある。そ
れゆえ、SXDCIは、ローカル・データ・ワード
LDTR0：16と連動する仮想アドレスの最小重み
ビツトが〔１〕で、左（高位オーダ）のデータ・
ワードが１個の奇数アドレス番号によつて識別さ
れるということを指定するかぎり、「真」となり
うるのである。もし、該VAIN２２が奇数であれ
ば、奇数キヤツシ・データ入力マルチプレクサ７
０７は、ローカル・データ・ワードLDTR0：16
を入力として選択し、一方、偶数キヤツシ・デー
タ入力マルチプレクサ７０５は、次のローカル・
データ・ワードLDTR16：16を入力として選択
することになろう。 第２７図ａ，ｂに図示されている、奇数および
偶数キヤツシ・データ入力マルチプレクサ群の機
能は、それらの入力群を選択的にレベル１および
レベル２偶数および奇数データ記憶装置７０９，
７１１，７１３および７１５に、出力群として、
供給することにある。偶数キヤツシ・データ入力
マルチプレクサ７０５の出力は、データ・ワード
CADI0：16で、奇数キヤツシ・データ入力マル
チプレクサの出力は、データ・ワードCADI16：
16である。 マルチプレクサ回路04A10は、パリテイビツト
群を、データ・ワードCADI0：16およびデー
タ・ワードCADI16：６に対して選択し、かつ、
伝送するために提供されている。 第２８図ａ，ｂ、第２９図ａ，ｂは、レベル１
偶数データ記憶装置７０９（第１９図ａ）の１実
施例を図示している。この実施例は、偶数アドレ
ス番号群によつて識別される1024個の16ビツト・
データ・ワード群を貯蔵するための、16個の１×
1024ランダム・アクセス記憶チツプ群をふくんで
いる。ランダム・アクセス記憶チツプ07A15（第
２８図ａ）と07B16（第２９図ａ）とは、レベル
１偶数データ記憶７０９に貯蔵されているデー
タ・ワードの各々と連動しているパリテイ・ビツ
ト群を貯蔵する。 ランダム・アクセス記憶チツプ01A15（第２８
図ａ）に関していえば、該記憶内の１個の記憶位
置が選択される。すなわち、これ以後に説明され
る態様でキヤツシ・ダイレクトリ・サブシステム
によつて発生せしめられるごとき、ES1A12〜
ES1A21と名付けられる10個のアドレス線路によ
つてアドレスされる。これらのビツト群は、偶数
アドレス・ドライバ群７７１（第１９図ｂ）によ
つて出力される偶数実アドレスの最小重みビツト
群に対応する。書き込みイネーブル信号は
W1EVBOで、ランダム・アクセス記憶チツプ
01A15の書き込みイネーブル端子への入力として
変換される。１個のデータ・ワードが、レベル１
偶数データ記憶装置に書き込まれることになる
と、W1EVBOは、データ・ワードCADI0：16を
ふくむ16ビツト群の貯蔵を可能にする１つの態様
において、それらに連動されているランダム・ア
クセス記憶チツプ群の中へと発生せしめられる。
しかし、もし１個のワードがレベル１偶数データ
記憶装置から読み出されることになると、該
W1EVBOは、該ランダム・アククセス記憶チツ
プ群の中へは書き込めないが、該チップ01A15の
読み出しはできる１個の数値を有することになつ
て、それによつて、出力信号EVDS00は、アドレ
スされた記憶位置に記憶された数値に等しくなる
ようにされるであろう。 第３０図ａ，ｂおよび第３１図ａ，ｂは、レベ
ル１奇数データ記憶装置７１１の１実施例を図示
している。この実施例もまた、16個の1024×１ラ
ンダム・アクセス記憶チツプ群を有し、これら
は、信号群CADI16：16を入力群として受信し、
また、信号群CDDSO0：16を出力として発生す
る。該ランダム・アクセス記憶チツプ群の各々
は、奇数実アドレス番号、OS1A12〜OS1A14お
よびODSA15〜ODSA21の10個の最小重みビツト
群によつてアドレスされる。該信号群ODSA15〜
ODSA21は、ドライバ回路03A23および01A23
（第３６図ａ）の出力群であつて、仮想アドレス
番号ビツト群VAIN15〜VAIN21に対応してい
る。該ビツトOS1A12〜OS1A14は、この後に説
明される態様において、該キヤツシ・ダイレクト
リ・サブシステムによつて発生せしめられた奇数
実アドレス・ビツト群、OPAD12〜OPAD14に
対応している。該ランダム・アクセス記憶チツプ
群の各々に対する、読み出し、書き込み１ネーブ
ル信号は、書き込みレベル１奇数信号、
W1ODBOである。 第３２図ａ，ｂおよび第３３図ａ，ｂは、レベ
ル２偶数データ記憶装置７１３の１実施例を図示
したものである。また、第３４図ａ，ｂおよび第
３５図ａ，ｂは、レベル２奇数データ記憶装置７
１５の１実施例を図示したものである。該データ
記憶装置の各々の構成は、第２８図ａ〜第３１図
ｂに関連して説明した、レベル１偶数および奇数
データ記憶装置群と同じであり、したがつて、レ
ベル１とレベル２該装置間の類似性については重
ねて説明しない。レベル２偶数データ記憶７１３
をふくむ、該ランダム・アクセス記憶チツプ群の
読み出しおよび書き込みは、該キヤツシ・ダイレ
クトリ・サブシステムによつて発生せしめられ
た、書き込みレベル２偶数データ記憶装置、
W2EVBOの制御下にある。該レベル２偶数デー
タ記憶装置７１３をふくむ該ランダム・アクセス
記憶チツプ群は、CADI0：16を入力として受信
し、L2EVO0：16を出力として発生する。レベル
２偶数データ記憶装置７１３をふくむ該ランダ
ム・アクセス記憶チツプ群に対するアドレス信号
群は、レベル１偶数データ記憶装置７０９をふく
む該ランダム・アクセス記憶チツプ群に対するア
ドレス信号群と同じである。 最後に、レベル２奇数データ記憶装置７１５を
ふくむ該ランダム・アクセス記憶チツプ群は、
CADI16：16を入力群として受信し、また、書き
込みレベル２奇数データ信号W2ODBOの制御下
で、L2OD0：16を出力として発生する。さらに
いえば、レベル２奇数データ記憶装置７１５をふ
くむ該ランダム・アスセス記憶チツプ群の各各に
対するアドレス信号群は、レベル１奇数データ記
憶装置７１１をふくむ該ランダム・アクセス記憶
チツプ群のアドレス制御するアドレス信号群と同
じである。 第３６図ａ，ｂは、該キヤツシ１MMU装置に
対する付加的な制御回路を図示している。ドライ
バ回路群03A23および01A23以外の、第３６図ａ
に図示されている回路は、１個のキヤツシ・メモ
リ・サイクルの終結を制御している。４方向セレ
クタ11A23の出力FNPULSは、１個のフイニツ
シ・パルスであつて、これは使用中の線路をクリ
アになさしめ、かつ、１個のエンド・パルスが発
生せしめられるようにしている。むだ時間回路
06A23は、OR回路08A23を介して、１個のスロ
ー・エンド・インパルスの発生を開始する。 第３６図ｂに図示されている４方向セレクタ
03C23は、二重幅セレクタであつて、これは、該
キヤツシ・メモリから同時に２個のデータ・ワー
ドの伝送を開始することになろう。１個のキヤツ
シ・サイクルは、ANDゲート06D23から出力さ
れたCLRQGT信号を与えられたクリア要求によ
つて終結する。最後に、書き込みデイレクシヨン
信号LBWRITは、４方向セレクタ08C23の出力
をふくみ、かつ、前に説明したように、該
LBWRITの数値は、１個のバス読み出しもしく
は書き込みが実行されているかどうかを決定す
る。 第３７図ａ，ｂおよび第３８図ａ，ｂは、偶数
および奇数のレベル１データ出力マルチプレクサ
７１７と７１９との１実施例を図示したものであ
る。特に、第３７図ａ，ｂに図示されたマルチプ
レクサ回路群は、偶数レベル１データ出力マルチ
プレクサ７１７をふくみ、また、第３８図ａ，ｂ
に図示されたマルチプレクサ回路群は、奇数レベ
ル１データ出力マルチプレクサ７１９の１実施例
を示したものである。これらのマルチプレクサ回
路群の機能は、レベル１偶数および奇数データ記
憶装置７０９，７１１から出力されたデータ・ワ
ード群を、ローカル・バス線路CADO0：32に伝
送することにある。さらにいえば、これらのマル
チプレクサ回路群は、レベル１偶数データ記憶装
置７０９およびレベル１奇数データ記憶装置７１
１から出力されるデータ・ワードEVDS0：16お
よびODDS0：16の、前に説明したごときステア
リングを実行するが、それによつて、１個の偶数
アドレス番号に連動するデータ・ワード、もしく
は、１個の奇数アドレス番号に連動するデータ・
ワードのいずれかが、高位オーダ出力データ・ワ
ードCADO0：16もしくは低位オーダ出力デー
タ・ワードCADO16：16のいずれかとして、選
択されうるようにすることになる。 上に説明したように、該レベル１奇数データ記
憶装置７１１の出力は、もし該アドレス番号
VAIN0：23が奇数ならば、出力データ・ワード
CADO0：16として選択されるであろう。逆に、
もし該アドレス番号VAIN0：23が偶数ならば、
当然レベル１偶数データ記憶装置７０９は、出力
データ・ワードCADO0：16として選択されるこ
とになろう。 第３７図ａを参照するに、マルチプレクサ
01A11は、セレクタ信号群CDEOS1とCDEOS2に
よつて制御される１個の４×１マルチプレクサか
らなつている。該マルチプレクサ回路01A11は、
出力データ・ワードCADO00の高位オーダ・ビ
ツトを出力する。入力群は次のようである。すな
わち、高位オーダ・ローカル・データ・ワード
LDTR00の高位オーダ・ビツトと、低位オー
ダ・ローカル・データ・ワードLDTR16の高位
オーダ・ビツトと、データ・ワードODDS0：16
（信号線路ODDS00を介して伝送されるビツト）
の高位オーダ・ビツトで、これはレベル１奇数デ
ータ記憶装置７１１によつて出力されたものであ
り、さらに、データ・ワードEVDSO0：16の高
位オーダ・ビツト（信号線路EVDS00を介して伝
送されるビツト）で、これはレベル１偶数データ
記憶装置７０９によつて出力されたものである。 該セレクタ信号CDEOS1とCDEOS2とは、第４
２図ａのORゲート11B25と10B25とを介して発
生せしめられる。 もし、該信号群CDEOS1とCDEOS2が
〔０〕で
あれば、出力CADO00はEVDS00の数値を引き受
ける。またもし、該CDEOS1が〔１〕に等しく、
該CDEOS2が
〔０〕に等しければ、出力
CADO00は入力CDDS00の数値を引受ける。最後
に、もし該CDEOS1と該CDEOS2とがともに
〔１〕に等しければ、出力信号CADO00は入力信
号LDTR16の数値を引き受ける。 ここで、ふたたび制御信号群CDEOS1と、
CDEOS2とに関連していえば、まずCDEOS2は、
１個のシステム記憶読み出しがなされるときはい
つでも〔１〕に等しくなる。なぜなら、１個の要
求データ・ワードが、レベル１偶数データ記憶装
置７０９またはレベル１奇数データ記憶装置１１
に常駐していないためである。一方、制御信号
CDES1は、VAIN22が
〔０〕に等しく、伝送さ
るべき２個のデータ・ワードの第１（高位オーダ）
のものが、１個の偶数アドレス番号によつて識別
されることを指示しているときは、いつでも
〔１〕に等しくなるであろう。しかし、もし
VAIN22が〔１〕に等しければ、CADO0：16と
して伝送されるべき該第１のデータ・ワード（高
位オーダ）は、１個奇数アドレス番号によつて識
別される。 レベル１奇数データ出力マルチプレクサ７１９
をふくむマルチプレクサ回路は、第３８図ａ，ｂ
に図示されている。これらのマルチプレクサは、
信号群CDOS1とCDOS2とによつて制御されてい
る。該信号CDOOS1は、VAIN22の数値に応じて
制御される。もし、VAIN22が
〔０〕に等しけれ
ば、すなわち、仮想アドレス番号が偶数ならば、
CDOOS1は
〔０〕に等しくなつて、レベル１奇
数データ記憶７１１の出力（ODDS0：16）を、
該ローカル・バスに、低位オーダ出力データ・ワ
ードCADO16：16として伝送することになろう。
しかし、もしVAIN22が〔１〕に等しくて、出力
データ・ワードCADO0：16が１個の奇数アドレ
ス番号によつて識別されることを指示するなら
ば、レベル１奇数データ出力マルチプレクサ７１
９は、レベル１偶数データ記憶装置７０９を、該
ローカル・バスに、低位オーダ出力データ・ワー
ドCADO16：16として伝送することになるであ
ろう。 該イネーブル信号CDOOS2は、要求された１
個のデータ・ワードが該キヤツシ・メモリに常駐
しているときは、いつでも
〔０〕に等しいであろ
う。しかし、もし該データ・ワードが、該キヤツ
シ・メモリに常駐しておらず、かつ、該ローカ
ル・データ入力マルチプレクサ７０１の出力が該
ローカル・バスに直接に、レベル１出力マルチプ
レクサを介して伝送されることになれば、該
CDOOS2は〔１〕に等しくなるであろう。また、
該イネーブル信号CDOOS2は、ANDゲート
12B25（第４２図ａ）の出力である。 従来技術において、次のことはすでに明らかで
ある。すなわち、第３７図ａ，ｂおよび第３８図
ａ，ｂに図示されている４×１マルチプレクサ群
は、レベル１偶数データ記憶装置７０９およびレ
ベル１奇数データ記憶装置７１１から出力された
データ・ワード群が、高位オーダ出力データ・ワ
ードCADO0：16および低位オーダ出力データ・
ワードCADO16：16の中に選択的に導入される
ことを可能にしているということである。これら
のマルチプレクサ群は、さらに、メガ・バスから
受信したデータ・ワード群が、偶数および奇数の
レベル１データ出力マルチプレクサを介して、該
ローカル・バスに伝送されることをも可能にして
おり、一方で、それらは、キヤツシ・データ入力
マルチプレクサ７０３を介して、該キヤツシ・メ
モリのデータ記憶装置へ同時に伝送される。 第３９図ａ，ｂは、レベル２偶数データ出力マ
ルチプレクサ回路７２１おおよびレベル２奇数デ
ータ出力マルチプレクサ７２３の、１実施例を図
示したものである。特に、レベル２偶数データ出
力マルチプレクサ７２１は、４個の２×１マルチ
プレクサ回路チツプ群、01A13，01B13，01C13
および01D13をふくんでいる。これらのマルチプ
レクサは、VAIN22の数値に応じて、レベル２偶
数データ記憶装置７１３からの出力信号群
L2EV0：16と、レベル２奇数データ記憶装置７
１５からの出力信号群L2OD0：16との間で選択
を行う。上述のように、該VAIN22は、仮想アド
レス番号の最小重みビツトであつて、該ローカ
ル・バスにL2DO0：16として供給されるべき低
位オーダ・データ・ワードを識別する。もし該
VAIN22が
〔０〕で、２個のデータ・ワードの最
初のもの（高位オーダ）を識別するアドレス番号
が偶数であれば、たとえばマルチプレクサ01A13
は入力群L2EV00〜L2EV03を、出力群L2DO00
〜L2DO03に対する数値として選択するであろ
う。逆に、もしVAIN22が〔１〕であれば、１個
の奇数アドレス番号によつて識別されるデータ・
ワードが、高位データ出力ワードL2DO0：16と
して選択されることになり、かつ、該マルチプレ
クサ回路01A13は、該出力信号群L2DO00〜
L2DO03を、数値群L2OD00〜L2OD03にセツト
するであろう。 マルチプレクサ回路群、07A13，07B13，
07C13および07D13は、奇数レベル２データ出力
マルチプレクサ７２３の、１実施例を図示したも
のである。これらのマルチプレクサ回路群は、レ
ベル２偶数データ出力マルチプレクサを有する該
マルチプレクサ回路と同じ態様で動作する。ただ
し、それらがANDゲート07C25（第４２図ｂ）の
出力であるイネーブル信号L2ODOSの制御下に
ある場合を除く。該L2ODOSは、もし１個の二
重ワード伝送に対する１個の要求があつたとき
は、〔１〕に等しくセツトされよう。また、最小
重みアドレス・ビツト、VAIN22は〔１〕に等し
くなり、伝送されるべき該２個のデータ・ワード
の第２番目のもの（低位オーダ）１個の偶数アド
レス番号によつて識別されることを指示する。逆
に、もしVAIN２２が
〔０〕に等しいときは、伝
送されるべき第１のデータ・ワード（高位オー
ダ）が、１個の偶数アドレス番号によつて識別さ
れ、かつ、信号群L2DO16：16によつて伝送され
るべき第２のデータ・ワード（低位オーダ）が、
１個の奇数アドレス番号によつて識別されること
になる。 第４０図ａ〜第４７図ｂは、該キヤツシ・メモ
リの内部およびメモリ・マネジメント装置の内部
のどちらにでも使用されている制御回路の、いく
つかの実施例を図示している。こうした理由で、
該回路のすべてが、特に本発明に係るキヤツシ・
メモリの動作に適切なものであるとは限らない。 第４０図ａ，ｂは、ローカル・バス・インター
フエイス回路７２６であつて、これは、レベル１
偶数および奇数データ出力マルチプレクサ７１
７，７１９と、レベル２偶数および奇数データ出
力マルチプレクサ７２１，７２３、とローカル・
バス・ドライバ群７２５への実アドレスとからの
出力を受信する。該ローカル・バス・ドライバ７
２５（第１９図ａ）への実アドレスは、ドライバ
回路群01B14，03B14，01C14，03C14，01D14お
よび03D14によつて、具体的に表現されている。
これらのドライバ群は、該イネーブル実アドレス
を介して、インバータ13A25（第42a）によつて出
力されるローカル・バス信号ENPALBに向つて、
イネーブルな状態にさせられている。該インバー
タ13A25の入力は、ORゲート12A25の出力であ
つて、これは、その入力群である、トランスレー
ト・アドレス信号XLTADR、読み出しセグメン
ト・デイスクリプタ信号REDSCRおよび読み出
しモード・レジスタ信号RDMDERを有してい
る。これら３個の入力信号群の１個が「真」なら
ば、第４０図ａ，ｂに図示されているドライバ回
路群はイネーブルな状態にされている。 ここに具体的に表現されているように、上記ロ
ーカル・バス・インターフエイス７２６は、第４
０図ａ，ｂに図示されている32個の、３入力OR
ゲート回路群を有している。該ORゲート回路群
は、各々、次の信号群をふくむビツト群の異る１
個を受信する。すなわち、それらは、キヤツシ・
データ出力ワード群CADO0：32、レベル２デー
タ出力ワード群L2DO0：16、および、実アドレ
スPHAD0：32とセグメント・デイスクリプタ
SEGD24：８との結合されたビツト群からなつて
いる。 デコーダ04A24（第４１図ａ）は、機能コー
ド・デコーダ４２３（第１１図））の１実施例を
図示している。前述のように、出力信号
REDSCRは、１個のセグメント・デイスクリプ
タが、読み出されるべきであることを指示してい
る。LDSGTRは、セグメント・デイスクリプ
タ・テーブルのロード作業を制御するための１個
の信号である。XLTADRは、１個の仮想アドレ
スを実アドレスに飜訳する作業を制御するための
１個の信号である。LSDSCRは、１個のセグメ
ント・デイスクリプタを、セグメント・デイスク
リプタ記憶装置にロードする作業を制御するため
の１個の信号である。信号IIVCTRは、１個の割
り込みワードもしくは割り込みベクトルの読み出
しを制御し、また信号LVLCHGは、中央サブシ
ステムの優先順位における変更を開始する。信号
RDMDERはモード・レジスタ７５７の読み出し
を制御し、信号LDMDERは、モード・レジスタ
７５７のロード作業を制御する。本発明に係る該
キヤツシ・メモリにとつて上記信号群のあるもの
が妥当適切であるかどうかは、該モード・レジス
タ７５７および小型・大型セグメント・デイスク
リプタRAM７５１と７５３の望ましい実施例の
説明をする間に、論述せられるであろう。 第４１図ｂに図示されている５入力ANDゲー
ト06C24は、１個の出力信号LBCRLBを発生する
が、これがもし「真」であれば１個のローカル・
バス・プロセツサからくる情報を他に伝送するこ
とを可能にする。ANDゲート03D24は、出力信
号LBCRMBを発生するが、これがもし「真」で
あれば、１個の非記憶照会が、該ローカル・バス
から該メガ・バスへと伝送されることを可能にす
る。また、４方向セレクタ01B24は、次のような
場合にはいつでも、記憶照会信号APMREFを発
生する。すなわち、まず１個のローカル・バス・
プロセツサがイネーブルな状態とされ、かつ、１
個のシステム記憶照会を要求している場合か、も
しくは、システム記憶伝送に１個のローカル・バ
スが要求を受けている場合である。 イネーブル信号群を、該キヤツシ・データ記憶
サブシステムに使用するために発生せしめること
において、第４２図ａ，ｂに図示されている回路
の機能は、すでに上に説明されている。第４３図
ａに示されるORゲート03B26との組合せにおい
て、ANDゲート回路群すなわち、05B26，
07B26，09B26および11B26は、リクエスト・ア
ービトレーシヨン・ネツトワーク４０７（第１１
図）の１実施例をふくむ。制御信号MRCYCL
は、インバータ11D26（第４３図ｂ）の出力であ
つて、これはANDゲート07C26から１個の入力
信号LBWCLとして受信される。該MRCYCLは、
CPU、CIPもしくはSIPのいずれかに割り当てら
れるサイクルが存在するときは、いつでも「真」
となるであろう。該リクエスト・アービトレーシ
ヨン・ネツトワーク回路は、第４３図ａに図示さ
れるごとく、該ローカル・バスが、現に割り当て
られず、かつ、ローカル・バス要求がまだ禁止さ
れないときは、いつでも１個の要求してなすロー
カル・バス・プロセツサに対して、１個のローカ
ル・バス・サイクルを割り当てるであろう。 第４４図ａ，ｂは、要求許可レジスタ４０９の
１実施例を図示している。このレジスタは、フリ
ツプ・フロツプ02A27，03A27，04A27および
05A27によつて具体的に表示されている。もし、
該キヤツシ・メモリが、１個のローカル・バスも
しくはメガ・バス装置によつて１個の記憶要求が
なされたときに動作中であれば、フリツプ・フロ
ツプ06A27は、キヤツシ・ビジイ信号CABUSY
を発生する。該フリツプ・フロツプ群の１個によ
る、１個のローカル・バス割り当て信号の受信
は、該フリツプ・フロツプが１個の要求許与信号
を、その連動する処理装置もしくは該FIFOに送
るという結果になるであろう。 第４５図ａ，ｂは、エラー信号群を発生するた
めの回路を図示している。この回路は、上で規定
されたプロテクシヨン・バイオレーシヨン
（LBPROV）もしくは、利用不能リソース要求の
起きたことを指示する。 第４６図ａ，ｂは、１個のローカル・バス・プ
ロセツサを該プロセツサに１個の記憶要求の結果
がリターンされるように変更せしめる信号群を発
生する回路群を、図示したものである。 ４方向セレクタ０１Ｄ２９は、該ローカル・デ
ータ入力マルチプレクサ７０１に対する制御信号
を発生する。この信号はLDLDTRであつて、こ
れは、データを該メガ・バスもしくは該ローカ
ル・バスのいずれかから、該キヤツシ・メモリの
中に入力せしめられるようにする。 第４７図ａ，ｂに図示されている回路は、該ロ
ーカル・バス・システムおよび該メガ・バス・ア
ダプタにおける情報伝送を制御するための付加的
な制御信号群を発生する。１例としては、マルチ
プレクサ０１Ａ３０は、１個のFIFOサイクル期
間中の該FIFOにより、または、該ローカル・バ
ス・プロセツサ群により供給される二重ワードと
バイト・アドレスとの間で選択を行う。 ６ キヤツシ・ダイレクト・サブシステムの望ま
しい１実施例の説明 第４８〜６８図は、本発明に係るキヤツシ・ダ
イレクト・サブシステムのための、１つの望まし
い回路の実施例を図示したものである。基本的に
は、ここに説明される回路群は、第１９図ｂにお
いてブロツク・ダイアグラムに図示されているご
とき、該キヤツシ・ダイレクトリ・サブシステム
の１つの実施例をふくむものである。 上に説明されたように、該小型セグメント・デ
イスクリプタRAM７５１は、第１の16個の記憶
セグメントを記述する16個のセグメント・デイス
クリプタを貯蔵する。該小型セグメントの各々は
4Kのデータ・ワード記憶位置までアドレスでき
る。各小型セグメント・デイスクリプタが、4K
の仮想データ・ワード記憶位置をアドレスしうる
ので、12個のアドレス・ビツトVAIN11：12が各
該セグメント内のアドレス番号群を記述する必要
となる。さらに、４個のアドレス・ビツト
VAIN7：４が、該16個のセグメント間を区別す
るために必要となる。各大型記憶セグメントは、
64Kの仮想データ・ワード記憶位置群をふくむ。
したがつて、アドレス・ビツト群VAIN3：20が、
１個の大型セグメントのなかにふくまれる大量の
アドレス群を記述するように要求される。 第４８図ａは、小型セグメント・デイスクリプ
タRAM７５１の１実施例を図示したものであ
る。この実施例は、８個の４×16ランダム・アク
セス記憶チツプ群を有している。これは、16×32
ビツトの小型セグメント・デイスクリプタ群の貯
蔵を可能にする。 ランダム・アクセス記憶チツプ０１AA０３
は、たとえば、キヤツシ・データ入力マルチプレ
クサ７０３（第１９図ａ）の出力からCADI００
〜CADI０３を入力群として受信する。該ランダ
ム・アクセス記憶チツプ０１AA０３は、信号標
識SFDO00〜SFDO03を有する小型セグメント・
デイスクリプタ群の４個の低位オーダ・ビツト群
を出力する。 該ランダム・アクセス記憶チツプ０１AA０３
は、信号群VAIN07〜VAIN10によつてアドレス
される。該ランダム・アクセス記憶チツプ０１
AA０３からの読み出しおよびそれへの書き込み
は、書き込み可能信号WRDSCRの制御下にあ
る、１個の小型セグメント・デイスクリプタが、
第４８図ａにおいて図示されているランダム・ア
クセス記憶チツプ群に貯蔵されるときはいつで
も、１個のセグメント・デイスクリプタの書き込
みが許される。イネーブル小型セグメント・デイ
スクリプタ信号ENBSAFは、１個の２状態信号
であつて、１個の小型セグメント・デイスクリプ
タが照会されるときはいつでも、該ランダム・ア
クセス記憶チツプ０１AA０３への書き込みもし
くはそれからの読み出しを可能にしている。 第４８図ａに図示されている、７個の他のラン
ダム・アクセス記憶チツプ群は、同じ入力信号群
によつてアドレスされ、また、同じイネーブル信
号群によつてイネーブルな状態にされる。しか
し、それらは入力データ・ビツト群CADI04〜
CADI31を、該キヤツシ・データ入力マルチプレ
クサ７０３からランダム・アクセス記憶チツプ群
へ伝送する役割りを果すものである。さらにいえ
ば、これらの記憶チツプ群の出力群は、小型セグ
メント・デイスクリプタ群の28個の最小重みビツ
ト群をふくむ。 第４８図ｂは、大型セグメント・デイスクリプ
タRAM７５３（第１９図ｂ）の１実施例であ
る。この実施例は、また８個の４×16ビツト・ラ
ンダム・アクセス記憶チツプ群を有し、これら
は、該キヤツシ・データ入力信号群CADI0：32
を、該キヤツシ入力マルチプレクサ７０３からの
入力群として受信する。これらのランダム・アク
セス記憶チツプ群は、大型セグメント・デイスク
リプタ群LFDO00〜LFDO31の32ビツトを出力群
として発生する。 ランダム・アクセス記憶チツプ０１CC０３
（第４８図ｂ）は、アドレス番号ビツト群
VAIN3：４によつてアドレスされる１個の４×
16ビツト・ランダム・アクセス記憶チツプをふく
む。該ランダム・アクセスへの書き込みおよびそ
れからの読み出しは、書き込みデイスクリプタイ
ネーブル信号WRDSCRおよびイネーブル大デイ
スクリプタ信号ENBLAFの制御下にある。 第４９図は、１個のランダム・アクセス記憶チ
ツプ０１AA０４を図示したもので、これは、小
型セグメント・デイスクリプタRAM７５１に貯
蔵されている小型セグメント・デイスクリプタに
連動するパリテイ・ビツト群を貯蔵するためのも
のである。ランダム・アクセス・記憶チツプ０４
AA０４は、大型セグメント・デイスクリプタ
RAM７５３に貯蔵されている、大型セグメン
ト・デイスクリプタ群を貯蔵する。 第４９図に例示されているランダム・アクセス
記憶チツプ群に対するイネーブル信号群とアドレ
ス信号群とは、それらに対応するデータ記憶をし
なすランダム・アクセス記憶チツプ群と同じもの
である。 パリテイ・ゼネレータ回路０６BB０４，０８
BB０４，１０BB０４および１２BB０４は、実
アドレス・マルチプレクサ７７３を介して、該キ
ヤツシ・ダイレクトリ・サブシステムから伝送さ
れるセグメント・デイスクリプタ群に対するパリ
テイ・ビツト群を発生するためのものである。マ
ルチプレクサ回路０１BB０４は、パリテイ・ゼ
ネレータ群の出力群もしくは、読み出しセグメン
ト・デイスクリプタ信号REDSCRおよびパリテ
イ信号群PRTY00，PRTY08，PRTY16および
PRTY24を発生するためのローカル・バス信号
ENPALBへのイネーブル実アドレスの制御下に
あるパリテイ・記憶チツプ群の、いずれかを選択
する。 第５０図は、前に説明されている小型もしくは
大型セグメント・デイスクリプタ・ランダム・ア
クセス記憶チツプ群の読み出しおよび書き込みを
可能にするための回路を図示する。８入力AND
ゲートは、１個の小型セグメント・デイスクリプ
タが、小型セグメント・デイスクリプタRAM７
５１に書き込まれもしくはそれから読み出される
ときには、いつでもイネーブル小型セグメント・
デイスクリプタ信号ENBSAFを発生せしめる。
AND回路０２AA０２への入力信号群VAIN00〜
VAIN06は、該キヤツシ・メモリから要求されて
いるデータ・ワードのアドレス番号のうちの７個
の最大重みビツト群を有している。第１７図に関
連して前にのべたように、これらのアドレス・ビ
ツト群は、１個の仮想アドレスが該システムの小
型セグメント群の１個にアクセスされるときに
〔０〕となる。 該ANDゲート０４AA０２は、イネーブル大
型セグメント・デイスクリプタ信号ENBLAFの
発生を制御して、大型セグメント・デイスクリプ
タRAM７５３におけるセグメント・デイスクリ
プタ群の読み出しおよび書き込みを可能にする。 前記イネーブル信号WRDSCRは、インバータ
０６AA０２の出力であり、それは、１個のセグ
メント・デイスクリプタが、大型もしくは小型の
セグメント・デイスクリプタRAM７５１と７５
３とに、それぞれ書き込まれるときには、いつで
も「真」となるであろう。１個のORゲート０６
BB０２は、該ENBLAFが「真」であるか、も
しくは、adder−inhibitビツトADDINHが「真」
であるときは、いつでもcarge−segment−or
inhibitビツトを発生せしめる。この後に説明さ
れるように、adder−inhibitビツトは、１個の仮
想アドレスを１個の実アドレスに飜訳するとき
に、１個の制御信号として使用されている。 第５１図および５２図は、32個の２入力ORゲ
ート、０５BB０５−１３BB０５，０１CC０５
−１２CC０５および０１DD０５−１１DD０５
を図示しているが、これらのゲートは、セグメン
ト・デイスクリプタ・ビツト群SEDG0：32の数
値群を、小型セグメント・デイスクリプタRAM
７５１の出力SFD0：32、もしくは、大型セグメ
ント・デイスクリプタRAM７５３の出力
LFD0：32のいずれかに、セツトするためのもの
である。第５１図には、また、８個のANDゲー
ト群０１AA０５−０８AA０５も図示されてお
り、これらのゲートは、仮想アドレス番号信号群
VABN0：３を
〔０〕か、もしくは、仮想アドレ
ス番号信号群の現数値群VAINO3：８のいずれ
かに、選択的にセツトするためのものである。も
し、１個の小型セグメント・デイスクリプタが
ENBSAFによつて選択されているとすれば、該
adder−inhibit信号ADDINHは該ANDゲート群
０１AA０５〜０８AA０５の各々の入力端子群
の１個に供給され、かつ、
〔０〕に等しくなるで
であろう。このことは、出力信号群VABNO3：
８を、それらが該ANDゲート群０１AA０５〜
０８AA０５の出力端子群を介して供給されると
きに、
〔０〕になるようにするであろう。以下に
説明されるように、奇数加算器７６５および偶数
加算器７６７は、奇数および偶数実アドレス番号
群をそれぞれ発生せしめるときに、信号群群
VABNO3：８を受信する。 第５３図は、本発明に係るモード・レジスタ７
５７の１実施例を図示したものである。該モー
ド・レジスタは、レジスタ回路チツプ群０３CC
０２および０６CC０２を有している。これらの
チツプ群は、１個のマスタ・クリアが該コンピユ
ータ・システム上で実行されるときはいつでも、
マスター・クリア信号BSMCLRによつてクリア
される。データは、ロード・モード・レジスタ・
〔０〕信号LMDEROの制御下で、該モード・レ
ジスタ０３CC０２に入力される。同様に、レジ
スタ・チツプ０６CC０２におけるビツト群は、
ロード・モード・レジスタ・〔１〕信号LMDER
１の制御下でロードされる。該モード・レジスタ
にロードされるべきデータは、該キヤツシ・デー
タ入力マルチプレクサ７０３（第１９図ａ）から
受信され、かつ、キヤツシ・データ入力ワード
CADI28のビツト28を保有する。レジスタ記憶位
置は、キヤツシ・データ入力信号群CADI29〜
CDAI31によつて選択される。 第５４図に図示されているドライバ回路群０１
CC０７−１１CC０７，０１DD０７および０３
DD０７は、該モード・レジスタ回路チツプ０３
CC０２および０６CC０２の出力端子に接続さ
れ、該読み出しモード・レジスタ信号RDMERに
よつて制御される。 従来技術において明らかなように、アドレス・
ビツト群CADI29：03を、該モード・レジスタ回
路チツプ０３CC０２および０６CC０２に供給す
ることは、該モード・レジスタに貯蔵される制御
信号群の選択的なセツトとクリアを可能にする。
このことは、CPUが、中央サブシステムをはじ
めキヤツシ／MMU装置およびメガ・バス・アダ
プタのうちから選択された要素群の各種診断テス
トの実行をなしうるようにする。これらのモー
ド・レジスタ群の機能は以上で説明されたが、該
モード・レジスタおよびモード・レジスタ信号群
が、該診断モードで操作するための他のハードウ
エア要素群と協力する仕方については、該キヤツ
シ・ダイレクトリ・サブシステムの説明から明ら
かになるであろう。 第５５図ａ，ｂは、奇数実アドレス信号群
OPAD0：15およびおよび偶数実アドレス・セグ
メント群EPAD0：23を発生するための、奇数加
算器７６５および偶数加算器７６７（第１９図
ｂ）のいつくかの実施例を図示している。該奇数
加算器は、ALU回路チツプ群０１AA０６，０４
AA０６，０７AA０６および１０AA０６と０１
BB０６を有している。該ALU回路チツプ０１
AA０６は、第５２図に図示されているORゲー
ト群を介して供給されるセグメント・デイスクリ
プタ・ビツト群SEGD12〜SEGD15を、奇数実ア
ドレス番号ビツト群OPAD11〜OPAD14を発生
せしめるために、仮想アドレス番号ビツト群
VAIN11〜VAIN14に加算する。 該ALU回路チツプ０４AA０６は、奇数実アド
レス番号群OPAD07〜OPAD10を発生する。発
生された実アドレス番号が、小型・セグメントの
１個における１個の記憶アドレスに対応するとき
は、入力VABN07〜VABN10は、ANDゲート
群０１AA０５〜０４AA０５（第５１図）を介
して供給されるときに
〔０〕に等しくなるであろ
う。そのような場合には、奇数実アドレス・ビツ
ト群OPAD07〜OPAD10は、小型・セグメン
ト・デイスクリプタ・ビツトSEGD08〜SEGD11
の数値を引き受ける。しかし、該セグメント・デ
イスクリプタ・ビツト群が、大型セグメント・デ
イスクリプタRAM７５３に基点を有していれ
ば、VABN07〜VABN10は、アドレス番号ビツ
ト群VAIN07〜VAIN10に等しくなり、また、
OPAD07〜OPAD10は、対応する信号群
VABN07〜VABN10とSEGD08〜SEGD11の合
計したものとなるであろう。 該ALU回路チツプ０７AA０６の出力は、実ア
ドレス番号ビツト群OPAD03〜OPAD06をふく
んでいる。このALU回路チツプは、もし１個の
小型・セグメント・デイスクリプタがENBSAF
によつて選択されていれば、該ALU回路チツプ
０４AA０６と同じ態様で動作し、かつ、
OPAD03〜OPAD06をSEGD04〜SEGD07に等し
くセツトする。その外の場合には、該OPAD03
〜OPAD06は、VAIN03〜VAIN06および
SEDG04〜SEDG07のフイールドにおいて対応す
る信号群の合計に等しくセツトされる。 該ALU回路チツプ１０AA０６は、OPAD00〜
OPAD02をSEGD01〜SEGD03または
〔０〕に等
しくセツトする。 桁上ゼネレータ０１BB０６は、加法演算から
生じるすべての桁上げの速度を増大せしめるため
に、該ALU回路チツプ群０１AA０６，０４AA
０６，０７AA０６および１０AA０６に接続さ
れる。 奇数実アドレス番号群を発生せしめるALU回
路チツプ群は、読み込みデイスクリプタ信号
REDSR、およびinhibit adder信号INHADDの
両数値群によつて制御される。該信号群に対する
数値群は、前に説明された、奇数実アドレスをセ
ツトするための回路を介して、個有の数値に適切
にセツトされるであろう。たとえば、VAIN11〜
VAIN14がSEGD12〜SEGD15に加算されて
OPAD11〜14を発生するときは、該REDSCRは
〔０〕に等しくなり、該INHADDは、１個の
ADD動作を実行するためのALU回路チツプ０１
AA０６を制御するために
〔０〕に等しくなるで
あろう。 第５５図ａ，ｂは、偶数値アドレス番号ビツト
群EPAD0：22を発生するための、偶数加算器７
６７（第１９図ｂ）の１実施例を図示したもので
ある。これらのALU回路チツプ群は、奇数加算
器を実動せしめているALU回路チツプ群と同じ
態様で動作する。たとえば、ALU回路チツプ群
０４CC０６および０７CC０６は、入力群とし
て、SEGD04〜SEGD11およびVABN03〜
VABN10を受信する。奇数アダALU回路チツプ
群に関して上にのべた理由により、もし１個の小
型セグメントがアクセスされているとした場合、
VABNO3：４の
〔０〕の数値群は、信号群
REDCSR、ALUPS2、ALUPS1およびLOGITI
の制御下でALU回路チツプ０７CC０６の入力端
子に直接伝送され、これら信号群はすべて〔１〕
に等しくなるであろう。その外の場合には、該
EPADO3：４は、SEGDO4：４とVABNO3：４
の合計に等しくなる。ALU回路チツプ０４AA０
６は、EPADO7：４をSEGDO8：４と
VABNO7：４の合計に等しくセツトする。 ALU回路チツプ１０BB０６は、それが適正に
制御されていれば、セグメント・デイスクリプ
タ・ビツト群SEG12〜SEG15を、仮想アドレス
番号ビツト群VAIN11〜VAIN14に加算して、偶
数実アドレス番号ビツト群EPAD11〜EPAD14。 ALU回路チツプ０７BB０６と０４BB０６と
は、もしVAIN15：８が偶数であれば、
VAIN15：８の現数値にセツトするか、もし
VAIN15：８が奇数ならばVAIN15：８＋１にセ
ツトする。 桁上伝播回路群０１CC０６および０１DD０６
は、１個の奇数アドレス番号を１個の偶数仮想ア
ドレス番号に、上述のごとく、変換することを実
行する。桁上回路０１CC０６は、入力として、
仮想アドレス番号VAIN22の最小重みビツトを受
信する。もし、VAIN22が奇数ならば、偶数加算
器７６７は、第５５図ａ，ｂにおおけるALU回
路チツプ群によつて動作せしめられるときに、入
力された仮想アドレス番号VAIN0：23に対応す
る実アドレス番号に関して、次の連続した実アド
レス番号を発生することになろう。VAIN22が
〔１〕に等しいときはいつでも、桁上げ発生回路
群０１CC１０および０１DD１０は、１個の桁上
げを、ALU回路チツプ群を介して伝播し、奇数
加算器をして１個の奇数アドレス番号を１個の偶
数アドレス番号に変換することは実現せしめる。 第５６図は、実アドレス・マルチプレクサ７７
３（第１９図ｂ）の１実施例を図示したものであ
る。このマルチプレクサは、マルチプレクサ回路
チツプ群０５AA０７，０８AA０７，０１BB０
７，０４BB０７，０７BB０７および１０BB０
７。実アドレス・マルチプレクサ７７３から出力
された、低位オーダ実アドレスPAMX15〜
PAMX21は、EPAD15〜EPAD21とVAIN15〜
VAIN21との間の選択をふくむ。該出力
PAMX22は、EPAD22もしくは〔１〕として選
択される。信号EPAXDは、ORゲート０２BB０
２（第５０図）を介して出力されたものとして、
該２個の入力の間で選択を行う。 第５８図ａは、アクセス権チエツカ回路７５９
と、セグメント・サイズ・コンパレータ７６３と
の、１実施例を図示したものである。該アクセス
権チエツカ回路７５９は、コンパレータ０５BB
０９および０８BB０９を有する。該コンパレー
タ０５BB０９は、入力群として、RXACS1およ
びRXACS0を受信するが、これらはマルチプレ
クサ回路チツプ０１BB０９において実施された
２個の21マルチプレクサの出力群である。該２×
１マルチプレクサ回路群の第１の回路への入力群
は、SEGD16およびSEGD20である。他のマルチ
プレクサ回路への入力群としては、SEGD17と
SEGD21とがある。もし、マルチプレクサ０１
BB０９に対するセレクタ信号、CPPROCが
〔０〕に等しければ、該RXACSOは、SEGD16に
等しくセツトされ、また、RXACS1はSEGD17
にセツトされる。この意味は、アクセスされたセ
グメント・デイスクリプタからの読み出しリング
番号が、コンパレータ０５BB０９の１個に伝送
される。しかし、もし、CPPROCが〔１〕に等
しくなれば、該RXACSOは、SEGD20に等しく
セツトされ、RXACS1はSEGD21に等しくセツ
トされる。これは、EXECUTEリング番号を、
現に動作しているセグメント・デイスクリプタ
を、コンパレータ０５BB０９の入力端子群に伝
送することになる。 該コンパレータ０５BB０９は、また、入力群
として、１個の記憶読み出しまたは１個の記憶ア
クセスのいずれかを要求するデバイスに連動する
リング番号RNG1MUとRNG0MUとを受信する。
もし、該セグメント・デイスクリプタにおけるリ
ング番号が、要求しているデバイスのリング番号
よりも小さいときは、要求しているデバイスはア
クセスの特権がないことを示すために、読み出し
アクセス・エラーRACSERがセツトされる。 コンパレータ０７BB１５は、現に動作してい
るセグメント・デイスクリプタSEGD18〜
SEGD19と連動する書き込みリング番号と、要求
をしなしているデバイスとを、それが入力
RNG1MUおよびRNG0MUに受信されたときに、
比較する。もし、該セグメント・デイスクリプタ
におけるリング番号が、要求をしなしているデバ
イスと連動するリング番号より小さいときは、１
個の書き込みアクセス・エラーが、WACSERの
発生によつて指示される。 ２方向セレクタ１１BB０９は、書き込みアク
セス・エラーおよび読み出しアクセス・エラーの
発生に対応して、プロテクシヨン・バイオレーシ
ヨン信号MUPROVを発生する。 コンパレータ０１AA０９および０４AA０９
は、仮想アドレス番号VAIN07〜VABN10およ
びVAIN11〜VAIN14のオフセツト・フイールド
が１個のアドレスされたセグメントのオーバフロ
ウをおこさせるかどうかを決定する。したがつ
て、セグメント・サイズ・フイールドSEGD24〜
SEGD31の８ビツトが、仮想アドレス・オフセツ
トの８ビツトと比較されて、このときもし、セグ
メント・サイズがセグメント・オフセツトに等し
いか、より小さい場合には、信号群SSZEBNお
よびSSZLBNが、それぞれ発生せしめられる。 もし該セグメント・サイズが、該仮想アドレ
ス・オフセツトよりも大きいときは、信号
SSZLBLが発生される。またもし、該セグメン
ト・サイズが、該仮想アドレス・オフセツトに等
しければ、信号SSZEBNが発生される。 ４方向セグメント０９AA０９は、１個の使用
不能・リソース・レフト・エラー信号MUUARL
を発生せしめ、この信号は、SSZLBNが〔１〕
に等しく、かつ、SEGD23とINHARLが
〔０〕
に等しい場合に、該仮想アドレス番号VAIN0：
23に対応する高位オーダの出力データ・ワードが
使用不可能であることを指定する。ANDゲート
１３AA０９の機能は、１個の使用不可能・リソ
ース・ライト・エラー信号MUUARRを発生せし
めることにあるが、この信号は、もし一対の２語
が、そのすべてが〔１〕に等しい信号
DBLWRT、SSZEBNおよびCFEA15によつて指
示されたときに要求され、かつ、信号LKRIAR
が
〔０〕に等しくなるならば、１だけ増分された
仮想アドレス番号VAIN0：23によつて識別され
る低位オーダの出力データ・ワードが使用可能で
あることを指示する。該信号LKRIARは、ORゲ
ート１２AA０９の逆転された出力で、もし
SEGD23もしくはINHARLが
〔０〕に等しけれ
ば、それはANDゲート１３AA０９への入力上
の
〔０〕に等しくなるであろう。 第５８図ｂは１個のマルチプレクサ回路チツプ
０１DD０９を図示したものであり、このチツプ
は、CPUに、１個の動作中のセグメント・デイ
スクリプタからの書き込みリング番号SEDG18〜
SEDG19、もしくは、１個の記憶アクセスを要求
するデバイス（CPU）のリング番号RNG0MU〜
RNG1MUのいずれかを伝送するが、この場合そ
のいずれの方がより大きいかは問わない。 第５９図は、奇数およよび偶数アドレス・ドラ
イバ７６９と７７１の１実施例を図示したもので
ある。ドライバ回路群０１AA１０，０３AA１
０および０５AA１０は、奇数実アドレス・ドラ
イバ群７６９を有している。ドライバ回路群０７
AA１０，０９AA１０、および１１AA１０は、
実アドレス番号の12個の最大重みビツト群に対す
る偶数実アドレス・ドライバ群EPAD00：12を有
している。ドライバ回路群０５BB１０，０３
BB１０および０１BB１０は、偶数実アドレス
番号EPAD12：10の10個の最小重みビツト群、お
よび、奇数実アドレス番号OPAD13：12のビツ
ト１３とビツト14とを有している。 回路チツプ群０７BB１０，０９BB１０，１
１BB１０および１３BB１０は、該キヤツシ・
ダイレクトリ・システムに使用されているその他
の制御信号群ならびに奇数実アドレス
OPAD12：１のビツト12に対するドライバ回路
群を有している。 第６０図ａ，ｂは、レベル１奇数、ダイレクト
リ７７７（第１９図ｂ）の１実施例をふくんでい
る。奇数実アドレス番号ビツト群OPAD00〜
OPAD11は、書き込みモードのときは、レベル
１奇数ダイレクトリに書き込まれる。しかし、読
み出しモードのときは、レベル１奇数ダイレクト
リは、データ信号群L1OD00〜L1OD11を出力す
る。 記憶チツプ０１AA１１は、１個の1024×１ラ
ンダム・アクセス記憶装置である。該ランダム・
アクセス記憶チツプ０１AA１１は、書き込みレ
ベル１奇数ダイレクトリ信号WRLIODの制御下
で、以下に説明される態様において、キヤツシ更
新論理７９７を介して発生せしめられる。該ラン
ダム・アクセス記憶チツプ０１AA１１は、信号
群OPAD12：３およびVAIN15：７によつてアド
レスされる。レベル１奇数ダイレクトリをふくむ
12個のランダム・アクセス記憶チツプは、１個の
12ビツト・ダイレクトリ・ワードを入・出力す
る。 第６１図ａ，ｂは、レベル２奇数ダイレクトリ
７７９の１実施図を図示している。このダイレク
トリは、また、12個の1024×１ランタム・アクセ
ス記憶チツプ群を有しており、該チツプ群は、レ
ベル１奇数ダイレクトリ７７７と同じアドレス信
号群によつてアドレスされる。レベル２奇数ダイ
レクトリ７７９を有する12個のランダム・アクセ
ス記憶チツプ群の書き込みと読み出しは、レベル
２奇数ダイレクトリ信号WRL２ODによつて制御
されているが、このWRL２ODもまたキヤツシ更
新論理７９７によつて発生せしめられている。 第６２図ａ，ｂは、レベル１偶数ダイレクトリ
７８１の１実施例を図示したものである。この実
施例もまた、12個の1024×１ランダム・アクセス
記憶チツプ群を有しており、該チツプ群は実アド
レス信号群EPAD12：10によつてアドレスされて
いる。該ランダム・アクセス記憶チツプ群へのデ
ータ入力は、偶数実アドレス番号群EPAD0：12
を有し、また、その出力群は信号群L1EDO0：12
をふくんでいる。該ランダム・アクセス記憶チツ
プ群の書き込みと読み出しは、上記キヤツシ更新
論理７９７によつて発生せしめられる、書き込み
レベル１偶数ダイレクトリ信号WRL１EDの制御
下にある。 第６３図ａ，ｂは、レベル２偶数ダイレクトリ
７８３の１実施例を図示したものである。このダ
イレクトリもまた、偶数実アドレス番号信号群
EPAD12：10によつてアドレスされる、12個の
1024×１ランダム・アクセス記憶チツプ群を有し
ている。これらのランダム・アクセス記憶チツプ
群の入力群は、偶数実アドレス番号群EPAD00：
12を有し、また、その出力群は信号群L2ED00：
12を有している。レベル２偶数ダイレクトリ７８
３をふくむランダム・アクセス記憶チツプ群の書
き込みと読み出しは、該キヤツシ更新論理７９７
によつて発生される書き込みレベル２偶数ダイレ
クトリ信号WRL２EDの制御下にある。 第６４図ａは、レベル１奇数コンパレータ７８
７およびレベル２奇数コンパレータ７８９の１実
施例を図示したものである。該レベル１奇数コン
パレータは、12個のANDゲート回路群０１AA
１５〜１２AA１５を有している。これらの
ANDゲート回路群は、入力信号群OPAD00：12
とL1OD00：12として、奇数加算器７６５とレベ
ル１奇数ダイレクトリ７７７のそれぞれの出力群
を受信する。出力記信号群L1OH00：12は、もし
該入力信号群が同一のものであれば、〔１〕に等
しくなり、もしそうでなければ
〔０〕に等しくな
るであろう。もし該出力信号群L1OH00：12のす
べてが〔１〕に等しければ、１個のヒツトがレベ
ル１奇数ダイレクトリ７７７に検出されたことに
なり、このダイレクトリは、アドレスされた奇数
実番号においてシステム記憶装置に貯蔵されてい
るデータ・ワードが、レベル１奇数データ記憶装
置７１１に現存することを指示する。 ANDゲート群０１BB１５〜１２BB１５は、
レベル２奇数コンパレータ７８９の１実施例を図
示したものである。これらのANDゲート群は、
それらが奇数加算器７６５と、レベル２奇数ダイ
レクトリ７７９の出力L2OD0：12とによつて発
生せしめられたとき、奇数実アドレス
OPAD00：12のうちの12個の最大重みビツト群
を受信する。該ANDゲート群の出力は、ヒツト
信号群L2H00：12をふくむ。該信号群は、もし
該ANDゲート群への入力信号群が同一ならば、
〔１〕に等しくなるであろう。もし、該出力信号
群がすべて「真」ならば、１個のヒツトがレベル
２奇数ダイレクトリ７７９の中で検出されたこと
になり、このダイレクトリは、VAI15：７に関
連するアドレスOPAD00：14によつて識別され
るデータ・ワードが、レベル２奇数データ記憶装
置７１５に現在していることを指示する。 第６４図ｂは、レベル１偶数コンパレータ７９
１とレベル２偶数コンパレータ７９３との実施例
を図示したものである。ANDゲート群０１CC１
５〜１２CC１５は、レベル１偶数コンパレータ
７９１を有している。これらのANDゲート群は、
入力群EPAD00：12とL1ED00：12とを受信し、
出力群L1EH00：12を発生する。もし、発生せし
められた出力信号群L1EH00：12のすべてが
〔１〕に等しければ、１個のヒツトが偶数実アド
レス番号EPAD0：22によつて識別されたデー
タ・ワードに対して検出されたことになり、その
データ・ワードはレベル１偶数データ記憶装置７
０９に現存することになる。 ANDゲート群０１DD１５〜１２DD１５は、
レベル２偶数コンパレータ７９３の１実施例をふ
くんでいる。これらのANDゲート群は、偶数実
アドレス番号ビツト群EPAD00：12とレベル２偶
数ダイレクトリL2ED00：12の出力とを受信す
る。該ANDゲート群の出力群は、レベル２偶数
ビツト信号L2EH0：12をふくんでいる。もし、
レベル２偶数ヒツト信号群のすべてが〔１〕に等
しければ、偶数実アドレス番号EPAD0：22によ
つてアドレスされるデータ・ワードがレベル２偶
数データ記憶装置７１３に現存するという、１個
の決定がなされる。 第６５図ａ，ｂは、ヒツト検出器７９５の１実
施例を図示したものである。12入力ANDゲート
０１AA１６は、１個のヒツトがレベル１奇数デ
ータ記憶装置７１１において検出されたかどうか
を決定する。該ANDゲートは、入力信号群
L1OH00：12を受信して、上述のように、もし該
信号群のすべてが〔１〕に等しければ、１個のア
ドレス・データ・ワードが、レベル１奇数データ
記憶装置７１１に現存することが決定される。こ
れは、レベル１奇数ヒツト信号L1ODHTの発生
をもたらす。 同様に、該12入力ANDゲート０４AA１６は、
要求されたデータ・ワードが、レベル２奇数デー
タ記憶装置に現存するかどうかを決定する。この
ANDゲートは、入力信号群L2OH00：12を受信
し、この信号群は、もしそれが「真」ならば、
L2ODHTを発生せしめて、１個のヒツトがレベ
ル２奇数データ記憶装置７１５に生起したことを
信号する。 12入力ANDゲート群０７AA１６と１０AA１
６とは、レベル１およびレベル２偶数データ記憶
装置７０９および７１３に対してそれぞれ類似の
機能を果す。もし、該ANDゲート０７AA１６
の出力L1EVHTが「真」ならば、アドレスされ
たデータ・ワードはレベル１偶数データ記憶装置
７０９に常駐することになる。最後に、該AND
ゲート０７AA１６は、１個のヒツトがレベル２
偶数ダイレクトリの中に検出されたときは、いつ
でもレベル２偶数ヒツト信号L2EVHTを発生す
る。 ANDゲート群０１AA１６，０４AA１６，０
７AA１６および１０AA１６の出力群は、ORゲ
ート群１０BB１６，１１BB１６，１２BB１６
および１３BB１６に、それぞれ供給される。こ
れらのORゲート群は、信号群L1OHIT、
L2OHIT、L1EHITおよびL2EHITを発生して、
ヒツト群をレベル１奇数データ記憶装置、レベル
２奇数データ記憶装置、レベル１偶数データ記憶
装置およびレベル２偶数データ記憶装置の、それ
ぞれに指定する。 該ORゲート群の出力群は、４個の２×１マル
チプレクサ群をふくむ１個のマルチプレクサ回路
チツプ０５BB１６に、入力群として供給され
る。該マルチプレクサ回路チツプ０５BB１６
は、キヤツシ・ダイレクトリ・サブシステムと診
断モード・サブシステムとの間の１個のインター
フエイスである。４個のマルチプレクサ群への他
の４個の入力群は、ANDゲート群０１BB１６お
よび０２BB１６の出力群、FL1HITおよび
FL2HITである。 該ANDゲート０１BB１６は、フオースレベル
１ヒツト信号FL2HITを供給し、該信号は、イン
バータ０８DD１０（第６８図）によつて供給さ
れたフオース・ヒツト診断モード信号FRCHIT
が〔１〕に等しく、かつ、レベル２フオース・ヒ
ツト診断モード信号L2FHITがモード・レジスタ
０６CC０２によつて供給されたときに
〔０〕に
等しいときは、常に〔１〕に等しくなる。 同様に、該ANDゲート０２BB１６は、フオー
ス・ヒツト信号FRCHITおよび該ANDゲート０
２BB１６に該診断サブシステムのモード・レジ
スタ０６CC０２によつて供給されたレベル２フ
オース・ヒツト信号L2FHITの同時生起に対応し
て〔１〕に等しくなる、フオース・レベル２ヒツ
ト信号FL2HITを発生する。 かくて、マルチプレクサ回路チツプ０５BB１
６は、レベル１およびレベル２の偶数および奇数
ヒツト信号群を発生することが可能であり、該信
号群は該キヤツシ・ダイレクトリ・サブシステム
中の実在のヒツト群の検出動作に対応するととも
に、該診断モード・サブシステムの動作に対応す
るものである。第６５図ｂのインバータ回路群０
１CC１６，０２CC１６，０３CC１６および０
４CC１６は、L1OHIT、L2OHIT、L1EHITお
よびL2EHIT信号群の数値群をインバートする。 第６５図ｂにさらに図示されている３個の４方
向セレクタ群は、信号群LFTHIT、RGHITおよ
びFULHITを発生するが、これらはそれぞれ、
高位オーダの要求されたデータ・ワードもしくは
低位オーダの要求されたデータ・ワードまたはそ
の両方が、該キヤツシ・メモリに常駐することを
指定するものである。４方向セレクタは、入力群
として、信号群VACK22−およびVACK22＋を
受信するが、これらの信号は、遅れフリツプ・フ
ロツプ０７CC１６の出力群である。もし、
VAIN22が〔１〕に等しくて、該高位オーダの要
求されたデータ・ワードが１個の奇数アドレス番
号によつて識別されることを指定すると、該
VACK22＋は、該遅れフリツプ・フロツプ０７
CC１６の逆転出力端子において〔１〕に等しく
発生せしめられる。 該４方向セレクタにふくまれるORゲート群の
第１のものは、入力群として、信号群VACK22、
L1OHITおよびL2OHITを受信する。該４方向
セレクタ０７DD１６にふくまれているORゲー
ト群の第２のものは、入力群として、VACK22、
L1EHITおよびL2EHITを受信する。該４方向セ
レクタ０７DD１６にふくまれている他の２個の
ORゲートは、〔１〕出力群を連続的なベースで
発生せしめるために接続されている。 動作において、もし仮想アドレスVAIN22の最
小重みビツトが奇数ならば、１個のレフト・ヒツ
トを、L1OHITまたはL2OHITが〔１〕に等し
い場合にのみ、検出することができる。 ４方向セレクタ０９DD１６は、VACK22信号
群のポラリテイが逆転される場合を除いて、該４
方向セレクタ０７DD１６と同じ態様で動作す
る。 かくて、RGHITが〔１〕に等しくなり、もし
L1OHITもしくはL2OHITが、
〔０〕に等しい
VAIN22と同時に〔１〕に等しくなるならば、低
位オーダの要求されたデータ・ワードが奇数デー
タ記憶装置の中に検出されたことを指示すること
になろう。RGTHIT信号が〔１〕に等しくなる
第２の場合は、L1EHITもしくはL2EHITが
「真」で、VAIN22が〔１〕に等しくなるときで
ある。この信号数値群の組合せが必然的に意味す
るものは、該要求された低位オーダのデータ・ワ
ードが、該キヤツシ・メモリのデータ記憶サブシ
ステムの中に常駐しているということである。 ORゲート群０５CC１６および０６CC１６は、
信号群EVRDBLおよびODRDBLをそれぞれ発生
する。これらは、４方向セレクタ１１DD１６に
ふくまれるORゲート群のうちの２個へのイネー
ブル信号群である。該信号群EVRDBLは、ORゲ
ート０５CC１６によつて発生せしめられるとき
に、もし仮想アドレスが偶数か、または、もし二
重書き込み信号DBLWRTが〔１〕に等しいとき
は、〔１〕に等しくなるであろう。この逆も、
ORゲート０６CC１６によつて発生せしめられる
該ODRDBLに対して真である。該信号群
EVRDBLおよびODRDBLとは、第６５図ｂに図
示されているごとき４方向セレクタ１１DD１６
にふくまれているORゲート群に供給される。該
信号EVRDBLを受信するORゲートは、もし、信
号群L1EHITもしくはL2EHITが〔１〕に等しけ
れば、１個の〔１〕を発生するであろう。 同様に、該信号ODRDBLを受信するORゲート
は、もし、L1OHITもしくはL2OHIT〔１〕に等
しければ、１個の〔１〕を発生するであろう。 ４方向セレクタ１１DD１６は、もし１個の二
重ワード・アクセスが要求されて、１個のヒツト
が偶数および奇数のキヤツシ・ダイレクトリ群の
両方で検出されたか、もしくは、１個の単一ワー
ド・アクセスが要求されて、適切な（奇数または
偶数の）ダイレクトリが１個のヒツトを信号した
か、どちらかの場合に、full hit信号FULHITを
〔１〕にセツトするであろう。 第６６図ａ，ｂと第６７図ａ，ｂとは、キヤツ
シ更新論理797（第１９図１９ｂの１実施例を図示
している。第６６図ａ，ｂに図示されている回路
部分は、該キヤツシ・メモリのデータ記憶サブシ
ステムに対する制御信号群を発生する。 データ・ワード群は、レベル１およびレベル２
の偶数および奇数データ記憶装置に２つの条件に
おいて書き込まれるであろう。その第１の条件
は、該データ記憶サブシステムに現に貯蔵されて
いる１個のデータ・ワードが更新されること、す
なわち、新しいデータが貯蔵されてそれが同じア
ドレス番号によつて識別されること、である。こ
のような場合には、該キヤツシ・ダイレクトリ・
サブシステムを更新する必要はなく、該データ記
憶サブシステムに貯蔵されている情報を変更する
だけでよい。該データ記憶サブシステムに書き込
むことの第二の動機は、１個のデータ・ワード
が、１個の異なるアドレス番号によつて識別され
る他のデータ・ワードによつて置換されることに
なる場合である。上述のように、システム記憶位
置群の１つの異る複数部分は、レベル１およびレ
ベル２の偶数および奇数データ記憶装置群におけ
るデータ記憶位置群の各々にマツプする。かく
て、１個のデータ・ワードを、異る１個のデー
タ・ワードで置換することが必要であるが、これ
は、レベル１およびレベル２データ記憶装置が、
特定の１個のシステム位置に連動され、その両方
が該データ・ワード群を貯蔵しているときの、１
個の記憶要求がもつ性質のいかんによつている。 該データ記憶サブシステムに貯蔵されている１
個のデータ・ワードが置換されるときには、該キ
ヤツシ・ダイレクトリ・サブシステムにおける連
動される位置に貯蔵されているアドレス情報もま
た置換する必要がある。さらに、データ・ワード
群が、１個のバイト・ベースで該データ記憶装置
に書き込まれるので、レベル１およびレベル２の
奇数および偶数記憶装置の第１および第２のバイ
トに書き込むためには、８個の書き込み可能信号
が必要となる。 インバータ０１AA１７は、書き込み、デイレ
クトリ信号WRDRTYを逆転し、それを１個の
ANDゲート０２AA１７の１個の入力端子に供
給する。該ANDゲート０２AAへの他の入力は、
禁止・置換レフト・ワード信号IHRPLWで、該
ANDゲート０２AA１７の出力は、該禁止・置
換レフト・ワード信号IHRPLW−の１個の新し
い数値である。 ANDゲート０３AA１７は、該書き込み、ダ
イレクトリ信号WRDRTYと、禁止・置換ライ
ト・ワードIHRPRWとを受信し、信号IHRPRW
−を発生する。ANDゲート０４AA１７は、仮
想アドレスVAIN22の最小重みヒツトおよび該
IHRPRW−信号を、それらが該ANDゲート０３
AA１７の出力によつて発生されたときに、受信
する。該ANDゲート０４AA１７の出力は、書
き込み可能奇数バイトＡ信号WENOSAである。 ANDゲート０５AA１７もまた、該仮想アド
レス番号VAIN22の最小重みビツトおよび該禁
止・置換レフト・ワード信号IHRPLW−を、そ
れらが該ANDゲート０２AA１７によつて発生
せしめられたときに、受信する。該ANDゲート
０５AA１７は、書き込み可能奇数バイトＢ信号
WENOSBを発生する。 該信号群WENOSAおよびWENOSBは、書き
込み可能奇数信号WNBLODを発生せしめるため
に、ORゲート０６AA１７への入力群として供
給される。ANDゲート０７AAは、入力群とし
て、該仮想アドレス番号VAIN22の最小重みビツ
トおよび該禁止・置換レフト・ワードIHRPLW
−信号を受信し、書き込み可能偶数ビツトＡ信号
WENESAを発生する。ANDゲート０８AA１７
は、該仮想アドレス番号VAIN22の最小重みビツ
トおよび該禁止・置換書き込み信号IHRPRW−
を受信し、書き込み可能偶数バイトＢ信号
WENBSBを発生する。ORゲート０９AA１７は
信号群WENESAおよびWENESBを受信し、書
き込み偶数信号WNBLEVを発生する。 １個のANDゲート１０AA１７と、１個のイ
ンバータ１１AA１７と、１個のORゲート１２
AA１７と１個のANDゲート１３AA１７とは、
２個のデータ・ワードの４個の可能なバイトのど
れが書き込まれるかを指定するための信号群を、
協同して発生せしめる。該ANDゲート１０AA
１７はバイト書き込み信号BYTWRTおよびバイ
ト・アドレス信号BYTADRを受信し、奇数バイ
ト書き込み信号ODBYTWを発生する。インバー
タ１１AA１７は、該バイト書き込み信号
BYTWRTを、該バイト・アドレス信号
BYTADRとともにORゲート１２AA１７への１
個の入力として逆転し、信号OBARWWを発生
せしめる。ANDゲート１３AA１７は、入力群、
二重書き込み信号DBLWRTおよびQUADWRか
ら、ライト・ジヤステイフアイド・データ・ワー
ド信号RJSFDWを発生せしめる。 ２方向セレクタ０１BB１７は、更新奇数バイ
トＯ信号UPOBOを発生する。該セレクタは２個
のORゲートを有し、その第１のものは、入力群
として、信号群WENOSAおよびDBLWRTを受
信する。その第２のORゲートは、信号群
WENOSAおよびODBYTWを受信する。該信号
UPDOB0は、レベル１またはレベル２奇数デー
タ記憶装置のいずれにおいて、１個の更新がバイ
トＯすなわちアドレスされたデータ・ワードの高
位オーダバイトになされるべきかを指示する。 ２方向セレクタ０２BB１７は、更新奇数バイ
ト１信号UPDOB1を発生する。該セレクタの入
力群は、信号群WENOSA、RJSFDW、
WENOSBおよびOBARWWである。該信号
UPDOB1の出力は、レベル１またはレベル２奇
数データ記憶装置のいずれにおいて、１個更新が
バイト１、すなわち、アドレスされたデータ・ワ
ードの低位オーダ・バイトになされるかについて
指示する。 ２方向セレクタ０３BB１７および１４BB１
７は、更新偶数バイト０およびバイト１信号
UPDEB0およびUPDEB1をそれぞれ発生する。
該２方向セレクタ０３BB１７の入力群は、
ODBYTW、WENESA、DBLWRTおよび
WENESBをふくみ、その出力UPDEB0は、レベ
ル１またはレベル２偶数データ記憶装置のいずれ
において、アドレスされたデータ・ワードが更新
されるかを指示する。２方向セレクタ０４BB１
７は、入力群として、信号群OBARWW、
WENESA、RJSFDWおよびWENESBを受信
し、更新偶数バイト１信号UPDEB1を発生して、
レベル１またはレベル２偶数データ記憶装置のい
ずれにおいて、アドレスされたデータ・ワードの
バイト１すなわち低位オーダ・バイトが更新され
るべきかを指示する。 ８個のANDゲート群０５BB１７〜１２BB１
７は、ハイト０群のための８個の更新制御信号を
発生し、レベル１およびレベル２の偶数および奇
数データ記憶装置の各々に１個の更新制御信号を
発生する。たとえば、該ANDゲート０５BB１７
は、更新奇数バイトＯ信号UPDOB0およびレベ
ル１奇数ヒツト信号L1OHITを受信し、更新レ
ベル１奇数バイトＯ信号UDL1O0を発生する。
かくて、もし、１個のヒツトが該L1OHIT信号
によつて指示されたときに、レベル１奇数ダイレ
クトリの中に検出され、またもし、該奇数ダイレ
クトリにおいてデータ・ワードのバイトＯが、信
号UPDOB0によつて指示されたときに更新され
ることになれば、UDL1O0は〔１〕に等しくな
るであろう。 ANDゲート０６BB１７は、該入力信号
UPDOB1およびL1OHITから、更新レベル１奇
数バイト１信号を発生する。ANDゲート０７BB
１７は、入力信号UPDEB0およびL1EHITから、
更新レベル１偶数バイトＯ信号UDL1E0を発生す
るる。ANDゲート０８BB１７は、入力信号
UPDEB1およびL1EHITから、更新レベル１偶
数バイト信号UDL1E1を発生する。 ANDゲート０９BB１７は、入力信号
UPDOB0およびL2OHITから、更新レベル２奇
数バイトＯ信号UDL2O0を発生する。ANDゲー
ト１０BB１７は、入力信号UPDOB1および
L2OHITから、更新レベル２奇数バイト１信号
UDL2O1を発生する。ANDゲート１１BB１７
は、入力信号UPDEB0およびL2EHITから、更
新レベル２偶数バイトＯ信号を発生する。最後
に、ANDゲート１２BB１７は、入力信号
UPDEB1およびL2EHITから、更新レベル２偶
数バイト１信号UDL2E1を発生する。 マルチプレクサ回路チツプ０１CC１７と０４
CC１７とは、各々４個の２×１マルチプレクサ
群を有し、レベル１およびレベル２の偶数および
奇数データ記憶装置のバイトＯおよびバイト１の
書き込みを制御するための、出力信号群を発生す
る。たとえば、該マルチプレクサ回路チツプ０１
CC１７にふくまれる第１のマルチプレクサは、
入力群として、置換レベル１偶数バイトＯ信号
RPL1EVおよび更新レベル１偶数バイトＯ信号
UDL1E0を受信する。該マルチプレクサは、書き
込みレベル１偶数バイトＯ信号W1EVB0を発生
する。２個の入力信号のうちから１個の選択が、
ローカル・バスの制御のもとに、メガ・バス書き
込み信号LMBWRTに向けてなされる。もし、
LMBWRTが〔１〕に等しければ、データは、
ローカル・バス・プロセツサからシステム記憶装
置へと伝送されて、それゆえに、もしアドレスさ
れたデータ・ワードが該キヤツシ・メモリに常駐
していれば、１個の更新型の書き込みが、置換書
き込みの代りに実行されるということが、可能で
ある。 もし、LMBWRITが
〔０〕に等しければ、デ
ータは該システム記憶装置から該ローカル・バ
ス・プロセツサに伝送されることになり、該キヤ
ツシ・メモリのデータ記憶装置に貯蔵されること
が必要となるであろう。かくて、貯蔵されている
データ・ワードを、データ記憶サブシステムの１
個の特定な記憶位置に置換することが必要とな
り、かつ１個の置換書き込みが実行されることに
なろう。置換制御信号群、たとえば、RPL1EV、
RPL1OD、RPL2EVおよびRPL2ODが発生せし
められる態様は、この後で第６７図ａに関連して
説明されるであろう。 該マルチプレクサ回路チツプ０４CC１７にふ
くまれる４個のマルチプレクサは、置換信号群
RPL2EV、RPL2ODと更新信号群UDL2ED、
UDL2O0およびUDL2O1との間で選択を行い、
出力信号群W2EVB0、W2EVB1、W2ODB0およ
びW2ODB1を発生せしめる。これらの書き込み
可能出力信号群は、第２８図ａ〜第35図ｂに、該
データ記憶サブシステムとの関連で説明され、図
示されている、ランダム・アクセス記憶チツプ群
に供給される。 該マルチプレクサ回路チツプ群０１DD１７お
よび０４DD１７は、以前に引用された制御信号
群ECDOEN、ECDMS2、ECDMS1を発生する。
該マルチプレクサ回路チツプ０１DD１７は、該
遅れフリツプ・フロツプ０７CC１６（第６５図
ｂ）によつて発生されるセレクタ信号VACK22
によつて制御される。もし、該信号VACK22が
〔０〕に等しければ、信号群ECDOEN、
ECDMS2およびECDMS1は、信号群L2EHIT、
L1EHITおよび
〔０〕に等しくそれぞれセツトさ
れる。しかし、もし、該信号VACK22が［１］
であれば、信号群ECDOEN、ECDMS2および
ECDMS1はL2OHIT、L1OHITおよびL1OHIT
にそれぞれセツトされる。信号ODXDBLは信号
DBLWRTもしくはその補完信号のいずれかに等
しくセツトされるが、これは信号VACK22の数
値のいかんによつている。もし、該信号
VACK22が
〔０〕に等しければ、該信号
ODXDBLは、信号DBLWRTの数値が等しくセ
ツトされる。またもし、信号VACK22が〔１〕
に等しければ、信号ODXDBLは、信号
DBLWRTの逆転された数値に等しくセツトされ
る。 マルチプレクサ回路チツプ０４DD１７は、該
マルチプレクサ回路チツプ０１DD１７の態様と
類似の態様で機能して、信号群OCDOEN、
OCDMS2およびOCM1Aは、信号群L2EHIT、
L1EHITおよび〔１〕にそれぞれ等しくセツトさ
れ、そのとき該信号ODXDBLは、該マルチプレ
クサ回路チツプ０１DD１７によつて供給される
ときに
〔０〕に等しくなる。しかし、信号群
OCDOEN、OCDMS2およびOCMS1Aは、信号
群L2OHIT、L1OHITおよびL1OHITの数値に
それぞれ等しくセツトされ、そのとき該信号
ODXDBLの数値は、該マルチプレクサ回路チツ
プ０１DD１７によつて供給されるとき、〔１〕
に等しくなる。 インバータ１０DD１７は、inhibit cashe
data to local bus信号INCDLBを発生し、それ
をANDゲート０９DD１７および０７DD１７の
各の入力端子群の１個へと供給する。該ANDゲ
ート０７DD１７への他の入力群はlocal bus to
megas write信号LMBWRTと、二重書き込み信
号DBLWRTとレベル１およびレベル２の偶数お
よび奇数ヒツト信号群L2OHIT、L2EHIT、
L1OHITおよびL1EHITである。該ANDゲート
０７DD１７は、信号OCMS1Bを発生し、それを
該ANDゲート０９DD１７の入力端子群の第２番
目の１個に供給する。該ANDゲート０９DD１７
の第３番目の入力端子は、該マルチプレクサ回路
チツプ０４DD１７の出力信号OCMS1Aを受信す
る。該ANDゲート０９DD１７は、出力信号
CDOOS1を発生する。 該キヤツシ・ダイレクトリ・サブシステムに対
する更新回路部分は、第６７図ａに図示されてい
るランダム・アクセス記憶チツプ群０１BB１８
および０８BB１８を有している。該ランダム・
アクセス記憶チツプ０１BB１８は、奇数実アド
レス・ビツト群OPAD12：３と仮想アドレス・
ビツト群VAIN15：７とによつてアドレスされる
１個の1024×１ランダム・アクセス記憶装置を有
している。該ランダム・アクセス記憶チツプ０１
BB１８における1024個の記憶位置群の各々は、
レベル１奇数ダイレクトリ７７７およびレベル２
奇数ダイレクトリ７７９における同様にアドレス
された記憶位置群と連動せしめられる。該ランダ
ム・アクセス回路チツプ０１BB１８の１個の記
憶位置に貯蔵される数値は、レベル１奇数ダイレ
クトリ７７７もしくはレベル２奇数ダイレクトリ
７７９に同様にアドレスされた該記憶位置が、も
し１個のシステム読み出しが、該キヤツシ・メモ
リのデータ記憶サブシステムのなかの他の１個の
データ・ワードの貯蔵を要求する場合に、置換さ
れるかどうかを指示する。システム・メモリ記憶
位置の複数個を、レベル１およびレベル２の偶数
もしくは奇数ダイレクトリの両方にある１個の特
定のアドレス番号にマツプせしめる、該キヤツ
シ・メモリの能力については、従来技術において
は次のことが明らかになついる。すなわち、もし
システム・メモリ記憶位置の複数個が、１個のデ
ータ・ワードを該キヤツシ・メモリに伝送するこ
とを要求され、かつ、該データ・ワードが該デー
タ記憶サブシステムに現に貯蔵されていないとす
ると、該要求されたデータを、レベル１もしくは
レベル２の奇数データ記憶装置のいずれかの対応
するマツピング・アドレスに貯蔵する必要があろ
うということである。もし該ランダム・アクセス
記憶チツプ０１BB１８におけるアドレスされた
記憶位置が現に１個の〔１〕を貯蔵しているとす
れば、レベル２の偶数ダイレクトリ７７９におけ
るマツピング・アドレスが、次に置換されること
になる。 ランダム・アクセス記憶チツプ０１BB１８
は、１個のデータ入力として、フリツプ・フロツ
プ０７BB１８の出力信号RPL20Dを受信する。
該ランダム・アクセス記憶チツプ０１BB１８
は、置換レベル１奇数信号RPL10Dを有する。該
RPL10D信号は、該フリツプ・フロツプ０７BB
１８の１個の入力として供給される。該フリツ
プ・フロツプ０７BB１８のセツト端子は、イイ
ンバータ０５BB１８から信号INZCLRを受信す
る。 該インバータ０５BB１９への入力は、５入力
ANDゲート０４BB１８の出力である。該AND
ゲート０４BB１８への入力群は、キヤツシ・デ
ータ入力信号群CADI28：４およびロード・モー
ド信号LMDEROをふくむ、該ランダム・アクセ
ス記憶チツプ０１BB１８との組合せにおける該
フリツプ・フロツプ０７BB１８は、１個のラウ
ンドロビン記憶装置を有するが、これは、該ラン
ダム・アクセス記憶チツプの中で要求された記憶
位置群を
〔０〕もしくは〔１〕にセツトして、該
キヤツシ・ダイレクトリ・サブシステムにおける
記憶位置群のいずれが次に置換されるかを指示す
ることになる。 ランダム・アクセス記憶チツプ０８BB１８
は、フリツプ・フロツプ１１BB１８との組合せ
で、１個の円形ロビン記憶装置をふくむが、これ
は、該キヤツシ・ダイレクトリ・サブシステムの
レベル１もしくはレベル２の偶数ダイレクトリに
おいて同様にアドレスされた記憶位置群のいずれ
が次に置換されるかを指示するものである。該ラ
ンダム・アクセス記憶チツプ０８BB１８は、偶
数実アドレス信号群EPAD12：10によつてアドレ
スされる。該ランダム・アクセス記憶チツプ０８
BB１８は、フリツプ・フロツプ１１BB１８の
出力信号RPL2EVであつて、該ランダム・アク
セス記憶チツプ０８BB１８は、置換レベル１偶
数信号RPL1EVであるが、このRPL1EVは、該
フリツプ・フロツプ１１BB１８への１個の入力
として供給される。 ORゲート０８AA１８は、置換信号RPLCCO
を発生し、この信号は、該ランダム・アクセス記
憶チツプ０１BB１８に対する書き込み可能信号
として動作する。該ORゲート０８AA１８への
入力群は、置換された奇数信号RPLCODと書き
込み置換奇数信号WRPCODである。該置換奇数
信号RPLCODは、ORゲート０７AA１８の出力
であつて、このゲートは、入力群として、マルチ
プレクサ回路チツプ０１DD１８によつて発生せ
しめられる。書き込みレベル１奇数信号
WRL1ODおよび書き込みレベル２奇数信号
WRL2ODを受信するものである。 該書き込み置換奇数信号WRPCODは、４方向
セレクタ０５AA１８の出力である。該４方向セ
レクタ０５AA１８にふくまれるANDゲート群
の第１のものへの入力群は、ドライバ回路０９
BB１８（第５９図ｂ）の出力である書き込み記
憶マネジメント・ユニツト信号WTMGMUと、
更新レベル１奇数バイト０信号UDL100とであ
る。該４方向セレクタ０５AA１８にふくまれる
第２のANDゲートは、書き込み記憶マネジメン
ト・ユニツト信号WTMGMUと、更新レベル１
奇数バイト１信号UNL101とを受信する。該４方
向セレクタ０５AA１８にふくまれる第３の
ANDゲート群は、入力群として、書き込み記憶
マネジメント・ユニツト信号WTMGMUと、更
新レベル２奇数バイト０信号UDL200とを受信す
る。該４方向セレクタ０５AA１８にふくまれる
最後のANDゲートは、入力群として、書き込み
記憶マネジメント信号WTMGMUと更新レベル
２奇数バイト１信号UDL201とを受信する。 ORゲート０４AA１８は、置換偶数信号
RPLCCEを発生し、これは該ランダム・アクセ
ス記憶チツプ０８BB１８に対する書き込み可能
信号として動作する。該ORゲート０４AA１８
の入力群は、書き込み置換偶数信号WRPCEVと
置換偶数信号RPLCEVとである。該置換偶数信
号RPLCEVは、ORゲート０３AA１８の出力で
あて、このORゲートは、入力群として、書き込
みレベル１偶数ダイレクトリ信号WRL1EDと書
き込みレベル２偶数ダイレクトリ信号WRL2ED
とを受信する。該書き込みレベル１およびレベル
２の偶数ダイレクトリ信号は、マルチプレクサ０
１DD１８の出力でもある。 該書き込み置換偶数信号WRPCEVは、４方向
セレクタ・チツプ０１AA１８の出力である。該
４方向セレクタ・チツプ０１AA１８にふくまれ
るANDゲート群の第１のものは、入力群として、
書き込み記憶マネジメント・ユニツト信号
WTMGMUと、更新レベル１偶数バイト０信号
UDL1EOとを受信する。該４方向セレクタ０１
AA１８にふくまれるANDゲート群の第２のも
のは、入力群として、書き込み記憶マネジメン
ト・ユニツト信号WTMGMUと、更新レベル１
偶数バイト１信号UDL1ELとを受信する。該４
方向セレクタ・チツプ０１AA１８にふくまれる
ANDゲート群の第３のものは、入力群として、
書き込み記憶マネジメント・ユニツト信号
WTMGMUと、更新レベル２偶数バイト０信号
UDL2E0とを受信する。該４方向セレクタ０１
AA１８にふくまれる最後のANDゲートは、入
力群として、書き込みマネジメント・ユニツト信
号WTMGMUと、更新レベル２偶数バイト１信
号UDL2E1とを受信する。 上述のように、該マルチプレクサ回路チツプ０
１DD１８は、出力信号群WRL1OD、WRL2OD、
WRL1EDおよびWRL2EDを発生する。該書き込
みレベル１奇数信号WRL1ODは、モード・レジ
スタFRCHITによつて供給される。フオース・
ヒツト信号が〔１〕もしくは
〔０〕であるときは
いつでも、フオース・レベル１奇数信号
FL1ODOもしくは更新レベル１奇数信号
RPL1ODに等しくセツトされる。同様に、書き
込みレベル２奇数ダイレクトリ信号WRL2ODは、
該フオース・ヒツト信号FRCHLTが〔１〕に等
しくセツトされるときにはフオース・レベル２奇
数信号FL2ODDの数値に等しく、または、該フ
オース・ヒツト信号FRCHITが
〔０〕に等しく
セツトされるときには置換レベル２奇数信号
RPL2ODの数値に等しく、セツトされることに
なろう。 書き込みレベル１偶数ダイレクトリ信号
WRL1EDと、書き込みレベル２偶数ダイレクト
リ信号WRL2EDとは、それぞれ、フオース・レ
ベル１偶数信号FL1EVNとフオース・レベル２
偶数信号FL2EVNとに等しくセツトされるが、
このときは、該フオース・ヒツト信号FRCHIT
は〔１〕であり、また、置換レベル１偶数信号
RPL1EVと置換レベル２偶数信号RPL2EVとに
等しくセツトされるが、このときは、該フオー
ス・ヒツト信号FRCHITは
〔０〕に等しくセツ
トされている。 置換レベル１奇数信号は、５入力ANDゲート
０１CC１８の出力である。該ANDゲート０１
CC１８は、入力群として、置換レベル１奇数信
号RPL1OD、レベル１奇数ヒツト信号L1OHIT、
レベル２奇数ヒツト信号L2OHIT、書き込み可
能奇数信号WNBLODおよびlocal bus to
megabus書き込み信号LMBWRTを受信する。
該置換レベル１奇数信号RPL1ODは、L1OHIT
およびL2OHITの数値にそつてそれぞれ指示さ
れるごとき、レベル１およびレベル２奇数ダイレ
クトリ群において１個のヒツトを検出することに
失敗したときは、いつでも〔１〕に等しくなるで
あろう。 該フオース・レベル１奇数信号FL1ODOは、
１個のANDゲート０２CC１８の出力で、これ
は、入力群として、フオース・レベル１ヒツト信
号FL1HITと、書き込み置換奇数信号WRPCOD
とを受信する。これは、該キヤツシ診断サズシス
テムが、該フオース・レベル１奇数信号
FL1ODOに応じて
〔０〕もしくは〔１〕に、書
き込みレベル奇数ダイレクトリ信号WRL1ODを、
選択的にセツトすることを可能にする。 前述のように、ある一定の動作では、該キヤツ
シ診断サブシステムは、次のような指示をする信
号群を発生する。すなわち、それは該キヤツシ・
ダイレクトリ・サブシステム、該データ記憶サブ
システム、該ローカル・バス・アダプタおよび該
メガ・バス・アダプタにおける回路部分の動作を
テストおよび評価せんがために、該キヤツシ・ダ
イレクト・サブシステムの中の１個のhitもしく
は１個のmissのいずれかを指示することである。 ５入力ANDゲート０４CC１８は、置換レベル
２奇数信号RPL2OD、レベル１およびレベル２
奇数ヒツト信号L1OHITおよびL2OHIT、書き
込み可能奇数信号WNBLODおよびlocal bus to
memory bus書き込み信号LMBWRTを受信す
る。もし、レベル１およびレベル２奇数ダイレク
トリ記憶装置群にhitが検出されないとき、また、
RPLOD信号が、次の置換のダイレクトリとして
レベル２奇数ダイレクトリを指定するときは、該
RPL2ODは〔１〕に等しくなるであろう。 ANDゲート０５CC１８は、入力群FL2HITお
よびWRPCODから、フオース・レベル２奇数信
号FL2ODDを発生せしめる。ANDゲート０２CC
１８の場合にそうであつたように、該ANDゲー
ト０５CC１８は、該キヤツシ診断サブシステム
が、１個の診断プロセデユアがレベル２奇数ダイ
レクトリに書き込むことを要求するかいなかの如
何によつて、１個の書き込みレベル２奇数ダイレ
クトリ信号WRL2ODを発生することを可能にす
る。 ANDゲート０７CC１８は、入力群RPL1EV、
レベル１およびレベル２偶数ヒツト信号群
L1EHITおよびL2EHIT、書き込み可能偶数信号
WNBLEVおよびlocal bus to megabus書き込
み信号LMBWRTを発生する。もし、１個のhit
もレベル１およびレベル２偶数ダイレクトリ群に
おいて検出されず、RPL1EVがレベル１偶数ダ
イレクトリが置換さるべき次のマツピング・アド
レスをふくむことを指示する場合は、該
RPL1EVは〔１〕に等しくなるであろう。AND
ゲート０８CC１８は、ANDゲート０２CC１８
および０５CC１８と同じ目的のために、フオー
ス・レベル１偶数信号にL1EVNを発生する。た
だし該キヤツシ診断サブシステムが、レベル１偶
数データ記憶装置におけるデータの置換を、選択
的に制御している場合を除く。 上記から明らかなことは、信号群L1EHITおよ
びL2EHITによつて指示されているときに、レベ
ル１およびレベル２偶数ダイレクトリ群の中に検
出されず、また、レベル２偶数データ記憶装置
が、次に更新されるべきアドレスのマツピングを
ふくむように指定されたときは、いつでも置換レ
ベル２偶数信号RPL2EVを発生する、というこ
とである。同様に、ANDゲート１１CC１８は、
該キヤツシ診断サブシステムが、書き込みレベル
２偶数ダイレクトリ信号WRL2EDの数値を、選
択的に制御するように、フオース・レベル２偶数
信号FL2EVNを発生せしめることを可能にする。 第６８図は、仮想アドレス番号ビツト群
VAIN15：７に対して、ドライバ回路群０１CC
１０，０３CC１０，０５CC１０および０７CC
１０を有し、かつ、信号群L1OHIT、IHRGCK、
LMBWRT、ALUPS2、L2OHIT、REDSCRお
よびMMRYP5を制御する。 第６８図は、また、入力端子上で受信された信
号群の逆転（複数）である出力信号群を単に発生
せしめるだけの10個のインバータの１実施例を図
示している。かかるインバータ回路群の目的と動
作は、従来技術によつて容易に認識することがで
きる。 本発明の技術的範囲に逸脱することなく、ここ
に開示された実施態様にもとづき、多くの改変、
変形が、当業者にとつて容易に想到しうることは
明らかである。よつて、これらすべての改変、変
形を、等価の原理にもとづき、本発明の技術的範
囲に包含する意図をもつて、特許請求の範囲を記
載する。
【図面の簡単な説明】
第１図は、本発明が包含されうる装置のシステ
ムに関する一般的なブロツク・ダイアグラムであ
る。第２図は、第１図に示されている中央処理装
置の詳細なブロツク・ダイアグラムである。第３
図は、第２図の中央処理装置の算術演算論理との
結合を詳細に図示したものである。第４図は、第
２図の中央処理装置にふくまれる制御記憶の位置
の構成を詳細に図示したものである。第５図は、
第２図の中央処理装置にふくまれる制御記憶に連
動される論理の詳細なブロツク・ダイアグラムで
ある。第６図は、制御記憶にアドレスし、かつ、
多様な分岐条件に応答するための信号を図示する
表である。第７図は、第２図の中央処理装置の制
御記憶をイネーブルの状態にするために使用され
るテスト論理を図示する詳細なブロツク・ダイア
グラムである。第８図は、第２図の中央処理装置
にふくまれる制御記憶にアドレスするために使用
されるマルチプレクサを詳細に図示している。第
９図は、第２図の中央処理装置にふくまれる制御
記憶のなかで、位置を対化する動作の一例を図示
している。第１０図ａ〜第１０図ｊは、本発明に
係る処理装置と接続するメガ・バスの諸アドレス
およびデータ・フイールドに情報を伝送するため
の、フオーマツトを図示している。第１１図は、
本発明に係る中央サブシステムにおける諸処理装
置とキヤツシ／MMU装置との間の情報伝送を制
御するための、ローカル・バス・アダプタを示す
詳細なブロツク・ダイアグラムである。第１２図
は、本発明に係る中央サブシステムとメガ・バ
ス・アダプタとの間の情報伝送を制御するための
メガ・バス・アダプタを示す詳細なブロツク・ダ
イアグラムである。第１３図は、ローカル・バ
ス・アダプタにインターフエイスするための中央
処理装置における諸レジスタを示すブロツク・ダ
イアグラムである。第１４図は、ローカル・バ
ス・アダプタにインターフエイスするためのコマ
ーシヤル・インストラクシヨン・プロセツサ
（CIP）における諸レジスタを示すブロツク・ダ
イアグラムである。第１５図は、ローカル・バ
ス・アダプタにインターフエイスするためのサイ
エンテイフツク・プロセツサ（SIP）における諸
レジスタを示すブロツク・ダイアグラムである。
第１６図は、本発明に係るメガ・バス・アダプタ
にインターフエイスするための、単一幅、単一プ
ル記憶モジユール内の諸レジスタを示すブロツ
ク・ダイアグラムである。第１７図は、本発明に
係るメガ・バス・アダプタにインターフエイスす
るための単一幅、二重プル記憶装置内の諸レジス
タを示すブロツク・ダイアグラムである。第１８
図は、本発明に係るメガ・バス・アダプタにイン
ターフエイスするための二重幅記憶装置内の諸レ
ジスタを示すブロツク・ダイアグラムである。第
１９図ａは、本発明に係るキヤツシ・メモリのデ
ータ記憶サブシステムの一実施例を示すブロツ
ク・ダイアグラムである。第１９図ｂは、本発明
に係るキヤツシ・メモリのダイレクトリ・サブシ
ステムの一実施例を示すブロツク・ダイアグラム
である。第２０図は、システム記憶アドレス番号
群を、本発明に係るキヤツシ・メモリのレベル１
とレベル２との偶数と奇数のデータ記憶における
アドレス番号群にマツピングする場合の概念図で
ある。第２１図は、本発明に係るキヤツシ・メモ
リをふくむデータ処理装置において使用されるご
とき有効および無効のセグメント・デイスクリプ
タに包含される諸情報フイールドを、概念的に図
示したものである。第２２図ａは、本発明に係る
キヤツシ・メモリとともに使用されるメモリ・マ
ネジメント装置によつて、仮想アドレスから実ア
ドレスへとデイベロツプする場合に使用されるご
ときセグメント・デイスクリプタのなかに貯蔵さ
れる諸情報フイールド間の関係を、概念的に図示
したものである。第２２図ｂは、仮想アドレス番
号と、本発明に係るキヤツシ・メモリの諸セグメ
ント・デイスクリプタ・テーブルに貯蔵されてい
る１個のセグメント・デイスクリプタにふくまれ
る情報とから、実アドレス番号が発生せしめられ
る態様を、概念的に図示したものである。第２３
図は、第２４図〜第６７図にいたる各図のａとｂ
部分が相互にいかに関連しているかを、ブロツ
ク・ダイアグラムで図示したものでものである。
第２４図〜第４７図は、本発明に係るキヤツシ・
メモリのデータ記憶サブシステムのハードウエア
としての１実施例を、詳細な論理ブロツク・ダイ
アグラムで図示したものである。第４８図〜第６
８図は、本発明に係るキヤツシ・メモリのキヤツ
シ・ダイレクトリ・サブシステムのハードウエア
としての１実施例を、詳細な論理ブロツク・ダイ
アグラムで図示したものである。

Claims (1)

  1. 【特許請求の範囲】 １ データプロセツサと主記憶装置とを有するデ
    ータ処理システムに用いられ、前記データプロセ
    ツサからの１つのリクエストに応答して２つの連
    続するデータユニツトの処理ができるキヤツシ装
    置であつて、 前記主記憶装置は多数のアドレス可能な蓄積セ
    ルの各々にデータユニツトを保持することがで
    き、 前記データプロセツサは前記蓄積セルの１つか
    らデータユニツトを読み出しあるいは前記蓄積セ
    ルの１つにデータユニツトを書き込むオペレーシ
    ヨンを実行するとき、前記蓄積セルのアドレスを
    供給するものであり、 前記キヤツシ装置は、 偶数および奇数アドレスによつてそれぞれ識
    別される第１および第２のデータ記憶装置であ
    つて、 ａ 前記第１のデータ記憶装置は、偶数アドレ
    スによつてアクセス可能な前記主記憶装置の
    蓄積セルに保持されるデータユニツトのコピ
    ーであるデータユニツトのみを保持し、 ｂ 前記第２のデータ記憶装置は、奇数アドレ
    スによつてアクセス可能な前記主記憶装置の
    蓄積セルに保持されるデータユニツトのコピ
    ーであるデータユニツトのみを保持し、 ｃ 複数のデータユニツトを保持する前記第１
    および第２のデータ記憶装置の蓄積セルのア
    ドレスは前記主記憶装置の下位配列部分（12
    〜21ビツト）のアドレスにより指定できる、 構成を有する第１および第２のデータ記憶装
    置と、 前記データプロセツサからの主記憶装置アド
    レスにより指定されたデータユニツトが前記第
    １および第２のデータ記憶装置に保持されてい
    るか否かによりデータユニツトの転送を制御す
    るデイレクトリサブシステムにおいて、前記ア
    ドレス可能な第１および第２のデータ記憶装置
    の各蓄積セルに記憶されているデータユニツト
    のアドレスの記録を保持する、アドレス可能な
    第１および第２のデイレクトリであつて、 ａ 前記第１のデイレクトリの各蓄積セルに
    は、前記第１のデータ記憶装置の対応蓄積セ
    ル中に保持されたデータユニツトの前記主記
    憶装置の偶数アドレスの上位配列部分（０〜
    11ビツト）を保持し、 ｂ 前記第２のデイレクトリの各蓄積セルに
    は、前記第２のデータ記憶装置の対応蓄積セ
    ル中に保持されたデータユニツトの前記主記
    憶装置の奇数アドレスの上位配列部分を保持
    し、 ｃ アドレスの上位配列部分の各々は前記第１
    および第２のデイレクトリの各蓄積セル中に
    保持されており、該デイレクトリ蓄積セルの
    アドレスは対応するデータユニツトを保持す
    るデータ記憶装置の蓄積セルのアドレスと同
    じである、 構成を有する第１および第２のデイレクトリ
    と、 主記憶装置アドレスを受け取り、その受け取
    りに応答してアドレスの対応する下位配列部分
    および該アドレスに１を加えたアドレスの下位
    配列部分を発生するアドレス発生回路と、 前記アドレス発生回路によつて発生された２
    つの下位配列部分を受けとり、蓄積セルのアド
    レス指定において前記第１のデイレクトリと同
    じである前記下位配列部分の１つを前記第１の
    データ記憶装置に供給し、また、蓄積セルのア
    ドレス指定において前記第２のデイレクトリと
    同じである前記下位配列部分の他の１つを前記
    第２のデータ記憶装置に供給する手段と、 前記データユニツトのデータ幅の２倍のデー
    タ幅を有し、前記第１および第２のデータ記憶
    装置と前記データプロセツサとの間で前記２つ
    の連続するデータユニツトを同時に転送する手
    段と、 を備えたことを特徴とするキヤツシ装置。 ２ 前記デイレクトリサブシステムには、 ａ 比較されるべき信号の組を受け取る第１およ
    び第２の入力端子を有する第１および第２の比
    較器と、 ｂ 前記データプロセツサが前記主記憶装置読み
    出し操作を実行しているとき、主記憶装置アド
    レスを前記アドレス発生回路へ供給する手段
    と、 ｃ 前記第１および第２のデイレクトリのそれぞ
    れから取り出された出力信号を前記第１および
    第２の比較器の前記第１の入力端子に供給し、
    また、前記主記憶装置アドレスの上位配列部分
    を受け取り、該上位配列部分を前記第１および
    第２の比較器の前記第２の入力端子に供給する
    手段と、 ｄ 前記第１および第２の比較器の出力を入力
    し、該比較器のそれぞれの出力信号に応答して
    対応する前記第１および第２のデータ記憶装置
    より取り出されたデータユニツトの前記データ
    プロセツサへの転送を指示するキヤツシストア
    制御回路と、 を備えたことを特徴とする特許請求の範囲第１項
    記載のキヤツシ装置。
JP56216010A 1980-12-31 1981-12-29 Cash-memory Granted JPS57172584A (en)

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