JPS604493B2 - マイクロプログラム化データ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明はユーザ・データ及びマクロ命令を記憶する主記
憶と、マイクロ命令を記憶する制御記憶と、主記憶及び
制御記憶へ接続されたプロセッサとを備えたマイクロプ
ログラム化されたデータ処理システムに係る。

最近のデータ処理システムは主記憶に大量のデータを記
憶しているので、該データを容易にアクセスできるよう
にすることが必要である。

しかし、高速大容量の記憶装置は非常に高価につくから
、複数の記憶レベルから成る記憶階層を使用することが
多くなった。たとえば、主記憶とプロセッサの間に高速
小容量のバッファ記憶を設けて総合的な平均速度をバッ
ファ記憶のそれに近付ける技法が広く採用されている。
バック・アップ記憶とも呼ばれることがある主記憶のサ
イクル時間はたとえば１乃至５マイク。秒の程度であり
、バッファ記憶のサイクル時間はたとえば３００ナノ秒
の程度である。かくて、これらを組合わせた記憶階層に
ついては、バッファ記憶のサイクル時間よりも若干長く
且つ主記憶のサイクル時間よりも著しく短いアクセス時
間を得ることができる。しかし、バッファ記憶を使用す
るためには、バツフア・サイズ、アソシアテイビテイ（
ａｓｓｏｃｉａｔＭｔｙ）、置換ァルゴリズム等のパラ
メータを適正に選ぶ必要がある。

但し、アソシアティビティとは、主記憶の諸ロケーショ
ンをバッファ記憶の諸ロケーションヘマップする手法を
意味する。たとえば、或る手法によれば、主記憶のデー
タ領域をバッファ記憶の任意の領域へ記憶することがで
きるので、フル・アソシアテイビティが保証されること
になる。もっとも、バッファ記憶中のデータ領域を探索
するためには、バッファ・アドレス・アレイを設けて各
データ領域（区画）に対するバッファ記憶ロケーション
をそれぞれ指示しなければならない。この場合のバッフ
ァ・アドレス・アレイは複雑な制御装置を必要とし、従
って非常に高価になる。特定のデータ領域をバッファ記
憶の所与の境界中にのみ記憶するようにすれば、システ
ムを一層簡単化することができる。このようにアソシア
テイビティを制限すると、バツフア・アドレス・アレイ
のアドレツシングが著しく簡単になり、従って特定のデ
ータ領域がバッファ記憶中で利用可能であるか否かを決
定するためのジョブをより速かに行なうことができる。
バッファ記憶はその性格上主記憶データの極〈一部を記
憶するにすぎないから、新しいデータ領域をバッファ記
憶に記憶する前に古いデータ領域を除くことが度々必要
になる。古いデータ領域の選択は置換アレイによって行
われ、該アレイはその所与のァソシァティピティの関数
として置換に適した領域を指示する。この領域は種々の
アルゴリズム、たとえばＦｍ○（ＦｉｒｓｔｌｎＦｉ鴇
ｔ○ｍｔ）又はＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙＵ
ｓｅｄ）アルゴリズムに従って置換される。ＦＩＦＯァ
ルゴリズムは考察さるべき種々のデ−タ領域の中からバ
ッファ記憶へ一番最初に書込まれた特定のデータ領域を
選択するのに対し、ＬＲＵアルゴリズムは最も長い間使
用されなかった特定のデータ領域を選択する。高速小容
量のバッファ記憶よりはそれに付随する制御手段（たと
えばバッファ・アドレス・アレイ、置換アレイ及びその
更新論理）のほうが高価につくのは明らかである。ハー
ドウエア・コストはごておき、バッファ記憶のァドレッ
シングは制御手段のアドレッシングを必要とし、従って
非常に長い時間を要することがある。しかし、ユーザ・
データやマクロ命令ばかりでなく、増加の傾向にあるマ
イクロ命令も一層大容量の制御記憶を必要とする。

最近のデータ処理コストはソウトウェアによって影響さ
れることが益々多くなったので、純粋なソフトウェア要
素をマイクロプログラム機能によって置換する額向が強
まってきた。仮想的にアドレスされる記憶階層に関連し
て、該当する諸要素は、記憶管理、取扱われるべきジョ
ブと結合された多重処理状況、資源割当、等と関係づけ
られる。このようなソフトウェアからハードウェアへの
切換えの理由は次のように要約することができる。−解
決すべき問題とハードウェアとの関係が一層密になるの
で、有効性が増大する。

ーシステムの能率を増進させる諸要素がハードウェアで
実現されるため、計算機シリーズ内の融通性が増大する
。

−多くの操作が自動化されるので、計算機の利用が一層
容易になる。

ーオベレーティング・システムが一層簡単になり、従っ
てその信頼性が増す。

しかし、このような切換えはマイクロプログラムのサイ
ズを１メガ・バイト程度まで増大させることがある。

サイズがこのように大きくなると、もはやマイクロプロ
グラムを高速記憶に置くことが困難になる。先行技術で
は、速度の問題を解決するためにマイクロ命令を読取専
用記憶に記憶させるという手段が採用されたけれども、
大規模なマイクロプログラムはこれとは別のアプローチ
を必要とする。又、米国特許第３４７８３２２号に開示
されているように、マイクロプログラムを書込み可能な
制御記憶に記憶させるというアプローチが取られたこと
もある。しかし、メガ・バイト級のマイクロプログラム
は、たとえば西独国の特許公開公報第２３３９６３６号
に開示される如き記憶階層を必要とするであろう。もっ
とも、かかる記憶階層の高速バッファ記憶にマイクロ命
令を記憶させたとしても、ユーザ・データのためのバッ
ファ記憶に関連して既に指摘したような欠陥が伴なうこ
とは避けられない。すなわち、最適のバッファ・サイズ
、ァソシアティビティ、等のパラメータを決定すること
は困難であり、しかも必要な制御手段（バッファ・アド
レス・アレイ、置換アレイ、制御論理）は比較的高価で
ある。さらに、バッファ記憶の最適パラメー外まユーザ
の適用業務によって相当に支配されるから、システム設
計時にこれらの最適パラメータを決定することは不可能
である。さらに付加えるならば、多重処理システムの環
境に記憶階層を導入すると、各バッファ記憶に関連する
制御手段のコストが著しく増大するということがある。

というのは、各プロセッサに関連する制御手段は、錯綜
する多重処理オペレーションにも椀わらず、正しいデー
タが各バッファ記憶に置かれていることを保証しなけれ
ばならないからである。先行技術では、ユーザ・データ
及びマクロ命令並びにマイクロ命令はそれぞれ別個の通
路に沿ってプロセッサへ転送されていた。

コストが高くなるのにこのようなアプローチを採用した
のは、２つのタイプのデータが性質の全く異なる２つの
タイプの情報に関係するからである。前記２つのタイプ
の情報を転送するために、データ転送量及び転送速度が
それぞれ異なる２つのバスが設けられた。ユーザ・デー
タとマイクロ命令の違いは明らかであるから、以下では
マクロ命令とマイクロ命令の違いを詳述する。

近のデータ処理システムはマクロ命令とデータを同じ様
式で処理するように設計されているので、マクロ命令と
データは一緒に記憶されるのが普通である。この点を一
層詳細に説明すれば、プ。グラム及びプログラム分岐の
実行を融通性あるものにするためには、マクロ命令とデ
ータを同じ様式で処理及び修正しなければならない、と
いうことである。しかし、マイクロ命令の場合には、状
況はまったく異なる。マイクロ命令は所謂解釈コードと
し・て働らくから、（マクロ命令及びデータを主記憶に
同じ様式で記憶し修正するという）前述の原理を適用し
たとしても、利用されるプログラミング技法を容易化す
ることにはならないであろう。従って、大部分のデータ
処理システムはマクロ命令及びデータのための記憶とマ
イクロ命令のための記憶を別々に備えている。仮りにコ
ストを減少させるために共通の記憶が設けられたとして
も、このような記憶は２つのタイプの情報のために論理
的に分離された２つのアドレス・スペースを含むもので
ある（たとえばＩＢＭＴＤＢ、Ｍａｙｌ９７３ｐｐ．３
７９髭参照）。前記解決策は多数のマイクロプログラム
を速かにアクセスできるようにするためのものであるが
、これは全体的なコストが高くなるために適切な解決策
であるとはいえない。このコストは、主として、２つの
タイプの情報をプロセッサへ別々に転送するために設け
られた２つの転送路に帰せられるものである。もっとも
、これらの転送路は同時に使用することができ、従って
時間的には有利であると考えられるけれども、そのコス
トは１つの転送路に比較して２倍近くになり、しかもマ
ルチ・プロセッサの場合は２倍以上になるので、小型及
び中型のデータ処理システムにとってはこのような解決
策を受入れることはできない。従って、本発明の目的は
、プロセッサが多数のマイクロプログラムを遠かにアク
セスできるようにするとともに、それに必要な装置のコ
ストを減少させることにある。プロセッサと制御記憶は
バッファ記憶を介して接続されているので、プロセッサ
はマイクロ命令を速やかにアクセスすることができる。

併しながり、バッファ記憶はユーザ・データ及びマクロ
命令だけでなく、マイクロ命令のためにも使用され、そ
して諸制御ユニットもそうなのであるから、全体的なコ
ストは著しく減少する。このことはまたバッファ記憶が
効率的に使用されることを保証する。本発明の実施態様
は、バッファ記憶中のアドレス・スペースを規定する境
界を専用の２レジスタにそれぞれ記憶することによって
特徴づけられる。

このことはまた取扱われるべき情報のタイプに関連して
バッファ記憶中のスペースを完全に若し〈は部分的に重
複して、又は厳密に分離して使用することができるとい
う他の利点を導く。両タイプの情報は同じ制御ユニット
を使用するから、２つのタイプの情報のために与えられ
たバッファ記憶領域が重複するとき、利用可能なスペー
スはそれ自体を自動的に適応させる。というのは、バッ
ファ記憶の重複領域にある記憶スペースは該スペースを
要求する最初のタイプの情報によって利用することがで
きるようになるからである。一方、部分的な重複はいず
れのタイプの情報もバッファ記憶を独占しないことを保
証する。このことは、バッファ記憶の少くとも一部の領
域がそれぞれのタイプの情報のために確保されることを
意味する。２つの境界アドレス・レジスタはマイクロプ
ログラム又はユーザ・プログラムによってロードするこ
とができるので、記憶スペースを融通的に割当てること
が可能になり、従って特殊なユーザ・プログラムに適応
させることができる。

本発明の他の実施態様は、主記憶とバッファ記憶との間
の部分的な連想マッピングを与える。このため、バッフ
ァ記憶をたとえば所定数の列（コラム）から構成し、そ
して特定タイプの情報を記憶可能な列の最大数を境界ア
ドレス・レジスタで指定することができる。この結果Ｙ
置換アレイ、バッファ・アドレス・アレイ及び制御論理
の編成が著しく簡単になる。バッファ記憶は所定数のデ
ータ領域を１列に記憶するように編成することができる
。

このアソシアティビティによれば、領域アドレスはこれ
らの領域における各ラインのアドレスをも表わすかり、
バッファ１アドレス・アレイ、置換アレイ及び制御論理
のレイアウトを簡易化することができる。以下図面を参
照して本発明の実施態様を説明する。

第１図は記憶階層を備えたデータ処理システムの一般的
構成を示しているが、この図面には１／○ユニットの如
き本発明の要旨に関係のない諸要素は図示されていない
。

バック・アップ記憶２はマクロ命令及びこれらの命令を
処理するに必要なデータを含むユーザ・プログラムを記
憶するためのものである。他のバック・アップ記憶４は
マイクロプログラムのために設けられる。バッファ・ア
ップ記憶２に置かれる情報のタイプは便宜上“Ｌ”と呼
ばれ、そしてバック・アップ記憶４のそれは“Ｃ”と呼
ばれる。バック・アップ記憶２及び４はデータ処理の分
野において通常主記憶と呼ばれるものに相当し、一般に
は磁気コア又はモノリシック記憶として実現される。Ｌ
及びＣタイプの情報は、それらに共通のバッファ記憶６
を介してプロセッサ８へ供給される。これら２つのタイ
プの情報は、０１ バッファ記憶６の容量を完全に重複
する様式で使用するか、又は第１図に示すように、【２
’バッファ記憶６に与えられた可変的境界の範囲内でそ
れぞれの記憶スペースを制限的に使用することができる
。要求された情報は、そのタイプに応じてプロセッサ８
のオペランド・レジスタ２６又はマイクロ命令レジスタ
２８のいずれか一方へロードされる。情報のタイプはプ
ロセッサ８によって供給されるアドレス中の特定ビット
（Ｌ／Ｃビット）によって識別される。プロセッサ８か
らしジスタ２４にアドレスが与えられると、このアドレ
スによって指定されたデータがバッファ記憶６に存在す
るか否かを決定するためにバッファ・アドレス・アレイ
１０が質問される。

この情報は比較器２川こよって供給され、該比較器はバ
ッファ記憶６をアドレスするに必要なアドレスをバッフ
ァ記憶アドレス・レジスタ２２へロードする。もしバッ
ファ記憶６の１バイトのみが要求されているのであれば
、そのバッファ記憶アドレスの対応する下位部分を用い
てデータ・レジス夕２９の適当なバイト部分が選択され
、そしてそこへバッファ記憶６からのデータが読込まれ
る。もし要求されたデータがバッファ記憶６中で利用す
ることができなければ、これらのデータを対応するバッ
ク・アップ記憶２又４からフェッチし、そしてもし必要
であればバッファ記憶６の適用な記憶ロケーションをク
リアしなければならない。

バッファ記憶制御論理１４に関連する置換アレイ１２は
クリアさるべき記憶ロケーションを指示するために使用
される。Ｌ及びＣタイプの情報はだいたいにおいてバッ
ファ記憶６に記憶されているので、或るデータ領域が置
換されるときは幾つかの境界を観察することが必要にな
る場合がある。

もしＬタイプのデータがバッファ記憶６の或る特定領域
にのみ記憶されされ、そしてＣタイプのデータが他の特
定領域にのみ記憶されていれば、特定タイプの新しいデ
ータがバッファ記憶６へ転送される都度それと同じタイ
プのデータのみを置換するような置換オペレーションが
遂行されねばならない。Ｌレジスター６及びＣレジスタ
ー８はこの目的のために観察さるべき境界を指示するよ
うに働ら〈。置換アレイ１２によって置換情報が求めら
れるとき、これらのレジスタ１６及び１８に記憶された
境界はバッファ記憶制御論理１４によって考慮される。
次に第２図を参照して第１図に図示された諸ユニットの
オペレーションを詳述する。もしバック・アップ言己億
２及び４からバッファ記憶６へデータをマップするため
に幾何学的な境界がまったく与えられていなければ、Ｌ
レジスター６及びＣレジスター８は諸境界を一般的な形
式で記憶することができ、従ってバッファ記憶６を情報
タイプＬ及びＣの間で極めて融通的に分割することがで
きる。

西独国の特許公開公報第１９５６６０虹及び１８１５２
３４号は、主記憶及びバッファ記憶のマッピング条件、
バッファ・アドレス・アレイ及び置換アレイの編成、利
用可能なァルゴリズムを一層詳細に開示する。

又これらの公開公報は主記憶とバッファ記憶の間でデー
タを転送するために必要な機構をも開示する。第２図に
は、バッファ記憶６を２つのデータ・タイプＬ及びＣの
ために共用するための装置が示されており、ここには第
１図の諸要素のうち、バッファ・アドレス・アレイ１０
、置換アレイ１２及び比較器２０が再び図示されている
。

第１図のバッファ記憶制御論理１４は第２図の右側部分
に一層詳細に図示されているが、この論理については後
述する。第２図中、括弧内の数字はそれぞれの線又はし
ジスタ部分のビット数を表わす。プロセッサ８からしジ
スタ２４へロードされる２４ビットのアドレスは下記の
フィールドから成るものである。−フイールド２４ａ：
このフイールドはＬ／Ｃビットと呼ばれる１ビットを保
持する。

このビットはプロセッサ８によって要求されたデータが
Ｌ又はＣタイプのどちらであるかを指示するものである
。ーフイールド２４ｂ：このフイールドは１２ビットの
ブロック・アドレスを保持するので、プロセッサ８は４
ｋブロックをアドレスすることができる。

−フイールド２４ｃ：このフイールドは６ビットの領域
アドレスを保持する。

従って、各ブロックにおいて６４領域をアドレスするこ
とができる。ーフィールド２４ｄ及び２４ｅ：これらの
フィールドはライン・アドレス及びバイト・アドレスを
それぞれ保持する。

これらのアドレスの意味については第３図に関連して以
下で詳述する。第２図に図示されたバッファ・アドレス
・アレイ１０及び置換アレイ１２の各々は４列から成る
。アレイ１０の各列は番号０乃至３と指示されるのに対
し、アレイ１２の各列は番号１２ａ乃至１２ｄと指示さ
れる。アレイ１０の各列にはＬ／Ｃビット及びブロック
・アドレスがそれぞれのラインに記憶される。置換アレ
イ１２の各ラインにはバッファ・アドレス・アレイ１０
の列番号０乃至３がその置換順序に従って左から右の方
向へ順次に記憶される。このため、次に置換さるべき（
最高優先順位の）列番号は列１２ａに保持されることに
なる。次に、第３図を参照して、バッファ記憶６の編成
及びそのアドレッシングを説明する。

第３図の編成に従って、バック・アップ記憶２又は４か
らのデータ領域をバッファ記憶６に記憶するために４ウ
ェィのアソシアティビテイが与えられる。

従って、バッファ記憶６、バッファ・アドレス・アレイ
１０及び置換アレイ１２は４列から成るように編成され
る。バッファ記憶６ではデータ領域Ｂの各々を６４領域
行の或る列に記憶することができる。第３図に図示され
たバッファ記七６の最上部にある第１領域行から明らか
なように、各データ領域は４ラインを有する。バッファ
記憶６の１列には６釘；があるから、バッファ・アドレ
ス・アレイ１０及び置換アレイ１２の各々もそれに応じ
て６４ラインを有する。或るデータ領。がバッファ記憶
６の特定の列に記憶される場合、そのブロック番号はバ
ッファ・アドレス・アレイ１０の対応する列及びライン
に記憶される。たとえば、領域１５がバッファ記憶６の
列２に記憶されるものとすれば、この領域のブロック番
号並びにＬ／Ｃビットはアドレス・アレイ１０の列２に
おいて第１５番目のラインに現われる。このことは次の
ような利点を導く。

すなわち「フィールド２４ｃの領域アドレスを利用すれ
ば、バッファ・アドレス・アレイ１０のラインとバッフ
ァ記憶６の特定の領域行とを同時にアドレスできるとい
うことである。このため、アドレス解読器１１及び１５
が設けられる。要求ごれた領域中にある４ラインンのう
ちの１つはフィールド２４ｄのライン・アドレスとアド
レス解読器１９によってアドレスされる。これらの４ラ
インの各々はたとえば８データ・バイトから成り、デー
タ・レジスタ２９へ並列に読出される。フィールド２４
ｅに記憶された３ビットのバイト・アドレスを利用すれ
ば、これらの８バイトのうち任意のバイトを選択するこ
とができるので、プロセッサ８に至る転送路の中に容易
に適応させることができる。特定のデータ領域がバッフ
ァ記憶６で利用可能か否かを決定するためには、この領
域のブロック・アドレスをバッファ・アドレス・アレイ
１０に記憶されたブロック・アドレスと比較することが
必要である。特定の領域（たとえば領域１５）のブロッ
ク・アドレスは単一のライン（たとえばアレイ１０の第
１５ライン）にのみ記憶されるので前記の比較オペレー
ションは容易である。というのは、アレイ１０の前記ラ
インから読出されたブロック・アドレスを比較器２０へ
加え、そこでプロセッサ８からのブロック・アドレスと
並列に比較すればよいからである。もし両アドレスが一
致すれば、比較器２０はその出力８川こビット信号を発
生する。それと同時に、符号器３川ま対応する列を決定
し、その列の２ビット・アドレスをバッファ記憶アドレ
ス・レジスタ２２の対応するフィ−ルドヘロードする。
その後、アドレス解読器１７及び蔓５を介して要求され
た列及びデータ領域行をアドレスすることができる。こ
の領域中の要求されたラインはアドレス解読器１９によ
って選択される。もし両ブロック・アドレスが一致せず
、従って比較器２０がその出力８川こミス信号を発生す
るならば、これは要求された領域がバッファ記憶６で利
用不能であること、従ってバック・アップ記憶からバッ
ファ記憶６へフェッチされねばならないことを意味する
。

このため、置換オペレーションの一部としてバッファ記
憶６の適当な領域をバック・アップ記憶へ逆転送するこ
とが必要である。もし〜当該領域がマイクロ命令を保持
していれば、この転送ステップは取られない。なぜなり
、マイクロ命令は一般にプロセッサによって変更又は修
正されることはないからである。この転送に関連して、
バッファ・アドレス・アレイ１０の各ブロック・アドレ
スごとに有効及び変更ビットを記憶しｔ対応する情報が
依然として有効であるが又は変更されたかを指示せしめ
ることは公知である。これらの制御ビットに依存して、
Ｌタイプのデータに対する前記の転送ステップを省略す
ることができる場合もある。比較器２０がその出力８０
‘こミス信号を発生してバッファ記憶６中の或るデ−タ
領域が置換されねばならないことを指示する場合、制御
論理１４は置換アレイ１２に記憶された情報を利用して
バッファ記憶６のどの列で対応する領域が置換されねば
ならないかということを決定する。

アレイ１０及び１２並びにバッファ記憶６における対応
するラインは領域アドレス解読器１１並びにアドレス解
読器１３及び１５によってアクセスされる。置換ァルゴ
リズムには種々のものがあるが、以下では第６図及び７
図に関連してＦＩＦＯアルゴリズム及びＬＲＵアルゴリ
ズムを説明するに留める。ＦＩＦＯアルゴリズムによれ
ば、考察さるべき４つのデータ領域のうちで、アドレス
・アレイへ最初に読込まれたブロック番号を有するよう
な特定の領域が置換されねばならない。このため、論理
１４（第３図）の一部である更新及び置換論理３８（第
２図）は、ミス信号８０が発生されるたびに置換アレイ
１２の列１２に記憶された列番号ｏ乃至３を列１２ｄへ
転送し、そしてこのラインにある残りの列番号を線７０
上の信号を介して左方向へシフトする。従って、所与の
列が置換される場合、対応する列番号はチェーンの最後
に置かれ、そして３シフトの後に再び考慮されることに
なる。第６図のブロック６０１はミス信号８０が発生さ
れる前の置換アレイ１２の対応するラインの内容を示し
、ブロック６０２はシフト後のこのラインの内容を示す
。第６図の状況では、アドレス・アレイ１０の列１にブ
ロック番号を記憶されている領域が置換され、そしてそ
の次にはアドレス・アレイ１０の列２にブロック番号を
記憶されている領域が置換の対象となる。他方、ＬＲＵ
アルゴリズムを使用する場合には、置換アレイ１２の内
容はバッファ記憶６のァドレッシングが行われるたびに
更新されねばならない。

このため、参照された列の番号がチェーンの最後に置か
れ、そしてもし必要ならば、残りの列番号が左へシフト
される。かくして、置換アレイ１２の所与のラインにお
いて右端の列番号は最近に使用された列を指示し、チェ
ーンの左端にある列番号は最も長い間使用されなかった
列（従ってその領域の情報タイプが重要でなければ置換
さるべき列）を指示する。第７図は領域アドレスに対応
する置換アレイ１０のラインの内容を示しており、一層
具体的にはブロック７０１はバッファ記憶６の列０がア
クセスされる前の前記ラインの内容を示し、ブロック７
０２はバッファ記憶６の列０がアクセスされた後の前記
のラインの内容を示す。

もし比較器２０がミス信号を発生するならば、置換アレ
イ１２中の対応するラインは付加的に１位置だけ左へシ
フトされるので、列１２ａ中の列番号は列１２ｄに記憶
されることになる。第３図の実施態様は、たとえば８ｋ
バイトのバッファ記憶６に関係しているが、このバッフ
ァ記憶６は６４（行）ｘ４（列）の領域を含み、そして
各領域はそれぞれ４ラインを含むので、１領域の各ライ
ンはそれぞれ８バイトを記憶することができる。

この実施態様の記憶サイズ及び４ウェィのアソシアティ
ビティは、このようなバッファ記憶６を動作させるため
に比較的高価な制御要素が必要であることを示すために
選ばれたにすぎない。もしバック・アップ記憶からのデ
ータがバッファ記憶６で自由にマップされ、従って任意
の領域がバッファ記憶６の任意のライン及び列に記憶さ
れるならば、かかるフル・アソシアテイビテイを保証す
るために複数且つ精巧なバッファ・アドレス・アレイ１
０及び置換アレイ１２が与えられねばならない。以下で
は第２図を参照してバック・アップ記憶２及び４からの
データについてバッファ記憶６を共用する様式を説明す
る。

バッファ記憶６の初期ロードは、たとえば特定の領域番
号についてその列を左から右へ充填するようにして行わ
れる。その後、第１図のプロセッサ８はアドレス・レジ
スタ２４ヘアドレスをロードすると同時に、バッファ記
憶６で読出し又は書込みオペレーションのどちらかが要
求されているかということを指示する。前記した変更ビ
ットは書込み中にセットされるのに対し、有効ビットは
多重プロセッサ・オペレーションの間に他のプロセッサ
によってセットすることができる。プロセッサ８から要
求されるデータはＬ又はＣタイプのデータのどちらでも
よいから、レジスタ２４のフィ−ルド２４ｂに記憶され
たブロック・アドレスがアレイ１０のアドレスされたラ
インに記憶されているか否かを決定するだけでは不充分
である。

それに加えて、フィールド２４ａのＬ／Ｃビットとアレ
イ１０のアドレスされたラインに記憶されたＬ／Ｃビッ
トとが一致するか否かを決定することが必要である。か
くて、バッファ記憶アドレスのフィールド２４ａ及び２
４ｂ中にある対応する１３ビットがアレイ１０の列０乃
至３の１３ビットとそれぞれ並列に比較される。比較器
２０はその出力８０にビット／ミス信号を発生する。ビ
ット信号が発生される場合、符号器３０は対応する列ア
ドレスを発生しそれをＯＲゲート３２を介してバッファ
・アドレス・レジスタ２２へロードする。この場合、バ
ッファ記憶６がアドレスされ、そして置換アレイ１２が
更新及び置換論理３８によって更新される。

但し、後者のオペレーションは選択された置換ァルゴリ
ズム（ＦＩＦＯ又はＬＲＵ）に依存する。もし比較器２
０が線８川こミス信号を発生するなら、バッファ記憶６
の或るデータ領域が置換されねばならない。

バッファ記憶６はＬ及びＣタイプのデータについて共用
されるので、この置換は、Ｌ又はＣタイプのどちらの領
域が要求されるかということ及びこれら２つのタイプの
情報のために記憶スペースを分割することに関し何らか
の制約が存在するか杏かということに依存する。Ｌ及び
Ｃタイプの情報によってバッファ記憶６を共用すること
については、幾つかかの状況が区別されねばならない。
一般的状況では、バッファ記憶６の全体の両タイプの情
報によって共用することができる。たとえば、マイクロ
命令の領域が要求されているものとすれば、採用された
置換アルゴリズムに応じて或る領域がクリアされ、そし
て要求された領域がバッファ記憶６へロードされる。し
かし、この方式によれば使用頻度の高い情報タイプが他
方の情報タイプをバッファ記憶６から追いやる傾向があ
り、従って記憶スペースを独占する嫌いがある。かくて
、情報タイプの各々についてバッファ記憶６に指定され
た領域を確保することが望ましい。これを実現するため
には、バッファ記憶６の一部分を一方の情報タイプにだ
け割当て、残りの部分を他方の情報タイプにだけ割当て
るようにすることが考えられる。しかし、かかる固定的
な分割の場合には、これら２つの部分の間の境界を最適
に設定することができない。この理由で、２つの境界を
与えてバッファ記憶６を３つのゾーンに分割することが
望ましい。すなわち、第１ゾーンはＬタイプの情報のた
めに排他的に確保され、第２ゾーンはＣタイプの情報の
ために排他的に確保され、そして残りのゾーンでは２つ
のタイプの情報が重複的に記憶される。この重複ゾーン
において記憶スペースはそれ自体を自動的に適応させる
が、これはバッファ記憶６の諸制御要素、特にバッファ
・アドレス・アレイ１０及び置換アレイ１２の共用に由
釆するものである。この記憶スペースはそれぞれのアク
セス比率及びヒット確率（ヒット信号）に従って割当て
られる。バック・アップ記憶２及び４がそれぞれ異なる
速度で動作するか、又はこれらのバック・アップ記憶と
バッファ記憶との間にある複数のバスがそれぞれ異なっ
た速度で動作する場合、前記の自己適応オペレーション
は一方の情報タイプが重複ゾーンを独占することに帰着
しがちである。これらの情報タイプの間の不均衡は、重
複領域に加えて、これらの情報タイプのために別個のゾ
ーンを確保することによって回避される。レジスタ１６
及び１８は前記複数のゾーンの諸境界を定めるように機
能する。

フル・アソシアティビティのバッファ記憶６の場合には
、境界として機能する特別のバッファ記憶アドレスが前
記のレジスター６及び１８へロードされる。第２図に図
示された４ウェイのアソシアテイビテイの場合には、Ｌ
タイプの情報に対し行ごとに許容可能な列の最大数をＬ
レジスタ１６へロードし且つＣタイプの情報に対し行ご
とに許容可能な列の最大数をＣレジスタ１８へロードす
ることによってこの配列のオペレーションを著しく簡単
化することができる。図示のように４列から成るレイア
ウトでは、レジスター６及び１８はそれぞれ２ビットの
容量を有する。もしバッファ記憶６のスペースが両タイ
プの情報によって重複的に共用されるのであれば、レジ
スター６及び１８には２進ビット“１１”がそれぞれ記
憶される。しかし、もしバッファ記憶６がこれらの情報
タイプの各々によって平等に共有されるのであれば、す
なわちＬタイプの相異なる２データ・ブロックからの特
定数を有する領域をバッファ記憶６の２列に記憶するこ
とができ、そしてＣタイプの２情報ブロックからの同じ
数を有する２領域を残りの２列に記憶することができれ
ば、レジスター６及び１８は２進数“０１”及び“０１
”をそれぞれ保持する。レジスタ１６及び１８に記憶さ
れる境界値を適当に選択すれば、バッファ記憶６のスペ
ースを完全若しくは部分的に重複した様式で使用するか
又は該スペースを厳密に分離した様式で使用することが
可能である。所与のデータ領域が置換されるとき、バッ
ファ記憶６におけるゾーン境界の観察は種々の影響を有
しうる。

たとえば、或る領域が置換されねばならないときにそれ
ぞれの情報タイプに割当てられた列が完全に用し、尽さ
れているならば、それと同じタイプのデータ領域が置換
されねばならない。一方、もし割当てられた列が完全に
用し、尽されていなければ、ランダムなデータ領域、す
なわち他のタイプのデータ領域をも置換することができ
る。このことがあてはまるのはたとえば次のような場合
である。すなわち、もし所与のタイプの情報によって唯
一つの列が占有されており、そしてこのタイプの新しい
ブロックをバッファに書込むことが要求されるとすれば
、残り３列の任意のものをクリアすることができるとい
うことである。というのは、他のタイプのデータ領域が
バッファから造出されたとしても、この他のタイプの情
報のためにまだ２列が割当てられているからである。第
２図の右側部分に図示された論理は、データ領域が置換
が置換されるときにこの選択的オベレーションンを可能
にする。

フィールド２４ａのＬ／Ｃビットは線２５を介してカウ
ンタ５２の入力Ｃへ転送され、そしてィンバータ４４を
介して該カゥンタの入力しへ反転形式で加えられる。力
ウン夕５２はバツフア・アドレス・アレイ１０の４列に
記憶されたＬ／Ｃビットをその０及び１に従ってカウン
トする。この実施態様では、Ｌタイプのために“０”が
選択され、Ｃタイプのために“１”が選択される。領域
アドレスによってアドレスされたアレイ１０のラインか
ら謙出された４ビット（Ｌ／Ｃ−０乃至Ｌ／Ｃ−３）は
線６８を介してカウンタ５２へ供給される。カウンタ５
２は信号“１”がそのＣ又はＬ入力のどちらかへ加えら
れるかに応じてＣビット（２進１）又はＬビット（２進
０）をカウントする。次いで、このカウントは符号器５
４によって２進的に符号化された後、比較器５６でＯＲ
ゲート５０の出力信号と比較される。ＯＲゲート５０は
、バッファ記憶アドレスのフィールド２４ａに値“０”
又は“１”のどちらかが記憶されているか、従ってＡＮ
Ｄゲート４６又は４８のどちらかが開放するかに依存し
て、Ｌレジスター６又はＣレジスタ１８の一方から２ビ
ット入力信号を受取る。レジスター６又は１８に記憶さ
れた境界値がカゥンタ５２によって供給される数値に等
しいか又はそれより大きいとき、比較器５６の出力信号
９８は値“１”を有する。カウンタ５２はＬ／Ｃビット
のそれぞれの真の数値をカウントし、そしてレジスター
６及び１８に記憶された境界値は割当てられた真の列数
より１だけ小さく、さらにこれらの諸列は０乃至３とし
て参照されるから、比較器５６の“１”出力は割当てら
れた列がそれぞれの情報タイプによって、完全に用し、
尽されていないことを指示する。この場合、他の情報タ
イプのデータ領域を置換することも可能である。こうす
るためには、列１２ａに記憶された列番号を置換のため
に与えることが望ましい。というのは、この列番号は第
６図に関連して既に説明したように最も古い又は最も長
い間使用されなかったエントリーを指示するからである
。比較器２０の出力８川こミス信号が生ぜられる場合に
は、置換アレイ１２の列１２ａにある列番号がィンバー
タ３４によって作動されるＡＮＤゲート３６及び線７２
を介してＡＮＤゲード６２へ転送される。

もしこれと同時に比較器５６からＡＮＤゲート６２の他
の入力へ信号“１”が加えられるならば、この列番号は
ＯＲゲート６４及び線７４を介してバッファ・アドレス
・アレイ１０へ転送される。かくて、第１図の論理１４
は、領域アドレスによってアドレスされたアレイ１０の
ラインにある諸列のうち線７４を介して指定された特定
の列からブロック・アドレスを読出し、そしてフィール
ド２．４ｃの領域アドレスによって指定された領域をバ
ック・アップ記憶２又は４へ逆転送する。それと同時に
、置換アレイ１２から探索された列番号がＯＲゲート３
２へ、従ってバッファ記憶アドレス・レジスタ２２へ供
給される。もし当該データがたとえばユーザ・データで
あれば、前記のようにしてアドレスされたデータ領域が
バッファ記憶６から読出され、そして探索されたブロッ
ク・アドレスを利用してバック・アップ記憶２へ逆転送
される。更新及び置換論理３８は、更新ステップが完了
した後、線７０を介して置換アレイ１２中の対応するラ
インを更新する。一般に、必要なデータ転送ステップ並
びに論出し及び書込みオペレーションを制御するために
信号７６を使用することが・できる。もし比較器５６が
線９８に“０”出力を供給し、従ってそれぞれの情報タ
イプに割当てられた列が完全に用い尽されてしまったこ
とを指示するならば、当該情報タイプのデータ領域のみ
が置換のために提供されうる。

さらに、当該タイプに関連する領域が選択されなければ
ならないが、その順序は使用される置換アルゴリズムに
従って決定される。この選択を行なうためには主として
解読器及び選択回路４０並びに優先順位回路４２が使用
される。

第４図の解読器及び選択回路４０はその入力信号として
置換アレイ１２の列１２ａ乃至１２ｄに記憶された列番
号を受取る。

さらに、解読器及び選択回路４０はアドレス・アレイ１
０の１ラインにある４列から線６６を介して４つのＬ／
Ｃビット（Ｌ／Ｃ−０乃至Ｌ／Ｃ−３）を受取る。回路
４川ま、置換アレイ１２の所与の列に列番号Ｘが記憶さ
れているとき、該所与の列に対応する出力にビットＬ／
Ｃ−×をゲートするように動作する。第２図の例では、
列番号２，０，１及び３は置換アレイ１２の第１ライン
に左から右へ順次に記憶されている。かくて、回路４０
はビットＬ／Ｃ−２をその左端の出力へ接続するが、こ
れは列番号２が列１２ａに記憶されているからである。
第２列ではビットＬ／Ｃ−０が、第３列ではビットＬ／
Ｃ−１が、そして第４列ではビットＬ／Ｃ−３がその出
力へ接続され、そこからさらに優先順位回路４２の入力
へ供給される。第４図の左側に示すように、もしビット
Ｌ／Ｃ−０乃至Ｌ／Ｃ−３が値１、０、１、０をそれぞ
れ有するならば、回路４０の出力４１，４３，４５，４
７に信号１００が現われることになる。解読器及び選択
回路４０のオペレーションは第４図の諸論理要素から理
解することができるので、その詳細な説明は必要ないで
あろう。

２ビットの２進入力信号を４者択１信号へ変換する解読
器８２乃至８８は各列ごとに設けられる。

各列ごとに４個のＡＮＤゲートが設けられるが、解読器
８２乃至８８の４出力のうち１出力にのみ２進“１”が
生せられるので、前言己ＡＮＤゲートのうち１個のＡＮ
Ｄゲートだけが切換えられるにすぎない。第４図中、こ
れらのＡＮＤゲートには参照番号９０乃至９６が付され
ている。これらのＡＮＤゲートのうち第２の入力に２進
“１”を受取るのはＡＮＤゲート９０及び９２だけであ
り、従って該ゲートのみを切換えることができる。これ
ら２つの２進信号はビットＬ／Ｃ−２及びＬ／Ｃ−０に
関連する。ＡＮＤゲ−ト９０及び９２の出力信号はＯＲ
ゲートを介して回路４０の出力４１及び４３へ供給され
る。第５図の優先順位回路４２は領域アドレスによって
アドレスされた置換アレイ１２のラインに記憶されたＬ
又はＣタイプの列番号の中から左端の番号（すなわちそ
れぞれの置換アルゴリズムに従って置換さるべき特定の
列を指示する列番号）を選択し、そしてその番号をその
出力へ供給するように機能する。

このため、各データ・タイプを識別する回路４０の出力
信号４１，４３，４５及び４７は優先順位回路４２の入
力信号として加えられる。又この優先順位回路４２には
、置換アレイ１２の各ラインに記憶された本来の列番号
、アドレス・レジスタ２４に記憶されたバッファ記憶ア
ドレスのＬ／Ｃビットが加えられる。優先順位回路４２
のオペレーションは図示された諸論理要素から容易に理
解することがでかさるので、その詳細な説明は割愛する
。

排他的ＯＲ（ＸＯＲ）ゲート１００乃至１０６は線４１
，４３，４５及び４７からの出力信号とＬ／Ｃビットの
値とを組合わせる。第５図についてはこのビットは“１
”であり、従ってＣタイプが要求されているものと仮定
する。このビットはインバータ１０８を介して反転され
る。優先順位回路４２の左側には置換アレイ１２の対応
するラインから読出された列番号が加えられる。図示さ
れた例では列番号２，０，１及び３は置換アレイ１２の
第１ラインに記憶され、優先順位回路４２の入力へ図示
の適切こ加えられる。置換アレイ１２から謙出されたＬ
又はＣタイプの情報エントリーのうち左端（最高優先順
位）のエントリーが選択されねばならない。これはＡＮ
Ｄゲード１３２，１４４，１３４，１３６及び１３８に
関連してインバータ１２６，１２８及び１３０を使用す
る第５図回路によって遂行される。列番号を構成する２
ビットの各々ごとに、ＸＯＲゲート１００乃至１０６に
よって制御されるＡＮＤゲート１１０乃至１２４が付加
的に設けられる。それぞれ４入力を有する２個のＯＲゲ
ート１４０及び１ ４２はＡＮＤゲート１１０乃至１２
４の８出力を優先順位回路４２の２出力へ接続するので
、この２進表記では４列のうち１列が置換のために提供
される。第５図の実施態様では優先順位回路４２は選択
回路４０から入力信号１１００を受取りり、かくてＣタ
イプのブロック・アドレスを記憶しているバッファ・ア
ドレス・アレイ１０の列番号が列１２ａ及び１２ｂに保
持されていることを指示する。

この２つの列番号は（左から右へ）２及び０であり、そ
して第４図によればビットＬ／Ｃ一２及びＬ／Ｃ−０の
各々は“１”であるから、これはＣタイプの情報がこれ
らの列に記憶されていることを意味する。列１２ｃ及び
１２ｄは列番号Ｉ及び３及びを保持し、ここれらの列番
号はＬタイプのブロック・アドレスを記憶するアレイ１
０の列に関係する。第５図の実施態様ではフィールド２
４ａから発発するＬ／Ｃビットは値“１”を有する。

かくてＣタイプの情報が要求されているので、優先順位
回路４２は置換アレイ１２にあるＣタイプの諸エントリ
ーから左端のエントリーを選択する。Ｃタイプに関係す
る列番号は列１２ａ及び１２ｂに保持されており、従っ
て列１２ａ中のエントリーが優先順位回路４２の出力へ
供給される。このエントリーは値“２”を有する。この
列番号“２”は線７８を介してＡＮＤゲ−ト６０（第２
図）の第１入力へ供給され、該ＡＮＤゲートの第２入力
はィンバータ５８の出力を受取る。

このィンバータ５８の入力は比較器５６の出力８２へ援
続される。もし比較器５６が出力信号“０”を発生して
割当てられた列が要求された情報タイプのために完全に
用し、尽されたことを指示するならば、ィンバータ５８
はその出力信号をＡＮＤゲート６０へ供給する。ＡＮＤ
ゲート６０の第３入力は線３５を介してィンバータ３４
の出力を接続され、しかして比較器２０がミス信号を発
生するとき２進信号を受取る。その後、置換さるべき列
の番号がＯＲゲート６４の出力に受取られ、そして前記
した様式で関連する諸要素へ転送される。次いで、制御
１４はバッファ記憶６の指示された領域を要求された領
域で置換し、バッファ・アドレス・アレイ１０及び置換
アレイ１２を更新する。

【図面の簡単な説明】

第１図は本発明に従った記憶階層を有するデータ処理シ
ステムのブロック図、第２図は第１図の配列の詳細ブロ
ック図、第３図は記憶階層のァドレッシング機構を示す
図、第４図は解読器及び選択回路の詳細ブロック図、第
５図は優先順位回路の詳細ブロック図、第６図はＦＩＦ
Ｏァルゴリズムに従った置換アレイのオペレーションを
示す図、第７図はＬＲＵァルゴリズムに従った置換アレ
イのオペレーションを示す図である。 ２・・・・・・Ｌタイプのバック・アップ記憶、４…・
・・Ｃタイプのバック・アップ記憶、６…・・・バッフ
ァ記憶、８・・…・プロセッサ、１０・・・・・・バッ
ファ・アドレス・アレイ、１２・・・・・・置換アレイ
、１４・・・・・・制御論理、１６・・・・・・Ｌレジ
スタ、１８・・・・・・Ｃレジスタ、２０・・・・・・
比較器、２２・・・・・・バッファ記憶アドレス・レジ
スタ。 ＦＩＧ．Ｉ ＦＩＧ．４ Ｎ ９ 一 ＦＩＧ．３ ＦＩＧ．６ ＦＩＧ．７ ＦＩＧ．５

Claims (1)

【特許請求の範囲】
1. １ プロセツサと、ユーザ・データ及びマクロ命令の如
   き第１タイプの情報を記憶する第１主記憶と、マイクロ
   命令の如き第２タイプの情報を記憶する第２主記憶とを
   備えたマイクロプログラム化データ処理システムであっ
   て、 前記第１及び第２主記憶よりも小容量のデータ記
   憶空間を有し且つ前記第１及び第２主記憶と前記プロセ
   ツサの間に接続された共通のバツフア記憶と、 前記バ
   ツフア記憶で利用可能なデータのブロツク・アドレス及
   び当該データ・ブロツクが前記第１又は第２タイプのど
   ちらかの情報であるかを識別する指示子をそれぞれ記憶
   するためのバツフア・アドレス・アレイと、 前記プロ
   セツサによって要求されるデータ項目を包含するデータ
   ・ブロツクのアドレス、当該データ・ブロツクが前記第
   １又は第２タイプのどちらかの情報であるかを識別する
   処の関連する指示子及びブロツク内アドレスを含むアド
   レス信号を前記プロセツサから受取るためのアドレス・
   レジスタと、 前記アドレス・レジスタ中のアドレス信
   号に応答して前記バツフア・アドレス・アレイを質問す
   ることにより前記要求されたデータ項目を包含するデー
   タ・ブロツクが前記バツフア記憶に存在するか否かを決
   定するとともに、その決定結果に応じてヒツト又はミス
   信号を発生するための手段と、 前記ヒツト信号及び前
   記アドレス・レジスタ中の前記ブロツク内アドレスに応
   答して前記バツフア記憶から対応する第１又は第２タイ
   プのデータ項目を読出し且つ前記プロセツサが利用でき
   るように該データ項目をバツフア・データ・レジスタへ
   供給するためのバツフア記憶アドレス手段と、 前記バ
   ツフア記憶中のデータが置換される順序の指示を記憶す
   るための置換アレイと、 前記ミス信号に応答して前記
   第１又は第２主記憶から前記置換アレイによって決定さ
   れた前記バツフア記憶中のブロツク位置へ前記要求され
   たデータ項目を包含するデータ・ブロツクを転送すると
   ともに、該データ・ブロツクのアドレスを前記バツフア
   ・アドレス・アレイへ挿入するための制御論理とを備え
   たことを特徴とする、マイクロプログラム化データ処理
   システム。