JPS58119052A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS58119052A JPS58119052A JP159682A JP159682A JPS58119052A JP S58119052 A JPS58119052 A JP S58119052A JP 159682 A JP159682 A JP 159682A JP 159682 A JP159682 A JP 159682A JP S58119052 A JPS58119052 A JP S58119052A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microinstruction
- buffer memory
- microinstructions
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプログラムによって制御されるデー
タ情報処理装置の方式、さらに詳しく云えば、複数筒の
マイクロ命令を格納するためのマイクロ命令メモリと、
マイクロ命令メモリから読出されたマイクロ命令を保持
するためのバッファメモリとを備え、これらのメモリを
制御するルーチンを含むデータ情報処理装置のマイクロ
プログラム制御方式に関する。
タ情報処理装置の方式、さらに詳しく云えば、複数筒の
マイクロ命令を格納するためのマイクロ命令メモリと、
マイクロ命令メモリから読出されたマイクロ命令を保持
するためのバッファメモリとを備え、これらのメモリを
制御するルーチンを含むデータ情報処理装置のマイクロ
プログラム制御方式に関する。
マイクロプログラムによって制御された情報処理装置に
おいては、装置の性能が向上し、制御の複雑さが増すに
つれて、マイクロプログラムを格納しているマイクロ命
令メモリの容量が飛喝的に増加してきている。
おいては、装置の性能が向上し、制御の複雑さが増すに
つれて、マイクロプログラムを格納しているマイクロ命
令メモリの容量が飛喝的に増加してきている。
また、情報処理装置の性能が向上するに伴ない、情報処
理装置内での動作を高速化しなければならず、短時間で
完了するマシンサイクルが要求される。
理装置内での動作を高速化しなければならず、短時間で
完了するマシンサイクルが要求される。
したがって、マイクロ命令メモリにはノ・−ドウエアと
してアク竜ス速度の高い、ｉ１％遮ｉ１ＦＢＡＭ（ラン
ダムアクセスメモリ）が使われている。
してアク竜ス速度の高い、ｉ１％遮ｉ１ＦＢＡＭ（ラン
ダムアクセスメモリ）が使われている。
マイクロプログラムに含まれているすべての処理ステッ
プがマイクロ命令メモリに格納されているものとすれば
、仁のようなメモリは非常に高価格であシ、実装された
メモリは大きな空間を占める仁とＫｉる。 このため、
！イタ賞プログラムの内部を使用頻度の高い処理ルーチ
ンと使用頻度の低い処理ルーチンとに分割する方式が採
用されている。 このとき、マイクロ命令メモリを常駐
エリアとオーバーレイエリアとに分ける。 そこで常駐
エリアには使用頻度の高い処理ルーチンを格納し、オー
バーレイエリアを直接使用せず、外部配憶装置に使用傾
度の低い処理ルーチンを格納する。
プがマイクロ命令メモリに格納されているものとすれば
、仁のようなメモリは非常に高価格であシ、実装された
メモリは大きな空間を占める仁とＫｉる。 このため、
！イタ賞プログラムの内部を使用頻度の高い処理ルーチ
ンと使用頻度の低い処理ルーチンとに分割する方式が採
用されている。 このとき、マイクロ命令メモリを常駐
エリアとオーバーレイエリアとに分ける。 そこで常駐
エリアには使用頻度の高い処理ルーチンを格納し、オー
バーレイエリアを直接使用せず、外部配憶装置に使用傾
度の低い処理ルーチンを格納する。
常駐エリアに格納し先便用頻度の高い処理ルーチンは通
常の方法で実行するが、使用頻度の低い処理ステップが
必要な場合には、必要な処理ステップを外部記憶装蓋か
らマイクロ命令メモリのオーバーレイエリアにロードす
る。
常の方法で実行するが、使用頻度の低い処理ステップが
必要な場合には、必要な処理ステップを外部記憶装蓋か
らマイクロ命令メモリのオーバーレイエリアにロードす
る。
この方式では、オーバーレイして命令がロードされるた
め、数十マシンサイクルに相当する時間が余計に必要で
オ沙、その時間に相当する分だけ性能が低くなると云う
欠点がおった。
め、数十マシンサイクルに相当する時間が余計に必要で
オ沙、その時間に相当する分だけ性能が低くなると云う
欠点がおった。
本発明の目的は、このような従来技術の欠点を解決する
ため、低価格の大容量マイクロ命令メモリと、マイクロ
命令メモリから読出したマイクロ命令を保持するための
バッファメモリとを備え、とれらのメモリを制御するル
ーチンを含む情報処理装置の方式を提供することにある
。
ため、低価格の大容量マイクロ命令メモリと、マイクロ
命令メモリから読出したマイクロ命令を保持するための
バッファメモリとを備え、とれらのメモリを制御するル
ーチンを含む情報処理装置の方式を提供することにある
。
前記目的を達成するために、本発明によるマイクロプロ
グラム制御方式は、複数筒のマイク−命令を記憶するマ
イクロ命令メモリと、前記マイクロ命令メモリから読出
された前記マイクロ命令の一部を保持するバッファメモ
リと、前記マイクロ命令メモリと前記バッファメモリと
に含すれているデータブロック内に存在する管理情報を
保持し、かつ複数のエントリを有するアドレスアレイと
、前記マイクロ命令メモリ上に希望するデータが存在す
るか否かを検出するアドレス比較装置とを備え、前記マ
イクリ命令メモリのアクセスに続いて処理を続行し、前
記バッファメモリをアクセスしたとき、前記バッファメ
モリ上に希望するデータが存在すれば読出し〜希望する
データが存在しないｋらば再び前記マイクロ命令メモリ
をアクセスして前記処理を繰返し、これによって希望す
るデータを読出すようにルーチン構成されている。
グラム制御方式は、複数筒のマイク−命令を記憶するマ
イクロ命令メモリと、前記マイクロ命令メモリから読出
された前記マイクロ命令の一部を保持するバッファメモ
リと、前記マイクロ命令メモリと前記バッファメモリと
に含すれているデータブロック内に存在する管理情報を
保持し、かつ複数のエントリを有するアドレスアレイと
、前記マイクロ命令メモリ上に希望するデータが存在す
るか否かを検出するアドレス比較装置とを備え、前記マ
イクリ命令メモリのアクセスに続いて処理を続行し、前
記バッファメモリをアクセスしたとき、前記バッファメ
モリ上に希望するデータが存在すれば読出し〜希望する
データが存在しないｋらば再び前記マイクロ命令メモリ
をアクセスして前記処理を繰返し、これによって希望す
るデータを読出すようにルーチン構成されている。
本発明方式によって構成した情報処理装置はマイクロ命
令メモリ、バックアメモリ、アドレうアレイ、アドレス
比較装置などが含まれている。 マイクロ命令メモリは
複数筒のマイクロ命令かう成るマイクロプログラムを格
納するものである。 バックアメモリは、マイクロ命令
メモリから読出されたマイクロ命令を保持するものであ
る。 アドレスアレイは、マイクロ命令メモリとバッフ
ァメモリとに含まれているデータブロックの管理情報を
保持し、さらに複数のエントリを有するものである。
アドレス比較装置は、バックアメモリ上に希望するデー
タが存在するか否かを検出するための比較回路から成立
つものである。
令メモリ、バックアメモリ、アドレうアレイ、アドレス
比較装置などが含まれている。 マイクロ命令メモリは
複数筒のマイクロ命令かう成るマイクロプログラムを格
納するものである。 バックアメモリは、マイクロ命令
メモリから読出されたマイクロ命令を保持するものであ
る。 アドレスアレイは、マイクロ命令メモリとバッフ
ァメモリとに含まれているデータブロックの管理情報を
保持し、さらに複数のエントリを有するものである。
アドレス比較装置は、バックアメモリ上に希望するデー
タが存在するか否かを検出するための比較回路から成立
つものである。
次に本発明方式を、この方式による情報処理装置の実施
態様を挙げ、図面にしたがって詳細に説明する。
態様を挙げ、図面にしたがって詳細に説明する。
第１図は本発明方式による情報処理装置の実施例を示す
ブロック図である。 この装置はマイクロ命令メモリ１
、バッファメモリ２、アドレスアレイ３、アドレス比較
装置４、マイクロ命令レジスタ５、およびアクセス制御
装置６から構成されている。
ブロック図である。 この装置はマイクロ命令メモリ１
、バッファメモリ２、アドレスアレイ３、アドレス比較
装置４、マイクロ命令レジスタ５、およびアクセス制御
装置６から構成されている。
既に説明したように、マイクロ命令メモリ１には複数筒
のマイクロ命令が格納されている。
のマイクロ命令が格納されている。
バッファメモリ２にはマイクロ命令メモリ１から読出さ
れたマイクロ命令が保持されている。
れたマイクロ命令が保持されている。
アドレスアレイ３には、マイクロ命令メモリｌとバック
アメモリ２とに含まれているデータブロックの管理情報
が保持され、さらに複数のエントリがある。
アメモリ２とに含まれているデータブロックの管理情報
が保持され、さらに複数のエントリがある。
アドレス比較装置４はバッファメモリ２に希望するデー
タが存在しているか否かを検出する回路でアル。 マイ
ク−命令レジスタ５に拡マイクロ命令の動作指示部と分
岐アドレス部Ｏ内容を区別して保持する。 保持される
マイクロ命令はマイクロ命令メモリ１１またはバッファ
メモリ２から読出されたものである。
タが存在しているか否かを検出する回路でアル。 マイ
ク−命令レジスタ５に拡マイクロ命令の動作指示部と分
岐アドレス部Ｏ内容を区別して保持する。 保持される
マイクロ命令はマイクロ命令メモリ１１またはバッファ
メモリ２から読出されたものである。
アクセス制御装置６は、マイクロ命令レジスタ５から読
出されたマイクロ命令によってハードウェアの動作を制
御したり、現在実行中のマイクロ命令の次に実行すべき
マイクロ命令をバッファメモリ２、あるいはマイクロ命
令メモリ１から読出す動作の制御をしたりする回路であ
る。
出されたマイクロ命令によってハードウェアの動作を制
御したり、現在実行中のマイクロ命令の次に実行すべき
マイクロ命令をバッファメモリ２、あるいはマイクロ命
令メモリ１から読出す動作の制御をしたりする回路であ
る。
第１図では、マイクロ命令メモリ１、バッファメモリ２
、アドレスアレイ３、アドレス比較装置４、マイクロ命
令レジスタ５、およびアクセス制御装置６の制御の流れ
は省略してあシ、データの流れのみが記述しである。
、アドレスアレイ３、アドレス比較装置４、マイクロ命
令レジスタ５、およびアクセス制御装置６の制御の流れ
は省略してあシ、データの流れのみが記述しである。
次に、実例として挙げた本実施態様の動作を詳細に説明
する。
する。
第２図に示すように、マイクロ命令メモリ１の内部をあ
らかじめ横（列）方向に４分割、縦（行）方向Ｋｒｎ分
割しておく。 横方向の各ブロックはマイクロ命令のビ
ット幅を表わし、縦方向の各ブロックはマイクロ命令を
任意のステップ単位に分割したユニットを表わす。
らかじめ横（列）方向に４分割、縦（行）方向Ｋｒｎ分
割しておく。 横方向の各ブロックはマイクロ命令のビ
ット幅を表わし、縦方向の各ブロックはマイクロ命令を
任意のステップ単位に分割したユニットを表わす。
したがって、マイクロ命令メモリ１は４Ｘｍ簡のブロッ
クに分割されている。
クに分割されている。
このとき、マイクロ命令メモリ１の４×４ブロツクがア
ドレスアレイ３に対応させである。
ドレスアレイ３に対応させである。
バッファメモリ２もアドレスアレイ３と同様に４行４列
のブロックに分割してあり、マイクロ命令メモリ１の列
方向に配列された一連のデータがバッファメモリ２の列
方向に配列された４箇のブロックに読出されるように構
成しである。
のブロックに分割してあり、マイクロ命令メモリ１の列
方向に配列された一連のデータがバッファメモリ２の列
方向に配列された４箇のブロックに読出されるように構
成しである。
バッファメモリ２からマイクロ命令レジスタ５にマイク
ロ命令を読出すには次のような方法による。 すなわち
、マイクロ命令のアドレス指示部の一部分によってバッ
ファメモリ２の４列のなかのひとつを選択し、これをマ
イクロ命令レジスタ５に格納する。 希望するマイクロ
命令をバックアメモリ２から読出すようにアクセス制御
装置６が指示を出すと、アクセス制御装置６からのアド
レス情報と、アドレスアレイ３からのアドレス情報とを
アドレス比較装置４に加えて両者を比較する。 このと
き、希望するマイクロ命令がバッファメモリ象に４存在
すればバッファメモリ２の内容が読出され、マイクロ命
令レジスタ５に書込まれる。
ロ命令を読出すには次のような方法による。 すなわち
、マイクロ命令のアドレス指示部の一部分によってバッ
ファメモリ２の４列のなかのひとつを選択し、これをマ
イクロ命令レジスタ５に格納する。 希望するマイクロ
命令をバックアメモリ２から読出すようにアクセス制御
装置６が指示を出すと、アクセス制御装置６からのアド
レス情報と、アドレスアレイ３からのアドレス情報とを
アドレス比較装置４に加えて両者を比較する。 このと
き、希望するマイクロ命令がバッファメモリ象に４存在
すればバッファメモリ２の内容が読出され、マイクロ命
令レジスタ５に書込まれる。
バッファメモリ２から読出され、動作指示部および分岐
アドレス部を含んだマイクロ命令が、次に実行されるべ
きマイクロ命令のアドレスを指示するとともに、ハード
ウェアの動作をアクセス制御回路６に指示する。 バッ
ファメモリ２に希望するマイクロ命令が存在しない場合
には、希望するマイクロ命令を含むブロックがバッファ
メモリ２の内部に存在しない旨の情報がアドレス比較装
置４からアクセス制御装置６に転送される。 そこで、
アクセス制御装置６からの指示によって、希望するマイ
クロ命令を含んだブロックがマイクロ命令メモリ１から
バッファメモリ２に読出され、さらに希望するマイクロ
命令がマイクロ命令メモリ１からマイクロ命令レジスタ
５に直接読出される。
アドレス部を含んだマイクロ命令が、次に実行されるべ
きマイクロ命令のアドレスを指示するとともに、ハード
ウェアの動作をアクセス制御回路６に指示する。 バッ
ファメモリ２に希望するマイクロ命令が存在しない場合
には、希望するマイクロ命令を含むブロックがバッファ
メモリ２の内部に存在しない旨の情報がアドレス比較装
置４からアクセス制御装置６に転送される。 そこで、
アクセス制御装置６からの指示によって、希望するマイ
クロ命令を含んだブロックがマイクロ命令メモリ１から
バッファメモリ２に読出され、さらに希望するマイクロ
命令がマイクロ命令メモリ１からマイクロ命令レジスタ
５に直接読出される。
希望するマイクロ命令を含んだブロックがバックアメモ
リ２に書込まれるので、連続したアドレスを有する複数
のマイクロ命令がアクセス制御装置６の指示によってバ
ッファメモリ２に読出される場合でもシステムの性能が
低下しない。
リ２に書込まれるので、連続したアドレスを有する複数
のマイクロ命令がアクセス制御装置６の指示によってバ
ッファメモリ２に読出される場合でもシステムの性能が
低下しない。
また、マイクロ命令メモリ１に対して有効なアドレス割
付けを実施しておけば、バッファメモリ２上に使用頻度
の高い処理ルーチンを常駐させ、常駐マイクロ命令とし
て使用することも可能である。
付けを実施しておけば、バッファメモリ２上に使用頻度
の高い処理ルーチンを常駐させ、常駐マイクロ命令とし
て使用することも可能である。
従来から実施されてきたオーバーレイエリアを使う方式
に比較して、本発明による方式では高速ＲＡＭ（ランダ
ムアクセスメモリ）を使用して構成されるバッファメモ
リ２からマイクロ命令を間接的に読出しているので、高
速で情報処理装置の動作を制御できる。 さらに、低価
格で大容量のＭＯ８ＲＡＭ（ＭＯ８形ランダムアクセス
メモリ）を使用してマイク目命令メ崎り１を構成してい
るので、大部分のマイクロ命令をこのマイクロ命令メモ
リ１に格納しておけば情報処理装置の原価を低減できる
利点がある。
に比較して、本発明による方式では高速ＲＡＭ（ランダ
ムアクセスメモリ）を使用して構成されるバッファメモ
リ２からマイクロ命令を間接的に読出しているので、高
速で情報処理装置の動作を制御できる。 さらに、低価
格で大容量のＭＯ８ＲＡＭ（ＭＯ８形ランダムアクセス
メモリ）を使用してマイク目命令メ崎り１を構成してい
るので、大部分のマイクロ命令をこのマイクロ命令メモ
リ１に格納しておけば情報処理装置の原価を低減できる
利点がある。
本発明によれば、以上説明したように低価格で大容量の
メモリデバイスを使用してマイクロ命令を格納するため
のマイクロ命令メモリ１を構成し、さらにこれらのマイ
クロ命令の一部を保持する高速のバッファメモリ２を設
けて処理ルーチンを制御する構成を採用している。
メモリデバイスを使用してマイクロ命令を格納するため
のマイクロ命令メモリ１を構成し、さらにこれらのマイ
クロ命令の一部を保持する高速のバッファメモリ２を設
けて処理ルーチンを制御する構成を採用している。
このため従来方式の技術的欠点、すなわちシステム性能
の低下を十分に補償できる効果がある。
の低下を十分に補償できる効果がある。
第１図は本発明の一実施態様を示すブロック図である。
第２図は第１図に示す実施態様において使用するマイ
クロ命令メモリ、およびバッファメモリに記憶する内容
のブロック化ト、その割付けを示す図である。 １・・・マイク党命令メモリ ２・・・バッファメモリ ４−・アドレス比較装置 ５・・・マイクロ命令レジスタ ６−・アクセス制御装置 特許出願人 日本電気株式会社
クロ命令メモリ、およびバッファメモリに記憶する内容
のブロック化ト、その割付けを示す図である。 １・・・マイク党命令メモリ ２・・・バッファメモリ ４−・アドレス比較装置 ５・・・マイクロ命令レジスタ ６−・アクセス制御装置 特許出願人 日本電気株式会社
Claims (1)
- 複数筒Ｄマイクロ命令を記憶するマイクロ命令メモリと
、前記マイクロ命令メモリから読出され丸前記マイクロ
命令の一部を保持するバッファメモリと、前記マイクロ
命令メモリと前記バッファメモリとに含まれているデー
タブロック内に存在する管埋情報を保持し、かつ複数の
エントリを有スるアドレスアレイと、前記マイクロ命令
メモリ上に希望するデータが存在するか否かを検出する
アドレス比較装置とを備え１前記マイクロ命令メモリの
アクセスに続いて処理を続行し、前記バッファメモリを
アクセスしたとき、前記バッファメモリ上に希望するデ
ータが存在すれば読出し、希望するデータが存在しない
ならば再び前記マイクロ命令メモリをアクセスして前記
処理を繰返し、これＫよって希望するデータを読出すよ
うにルーチン構成したマイタープログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP159682A JPS58119052A (ja) | 1982-01-08 | 1982-01-08 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP159682A JPS58119052A (ja) | 1982-01-08 | 1982-01-08 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119052A true JPS58119052A (ja) | 1983-07-15 |
Family
ID=11505879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP159682A Pending JPS58119052A (ja) | 1982-01-08 | 1982-01-08 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08179943A (ja) * | 1994-12-27 | 1996-07-12 | Nec Ibaraki Ltd | マイクロプログラム取り出し制御方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS5657145A (en) * | 1979-10-17 | 1981-05-19 | Nec Corp | Microprogram control device |
-
1982
- 1982-01-08 JP JP159682A patent/JPS58119052A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
| JPS5515520A (en) * | 1978-07-18 | 1980-02-02 | Fujitsu Ltd | Automatic micro cash control system |
| JPS5657145A (en) * | 1979-10-17 | 1981-05-19 | Nec Corp | Microprogram control device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08179943A (ja) * | 1994-12-27 | 1996-07-12 | Nec Ibaraki Ltd | マイクロプログラム取り出し制御方式 |
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