JPS5816263B2 - ジヨウホウシヨリソウチ - Google Patents
ジヨウホウシヨリソウチInfo
- Publication number
- JPS5816263B2 JPS5816263B2 JP50141647A JP14164775A JPS5816263B2 JP S5816263 B2 JPS5816263 B2 JP S5816263B2 JP 50141647 A JP50141647 A JP 50141647A JP 14164775 A JP14164775 A JP 14164775A JP S5816263 B2 JPS5816263 B2 JP S5816263B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- buffer memory
- register
- data
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はバッファメモリ方式を採用した情報処理装置に
関する。
関する。
従来のバッファメモリ方式は、ランダムなデータに対し
て、有効さを追求してきた。
て、有効さを追求してきた。
これは主記憶装置上にあるプログラム、データ等を処理
装置が参照するとき、ランダムになることからきている
。
装置が参照するとき、ランダムになることからきている
。
しかし、チャネル等が参照する主記憶装置上のデータは
、シーケンシャルな場合が多く、バッファメモリを経由
してチャネル等が主記憶装置を参照する場合、シーケン
シャルなデータに対する各種配慮が必要になる。
、シーケンシャルな場合が多く、バッファメモリを経由
してチャネル等が主記憶装置を参照する場合、シーケン
シャルなデータに対する各種配慮が必要になる。
本発明の目的は、シーケンシャルな要求の場合、要求さ
れたブロックの次のブロックを自動的にバッファメモリ
に読み込むことができることを特徴とする情報処理装置
を提供することである。
れたブロックの次のブロックを自動的にバッファメモリ
に読み込むことができることを特徴とする情報処理装置
を提供することである。
第１図において、１は主記憶装置参照アドレスをセット
するレジスタである。
するレジスタである。
便宜上、以下では上記の参照アドレスは、第８〜３１ビ
ツトの２４ビツト構成を有するものとし、バッファメモ
リ４の構成は、６４カラム、８０−の５１４ブロツクと
し、１ブロツクの大きさを３２バイトとし、この単位で
主記憶装置（図示せず）のデータの写を持つ。
ツトの２４ビツト構成を有するものとし、バッファメモ
リ４の構成は、６４カラム、８０−の５１４ブロツクと
し、１ブロツクの大きさを３２バイトとし、この単位で
主記憶装置（図示せず）のデータの写を持つ。
レジスタ１の第２１〜２６ビツトはカラム番号を示す。
２はバッファメモリ制御のために利用されるコンガルエ
ンド方式を採るアドレス変換テーブルであり、バッファ
メモリ４と同様、６４カラム、８０つの５１４エントリ
を持ち、各エントリには、対応したバッファメモリ４中
のブロックの主記憶装置上のアドレスが入っている。
ンド方式を採るアドレス変換テーブルであり、バッファ
メモリ４と同様、６４カラム、８０つの５１４エントリ
を持ち、各エントリには、対応したバッファメモリ４中
のブロックの主記憶装置上のアドレスが入っている。
３はアドレス変換テーブル２の出力と、レジスタ１の第
８〜２０ビツトを比較する比較回路である。
８〜２０ビツトを比較する比較回路である。
５はレジスタ１の第２６ビツトを入力とし、第２６ビツ
トが変化したとき（０→１または１→０）、制御信号を
出力（点線）する検出回路である。
トが変化したとき（０→１または１→０）、制御信号を
出力（点線）する検出回路である。
６はレジスタ１の２１〜２６ビツトを入力とし、その内
容を１加算する加算回路である。
容を１加算する加算回路である。
γは入力として、レジスタ１の第２１〜２６ビツトと加
算回路６の出力があり、制御信号と検出回路５からの制
御信号により、どちらか一方を出力するセレクタ回路で
ある。
算回路６の出力があり、制御信号と検出回路５からの制
御信号により、どちらか一方を出力するセレクタ回路で
ある。
次に第１図の動作を詳述する。
処理装置等で主記憶装置に対するアクセス要求が生じる
と、メモリ参照アドレスは主記憶装置へアクセスされる
前にレジスタ１にセットされる。
と、メモリ参照アドレスは主記憶装置へアクセスされる
前にレジスタ１にセットされる。
レジスタ１の第２１〜２６ビツトにより、アドレス変換
バッファ２の６４個のカラムから１つのカラムを選択し
、８つのアドレスが読み出され、レジスタ１の第８〜２
０ビツトとそれぞれ比較回路３で比較され、バッファメ
モリ４中に必要なデータがあるかどうかが判断される、
もし必要なデータがバッファメモリ４中にない（いずれ
の比較回路３から一致信号が得られない）ときには、主
記憶装置からデータを読み込まなければならないので、
それだけアクセス時間が大きくなり、処理能力の低下の
大きな原因となる。
バッファ２の６４個のカラムから１つのカラムを選択し
、８つのアドレスが読み出され、レジスタ１の第８〜２
０ビツトとそれぞれ比較回路３で比較され、バッファメ
モリ４中に必要なデータがあるかどうかが判断される、
もし必要なデータがバッファメモリ４中にない（いずれ
の比較回路３から一致信号が得られない）ときには、主
記憶装置からデータを読み込まなければならないので、
それだけアクセス時間が大きくなり、処理能力の低下の
大きな原因となる。
一つの比較回路３から一致信号が得られると、それに対
応するバッファメモリ４のローが、またアドレスの第８
〜２０ビツトでカラムが指定され、対応のブロックから
データが読み出される。
応するバッファメモリ４のローが、またアドレスの第８
〜２０ビツトでカラムが指定され、対応のブロックから
データが読み出される。
そこで、シーケンスシャルアクセスの場合、あるブロッ
クにアクセス要求が出た場合、次のブロックに対しても
アクセス要求を行ない、実際に必要となったときには、
ブロック中にデ゛−夕が読み込まれているようにする。
クにアクセス要求が出た場合、次のブロックに対しても
アクセス要求を行ない、実際に必要となったときには、
ブロック中にデ゛−夕が読み込まれているようにする。
このようにすれは、必要データは必ずバッファメモリ４
に既に登録されていることになり、処理能力の向上をは
かること。
に既に登録されていることになり、処理能力の向上をは
かること。
ができる。
第１図をみると、レジスタ１の第２６ビツトにより、ア
クセス要求のブロック移動をチェックし、あるブロック
から次のブロックにアクセスか移ったとき、検出回路５
により、制御信号が出力され、もう１つの制御信号（シ
ーケンシャル処理を指定する信号）と一致したとき、加
算回路６の出力要求されたブロックの次のブロック）が
選択され、上記ブロックのアドレスに＋１をしたさらに
次のブロックのアクセス要求が出され、そのブロック□
がバッファメモリにないと、バッファメモリへ主記憶装
置から写が転送され、格納される。
クセス要求のブロック移動をチェックし、あるブロック
から次のブロックにアクセスか移ったとき、検出回路５
により、制御信号が出力され、もう１つの制御信号（シ
ーケンシャル処理を指定する信号）と一致したとき、加
算回路６の出力要求されたブロックの次のブロック）が
選択され、上記ブロックのアドレスに＋１をしたさらに
次のブロックのアクセス要求が出され、そのブロック□
がバッファメモリにないと、バッファメモリへ主記憶装
置から写が転送され、格納される。
その他のときには、レジスタ１の２１〜２６ビツトがセ
レクタ回路７の出力となる。
レクタ回路７の出力となる。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・アドレスレジスタ、２・・・・・・アド
レス変換テーブル、３・・・・・・比較回路、４・・・
・・・バッファメモリ、５・・・・・・検出回路、６・
・・・・・加算回路、７・・・・〜・セレクタ。
レス変換テーブル、３・・・・・・比較回路、４・・・
・・・バッファメモリ、５・・・・・・検出回路、６・
・・・・・加算回路、７・・・・〜・セレクタ。
Claims (1)
- １ 主記憶装置上のデータの一部をあるブ冶ツクを単位
で写としてバッファメモリに持つ情報処理装置において
、シーケンシャル処理指定時、あるブ吊ツクから次のブ
ロックにアクセスが移った時、さらに次のブロックを予
めバッファメモリに持つようにすることを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50141647A JPS5816263B2 (ja) | 1975-11-28 | 1975-11-28 | ジヨウホウシヨリソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50141647A JPS5816263B2 (ja) | 1975-11-28 | 1975-11-28 | ジヨウホウシヨリソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5265628A JPS5265628A (en) | 1977-05-31 |
| JPS5816263B2 true JPS5816263B2 (ja) | 1983-03-30 |
Family
ID=15296898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50141647A Expired JPS5816263B2 (ja) | 1975-11-28 | 1975-11-28 | ジヨウホウシヨリソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816263B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112130A (en) * | 1978-02-22 | 1979-09-01 | Fujitsu Ltd | Buffer memory transfer system |
| JPS5560601U (ja) * | 1978-10-20 | 1980-04-24 | ||
| JPS5760579A (en) * | 1980-09-30 | 1982-04-12 | Hitachi Ltd | Area managing system |
| JPS5819785A (ja) * | 1981-07-30 | 1983-02-04 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS60175143A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | マイクロプログラム制御装置 |
| JPS615358A (ja) * | 1984-06-07 | 1986-01-11 | Fujitsu Ltd | デ−タ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4989448A (ja) * | 1972-12-06 | 1974-08-27 | ||
| JPS5039427A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS5096144A (ja) * | 1973-12-24 | 1975-07-31 |
-
1975
- 1975-11-28 JP JP50141647A patent/JPS5816263B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4989448A (ja) * | 1972-12-06 | 1974-08-27 | ||
| JPS5039427A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS5096144A (ja) * | 1973-12-24 | 1975-07-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5265628A (en) | 1977-05-31 |
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