JPH05120135A - キヤツシユ制御方式 - Google Patents
キヤツシユ制御方式Info
- Publication number
- JPH05120135A JPH05120135A JP3306847A JP30684791A JPH05120135A JP H05120135 A JPH05120135 A JP H05120135A JP 3306847 A JP3306847 A JP 3306847A JP 30684791 A JP30684791 A JP 30684791A JP H05120135 A JPH05120135 A JP H05120135A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- signal
- data
- mru
- directory
- Prior art date
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ＳＲＡＭの無駄を防止しつつ、データ応答を
高速化する。 【構成】 エンコーダ４によりキャッシュヒット判定部
３から出力されるキャッシュヒット信号からキャッシュ
ディレクトリ部２のウェイ番号を選択するディレクトリ
選択信号を生成する。一方、キャッシュディレクトリ部
２の最近にアクセスしたウェイ番号を記憶手段５に記憶
し、当該ウェイ番号に対応したＭＲＵ信号を出力する。
そして、このＭＲＵ信号と、エンコーダ４により生成さ
れるディレクトリ選択信号とを比較手段６により比較す
る。データ選択手段９は、これらの信号が一致する場合
には、予めＭＲＵ信号でアクセスしておいたキャッシュ
データ部１からのデータを有効とし、これらの信号が一
致しない場合には、ディレクトリ選択信号でキャッシュ
データ部１をアクセスしたデータを有効とする。
高速化する。 【構成】 エンコーダ４によりキャッシュヒット判定部
３から出力されるキャッシュヒット信号からキャッシュ
ディレクトリ部２のウェイ番号を選択するディレクトリ
選択信号を生成する。一方、キャッシュディレクトリ部
２の最近にアクセスしたウェイ番号を記憶手段５に記憶
し、当該ウェイ番号に対応したＭＲＵ信号を出力する。
そして、このＭＲＵ信号と、エンコーダ４により生成さ
れるディレクトリ選択信号とを比較手段６により比較す
る。データ選択手段９は、これらの信号が一致する場合
には、予めＭＲＵ信号でアクセスしておいたキャッシュ
データ部１からのデータを有効とし、これらの信号が一
致しない場合には、ディレクトリ選択信号でキャッシュ
データ部１をアクセスしたデータを有効とする。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機における主
記憶装置の写しを保持するキャッシュ制御方式に関する
ものである。
記憶装置の写しを保持するキャッシュ制御方式に関する
ものである。
【０００２】
【従来の技術】図２は、従来のキャッシュ制御方式の一
例の説明図である。図示の例は、４ウェイ・セットアソ
シアティブ方式におけるキャッシュ制御装置の構成例を
示したものである。図２において、アクセスアドレス２
８内のセットアドレスによりキャッシュディレクトリ部
２２と、キャッシュデータ部２１とがアクセスされる。
そして、キャッシュディレクトリ部２２に保持されてい
るアドレスがアクセスアドレス２８内の上位アドレスと
一致し、かつそのアドレスが有効（Ｖａｌｉｄビット＝
１）の時、キャッシュヒット信号が送出される。一方、
キャッシュデータ部２１より読み出されたデータのう
ち、キャッシュヒットしたものが選択器２７により選択
されてヒットデータとして出力される。
例の説明図である。図示の例は、４ウェイ・セットアソ
シアティブ方式におけるキャッシュ制御装置の構成例を
示したものである。図２において、アクセスアドレス２
８内のセットアドレスによりキャッシュディレクトリ部
２２と、キャッシュデータ部２１とがアクセスされる。
そして、キャッシュディレクトリ部２２に保持されてい
るアドレスがアクセスアドレス２８内の上位アドレスと
一致し、かつそのアドレスが有効（Ｖａｌｉｄビット＝
１）の時、キャッシュヒット信号が送出される。一方、
キャッシュデータ部２１より読み出されたデータのう
ち、キャッシュヒットしたものが選択器２７により選択
されてヒットデータとして出力される。
【０００３】図３は、従来のキャッシュ制御方式の他の
例の説明図である。この図において、まず、アクセスア
ドレス１８内のセットアドレスによりキャッシュディレ
クトリ部１２がアクセスされる。そして、キャッシュデ
ィレクトリ部１２に保持されているアドレスがアクセス
アドレス１８内の上位アドレスと一致し、かつそのアド
レスが有効（Ｖａｌｉｄビット＝１）のとき、キャッシ
ュヒット信号が送出される。また、ＷＡＹヒット信号を
エンコーダで符号化した信号とセットアドレスとでキャ
ッシュデータ部１１をアクセスして、読み出されたデー
タがヒットデータとして出力される。
例の説明図である。この図において、まず、アクセスア
ドレス１８内のセットアドレスによりキャッシュディレ
クトリ部１２がアクセスされる。そして、キャッシュデ
ィレクトリ部１２に保持されているアドレスがアクセス
アドレス１８内の上位アドレスと一致し、かつそのアド
レスが有効（Ｖａｌｉｄビット＝１）のとき、キャッシ
ュヒット信号が送出される。また、ＷＡＹヒット信号を
エンコーダで符号化した信号とセットアドレスとでキャ
ッシュデータ部１１をアクセスして、読み出されたデー
タがヒットデータとして出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述した図２の方式では、所望のセットアドレスサイズに
対して使用するＳＲＡＭのアドレスサイズが異なったと
き、セットアドレスが小さいとＳＲＡＭはアドレスサイ
ズが大きいことが多いので、空きができてキャッシュデ
ータ部の無駄が多いという問題があった。また、図３の
方式では、図２の方式で問題となっているＳＲＡＭの無
駄は少なくなるが、キャッシュディレクトリ部１２をア
クセスした後にキャッシュデータ部１１をアクセスして
いるので、データ応答が遅くなるという問題があった。
た従来の技術には、次のような問題があった。即ち、上
述した図２の方式では、所望のセットアドレスサイズに
対して使用するＳＲＡＭのアドレスサイズが異なったと
き、セットアドレスが小さいとＳＲＡＭはアドレスサイ
ズが大きいことが多いので、空きができてキャッシュデ
ータ部の無駄が多いという問題があった。また、図３の
方式では、図２の方式で問題となっているＳＲＡＭの無
駄は少なくなるが、キャッシュディレクトリ部１２をア
クセスした後にキャッシュデータ部１１をアクセスして
いるので、データ応答が遅くなるという問題があった。
【０００５】本発明は、以上の点に着目してなされたも
ので、ＳＲＡＭに無駄が生じるという欠点又はデータ応
答が遅いという欠点を除去するために、最近参照された
ウェイ番号を保持するＭＲＵ回路（ＲＡＭ）を加え、ほ
とんどの場合に高速にキャッシュをアクセス可能とする
キャッシュ制御方式を提供することを目的とするもので
ある。
ので、ＳＲＡＭに無駄が生じるという欠点又はデータ応
答が遅いという欠点を除去するために、最近参照された
ウェイ番号を保持するＭＲＵ回路（ＲＡＭ）を加え、ほ
とんどの場合に高速にキャッシュをアクセス可能とする
キャッシュ制御方式を提供することを目的とするもので
ある。
【０００６】
【課題を解決するための手段】本発明のキャッシュ制御
方式は、主記憶装置に記憶されたデータの写しを保持す
るキャッシュデータ部と、当該キャッシュデータ部に保
持されたデータのアクセス情報を保持するキャッシュデ
ィレクトリ部と、アクセスアドレスが当該キャッシュデ
ィレクトリ部に保持されたアクセス情報にヒットした場
合にキャッシュヒット信号を出力するキャッシュヒット
判定部と、当該キャッシュヒット判定部から出力される
キャッシュヒット信号から前記キャッシュディレクトリ
部のウェイ番号を選択するディレクトリ選択信号を生成
するエンコーダと、前記キャッシュディレクトリ部の最
近にアクセスしたウェイ番号を記憶し、当該ウェイ番号
に対応したＭＲＵ信号を出力する記憶手段と、当該記憶
手段から出力されるＭＲＵ信号と、前記エンコーダによ
り生成されるディレクトリ選択信号とを比較し、これら
の信号が一致する場合には、ＭＲＵ一致信号を出力する
比較手段と、当該比較手段からＭＲＵ一致信号が出力さ
れる場合には、予めＭＲＵ信号でアクセスしておいたキ
ャッシュデータ部からのデータを有効とし、当該ＭＲＵ
一致信号が出力されない場合には、前記ディレクトリ選
択信号でキャッシュデータ部をアクセスしたデータを有
効とするデータ選択手段とから成ることを特徴とするも
のである。
方式は、主記憶装置に記憶されたデータの写しを保持す
るキャッシュデータ部と、当該キャッシュデータ部に保
持されたデータのアクセス情報を保持するキャッシュデ
ィレクトリ部と、アクセスアドレスが当該キャッシュデ
ィレクトリ部に保持されたアクセス情報にヒットした場
合にキャッシュヒット信号を出力するキャッシュヒット
判定部と、当該キャッシュヒット判定部から出力される
キャッシュヒット信号から前記キャッシュディレクトリ
部のウェイ番号を選択するディレクトリ選択信号を生成
するエンコーダと、前記キャッシュディレクトリ部の最
近にアクセスしたウェイ番号を記憶し、当該ウェイ番号
に対応したＭＲＵ信号を出力する記憶手段と、当該記憶
手段から出力されるＭＲＵ信号と、前記エンコーダによ
り生成されるディレクトリ選択信号とを比較し、これら
の信号が一致する場合には、ＭＲＵ一致信号を出力する
比較手段と、当該比較手段からＭＲＵ一致信号が出力さ
れる場合には、予めＭＲＵ信号でアクセスしておいたキ
ャッシュデータ部からのデータを有効とし、当該ＭＲＵ
一致信号が出力されない場合には、前記ディレクトリ選
択信号でキャッシュデータ部をアクセスしたデータを有
効とするデータ選択手段とから成ることを特徴とするも
のである。
【０００７】
【作用】本発明のキャッシュ制御方式においては、エン
コーダによりキャッシュヒット判定部から出力されるキ
ャッシュヒット信号からキャッシュディレクトリ部のウ
ェイ番号を選択するディレクトリ選択信号を生成する。
一方、キャッシュディレクトリ部の最近にアクセスした
ウェイ番号を記憶手段に記憶し、当該ウェイ番号に対応
したＭＲＵ信号を出力する。そして、当該記憶手段から
出力されるＭＲＵ信号と、前記エンコーダにより生成さ
れるディレクトリ選択信号とを比較手段により比較し、
これらの信号が一致する場合には、ＭＲＵ一致信号を出
力する。データ選択手段は、当該比較手段からＭＲＵ一
致信号が出力される場合には、予めＭＲＵ信号でアクセ
スしておいたキャッシュデータ部からのデータを有効と
し、当該ＭＲＵ一致信号が出力されない場合には、ディ
レクトリ選択信号でキャッシュデータ部をアクセスした
データを有効とする。
コーダによりキャッシュヒット判定部から出力されるキ
ャッシュヒット信号からキャッシュディレクトリ部のウ
ェイ番号を選択するディレクトリ選択信号を生成する。
一方、キャッシュディレクトリ部の最近にアクセスした
ウェイ番号を記憶手段に記憶し、当該ウェイ番号に対応
したＭＲＵ信号を出力する。そして、当該記憶手段から
出力されるＭＲＵ信号と、前記エンコーダにより生成さ
れるディレクトリ選択信号とを比較手段により比較し、
これらの信号が一致する場合には、ＭＲＵ一致信号を出
力する。データ選択手段は、当該比較手段からＭＲＵ一
致信号が出力される場合には、予めＭＲＵ信号でアクセ
スしておいたキャッシュデータ部からのデータを有効と
し、当該ＭＲＵ一致信号が出力されない場合には、ディ
レクトリ選択信号でキャッシュデータ部をアクセスした
データを有効とする。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のキャッシュ制御方式の実
施例の説明図である。図示の装置は、キャッシュデータ
部１と、キャッシュディレクトリ部２と、キャッシュヒ
ット判定部３と、エンコーダ４と、記憶手段５と、比較
手段６と、データ選択手段９とから成る。キャッシュデ
ータ部１は、ＲＡＭ（ランダム・アクセス・メモリ）等
から成り、図示しない主記憶装置に記憶されたデータの
写しを転送して保持する。キャッシュディレクトリ部２
は、キャッシュデータ部１に保持されたデータのアクセ
ス情報を保持する。この情報には、データが有効か無効
かを示すＶビットと、キャッシュデータ部１のウェイ番
号が含まれている。
に説明する。図１は、本発明のキャッシュ制御方式の実
施例の説明図である。図示の装置は、キャッシュデータ
部１と、キャッシュディレクトリ部２と、キャッシュヒ
ット判定部３と、エンコーダ４と、記憶手段５と、比較
手段６と、データ選択手段９とから成る。キャッシュデ
ータ部１は、ＲＡＭ（ランダム・アクセス・メモリ）等
から成り、図示しない主記憶装置に記憶されたデータの
写しを転送して保持する。キャッシュディレクトリ部２
は、キャッシュデータ部１に保持されたデータのアクセ
ス情報を保持する。この情報には、データが有効か無効
かを示すＶビットと、キャッシュデータ部１のウェイ番
号が含まれている。
【０００９】キャッシュヒット判定部３は、比較器３１
〜３４と、アンド回路４１〜４４とから成る。比較器３
１〜３４は、アクセスアドレス１８の上位アドレスと、
キャッシュディレクトリ部２の各ウェイ番号に対応して
格納されたアドレスとを比較する。アンド回路４１〜４
４は、キャッシュディレクトリ部２の各ウェイ番号に対
応して格納されたＶビットが有効であり、且つ比較器３
１〜３４の比較の結果、アドレスが一致した場合に、キ
ャッシュヒット信号を出力する。即ち、アクセスアドレ
ス１８がキャッシュディレクトリ部２に保持されたアク
セス情報にヒットした場合にキャッシュヒット信号を出
力する。
〜３４と、アンド回路４１〜４４とから成る。比較器３
１〜３４は、アクセスアドレス１８の上位アドレスと、
キャッシュディレクトリ部２の各ウェイ番号に対応して
格納されたアドレスとを比較する。アンド回路４１〜４
４は、キャッシュディレクトリ部２の各ウェイ番号に対
応して格納されたＶビットが有効であり、且つ比較器３
１〜３４の比較の結果、アドレスが一致した場合に、キ
ャッシュヒット信号を出力する。即ち、アクセスアドレ
ス１８がキャッシュディレクトリ部２に保持されたアク
セス情報にヒットした場合にキャッシュヒット信号を出
力する。
【００１０】エンコーダ４は、キャッシュヒット判定部
３から出力されるキャッシュヒット信号からディレクト
リ選択信号を生成する。即ち、エンコーダ４は、ウェイ
番号０〜４のいずれかがヒットした場合に、そのヒット
したウェイ番号を出力する。記憶手段５は、小容量のＲ
ＡＭで構成されている。このため、この記憶手段５は、
高速で動作する。この記憶手段５は、キャッシュディレ
クトリ部２の最近にアクセスしたウェイ番号を記憶す
る。そして、当該ウェイ番号に対応したＭＲＵ信号を出
力する。ここに、ＭＲＵとは、最も最近にアクセスされ
たことを意味する略号である。比較手段６は、記憶手段
５から出力されるＭＲＵ信号と、エンコーダ４により生
成されるディレクトリ選択信号とを比較する。そして、
これらの信号が一致する場合には、ＭＲＵ一致信号を出
力する。
３から出力されるキャッシュヒット信号からディレクト
リ選択信号を生成する。即ち、エンコーダ４は、ウェイ
番号０〜４のいずれかがヒットした場合に、そのヒット
したウェイ番号を出力する。記憶手段５は、小容量のＲ
ＡＭで構成されている。このため、この記憶手段５は、
高速で動作する。この記憶手段５は、キャッシュディレ
クトリ部２の最近にアクセスしたウェイ番号を記憶す
る。そして、当該ウェイ番号に対応したＭＲＵ信号を出
力する。ここに、ＭＲＵとは、最も最近にアクセスされ
たことを意味する略号である。比較手段６は、記憶手段
５から出力されるＭＲＵ信号と、エンコーダ４により生
成されるディレクトリ選択信号とを比較する。そして、
これらの信号が一致する場合には、ＭＲＵ一致信号を出
力する。
【００１１】選択手段７は、アドレスを受付けたタイミ
ングのみＭＲＵ信号をキャッシュデータ部１に出力す
る。その他のタイミングでは、ディレクトリ選択信号を
キャッシュデータ部１に出力する。選択手段切換器８
は、選択手段７を上記のように動作させるため、アクセ
スアドレス１８を入力し、これに対応した制御信号を選
択手段７の制御端子に入力する。データ選択手段９は、
比較手段６からＭＲＵ一致信号が出力される場合には、
予めＭＲＵ信号でアクセスしておいたキャッシュデータ
部１からのデータを有効とする。一方、当該ＭＲＵ一致
信号が出力されない場合には、ディレクトリ選択信号で
キャッシュデータ部１をアクセスしたデータを有効とす
る。即ち、データ選択手段９は、ＭＲＵ一致信号がオン
ならば、そのタイミング中に入ってくる応答データをヒ
ットデータとして送出する。一方、ＭＲＵ一致信号がオ
フならば、そのタイミング中に入ってくる応答データを
無効にして、次のタイミングで入ってくる応答データを
ヒットデータとして送出する。以上のように、本発明に
係る装置は、図３に示す従来の装置に、記憶手段５と、
選択手段７と、比較手段６とを追加し、セットアドレス
を入力すると、ＭＲＵ信号が選択手段７と比較手段６と
に入力されるようにしたものである。
ングのみＭＲＵ信号をキャッシュデータ部１に出力す
る。その他のタイミングでは、ディレクトリ選択信号を
キャッシュデータ部１に出力する。選択手段切換器８
は、選択手段７を上記のように動作させるため、アクセ
スアドレス１８を入力し、これに対応した制御信号を選
択手段７の制御端子に入力する。データ選択手段９は、
比較手段６からＭＲＵ一致信号が出力される場合には、
予めＭＲＵ信号でアクセスしておいたキャッシュデータ
部１からのデータを有効とする。一方、当該ＭＲＵ一致
信号が出力されない場合には、ディレクトリ選択信号で
キャッシュデータ部１をアクセスしたデータを有効とす
る。即ち、データ選択手段９は、ＭＲＵ一致信号がオン
ならば、そのタイミング中に入ってくる応答データをヒ
ットデータとして送出する。一方、ＭＲＵ一致信号がオ
フならば、そのタイミング中に入ってくる応答データを
無効にして、次のタイミングで入ってくる応答データを
ヒットデータとして送出する。以上のように、本発明に
係る装置は、図３に示す従来の装置に、記憶手段５と、
選択手段７と、比較手段６とを追加し、セットアドレス
を入力すると、ＭＲＵ信号が選択手段７と比較手段６と
に入力されるようにしたものである。
【００１２】次に、上述した装置の動作を説明する。図
４は、ＭＲＵ一致信号がオンの場合の動作を説明するタ
イムチャートであり、図５は、ＭＲＵ一致信号がオフの
場合の動作を説明するタイムチャートである。図示のよ
うに、第１のタイミングでは、高速で動作する記憶手段
５から選択手段７を介して出力されるＭＲＵ信号により
即時にキャッシュデータ部１をアクセスし、当該キャッ
シュデータ部１からデータ選択手段９を介してデータを
出力する。
４は、ＭＲＵ一致信号がオンの場合の動作を説明するタ
イムチャートであり、図５は、ＭＲＵ一致信号がオフの
場合の動作を説明するタイムチャートである。図示のよ
うに、第１のタイミングでは、高速で動作する記憶手段
５から選択手段７を介して出力されるＭＲＵ信号により
即時にキャッシュデータ部１をアクセスし、当該キャッ
シュデータ部１からデータ選択手段９を介してデータを
出力する。
【００１３】これにより、ＭＲＵ一致信号が有効（オ
ン）ならば、第１のタイミングで出力した先行データを
ヒットデータとし、次の第１のタイミングに移行する。
逆に、ＭＲＵ一致信号が無効（オフ）ならば、第１のタ
イミングでの先行データをデータ選択手段９によりキャ
ンセルして、第２のタイミングで出力される従来動作
（図３参照）によるヒットデータを有効とする。この場
合、最近参照されたデータが再びアクセスされる可能性
が高いので、ＭＲＵ一致信号が有効になる確率が高く、
第１のタイミングのみでデータのアクセスが終了する可
能性が高くなる。
ン）ならば、第１のタイミングで出力した先行データを
ヒットデータとし、次の第１のタイミングに移行する。
逆に、ＭＲＵ一致信号が無効（オフ）ならば、第１のタ
イミングでの先行データをデータ選択手段９によりキャ
ンセルして、第２のタイミングで出力される従来動作
（図３参照）によるヒットデータを有効とする。この場
合、最近参照されたデータが再びアクセスされる可能性
が高いので、ＭＲＵ一致信号が有効になる確率が高く、
第１のタイミングのみでデータのアクセスが終了する可
能性が高くなる。
【００１４】
【発明の効果】以上説明したように、本発明のキャッシ
ュ制御方式によれば、小容量で高速の記憶手段等を用い
てキャッシュデータ部のアクセス制御にＭＲＵ信号を加
えるようにしたので、データアクセスの生じるほとんど
の場合において、キャッシュデータ部を構成するＳＲＡ
Ｍの無駄を生じることなく、ヒットデータの応答時間の
短縮を図ることができる。
ュ制御方式によれば、小容量で高速の記憶手段等を用い
てキャッシュデータ部のアクセス制御にＭＲＵ信号を加
えるようにしたので、データアクセスの生じるほとんど
の場合において、キャッシュデータ部を構成するＳＲＡ
Ｍの無駄を生じることなく、ヒットデータの応答時間の
短縮を図ることができる。
【図１】本発明のキャッシュ制御方式の実施例のブロッ
ク図である。
ク図である。
【図２】従来のキャッシュ制御方式の一例の説明図であ
る。
る。
【図３】従来のキャッシュ制御方式の他の例の説明図で
ある。
ある。
【図４】ＭＲＵ一致信号がオンの場合の動作を説明する
タイムチャートである。
タイムチャートである。
【図５】ＭＲＵ一致信号がオフの場合の動作を説明する
タイムチャートである。
タイムチャートである。
１ キャッシュデータ部 ２ キャッシュディレクトリ部 ３ キャッシュヒット判定部 ４ エンコーダ ５ 記憶手段 ６ 比較手段 ７ 選択手段 ８ 選択手段切換器 ９ データ選択手段
Claims (1)
- 【請求項１】 主記憶装置に記憶されたデータの写しを
保持するキャッシュデータ部と、 当該キャッシュデータ部に保持されたデータのアクセス
情報を保持するキャッシュディレクトリ部と、 アクセスアドレスが当該キャッシュディレクトリ部に保
持されたアクセス情報にヒットした場合にキャッシュヒ
ット信号を出力するキャッシュヒット判定部と、 当該キャッシュヒット判定部から出力されるキャッシュ
ヒット信号から前記キャッシュディレクトリ部のウェイ
番号を選択するディレクトリ選択信号を生成するエンコ
ーダと、 前記キャッシュディレクトリ部の最近にアクセスしたウ
ェイ番号を記憶し、当該ウェイ番号に対応したＭＲＵ信
号を出力する記憶手段と、 当該記憶手段から出力されるＭＲＵ信号と、前記エンコ
ーダにより生成されるディレクトリ選択信号とを比較
し、これらの信号が一致する場合には、ＭＲＵ一致信号
を出力する比較手段と、 当該比較手段からＭＲＵ一致信号が出力される場合に
は、予めＭＲＵ信号でアクセスしておいたキャッシュデ
ータ部からのデータを有効とし、当該ＭＲＵ一致信号が
出力されない場合には、前記ディレクトリ選択信号でキ
ャッシュデータ部をアクセスしたデータを有効とするデ
ータ選択手段とから成ることを特徴とするキャッシュ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306847A JPH05120135A (ja) | 1991-10-25 | 1991-10-25 | キヤツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306847A JPH05120135A (ja) | 1991-10-25 | 1991-10-25 | キヤツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120135A true JPH05120135A (ja) | 1993-05-18 |
Family
ID=17961973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306847A Pending JPH05120135A (ja) | 1991-10-25 | 1991-10-25 | キヤツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120135A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981457A (ja) * | 1995-09-18 | 1997-03-28 | Nec Corp | キャッシュ記憶制御装置 |
| US5897651A (en) * | 1995-11-13 | 1999-04-27 | International Business Machines Corporation | Information handling system including a direct access set associative cache and method for accessing same |
| JP2003519835A (ja) * | 2000-01-03 | 2003-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ウェイ予測がミスした時にサーチを方向付けるための、予測されないウェイからの部分的なタグを提供するキャッシュ |
| JP2010097557A (ja) * | 2008-10-20 | 2010-04-30 | Toshiba Corp | セットアソシアティブ方式のキャッシュ装置及びキャッシュ方法 |
| JP2012123719A (ja) * | 2010-12-10 | 2012-06-28 | Hitachi Ltd | プログラマブルコントローラ |
-
1991
- 1991-10-25 JP JP3306847A patent/JPH05120135A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981457A (ja) * | 1995-09-18 | 1997-03-28 | Nec Corp | キャッシュ記憶制御装置 |
| US5897651A (en) * | 1995-11-13 | 1999-04-27 | International Business Machines Corporation | Information handling system including a direct access set associative cache and method for accessing same |
| JP2003519835A (ja) * | 2000-01-03 | 2003-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ウェイ予測がミスした時にサーチを方向付けるための、予測されないウェイからの部分的なタグを提供するキャッシュ |
| JP2010097557A (ja) * | 2008-10-20 | 2010-04-30 | Toshiba Corp | セットアソシアティブ方式のキャッシュ装置及びキャッシュ方法 |
| JP2012123719A (ja) * | 2010-12-10 | 2012-06-28 | Hitachi Ltd | プログラマブルコントローラ |
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