JPH06314241A

JPH06314241A - 高速半導体記憶装置及び高速連想記憶装置

Info

Publication number: JPH06314241A
Application number: JP5218918A
Authority: JP
Inventors: Naoyuki Fukuda; 尚行福田; Yukihiro Yoshida; 幸弘吉田; Noboru Kubo; 登久保; Kazuo Kinoshita; 一生木下
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-03-04
Filing date: 1993-09-02
Publication date: 1994-11-08
Also published as: US5619676A

Abstract

(57)【要約】【目的】キャッシュメモリの容量をメモリセルアレイ
の容量に比較して、縮小し、装置を小型化する。キャッ
シュミスヒットを低減し、キャッシュヒット率を向上さ
せる。【構成】閾値よりも平均キャッシュヒット率が低下し
たとき、メモリセル１０からキャッシュメモリ１２へデ
ータを転送させるためのデータ転送要求信号を発生する
キャッシュコントローラ１５を備えている。この信号を
受けると、予測コントローラ１７は、メモリセル１０か
らキャッシュメモリ１２へ転送させるべきデータ群の先
頭アドレスを予測決定する。予測は、あらかじめ設定さ
れたアドレス変更予測式及び過去複数サイクルの入力ア
ドレスに基づいて、実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速度でデータを読み
出すことの出来る高速記憶装置に関し、特に、キャッシ
ュメモリを有する高速半導体記憶装置及び高速連想記憶
装置に関する。

【０００２】

【従来の技術】半導体記憶装置について、高速動作のた
めの種々の技術が開発されている。このような技術とし
て、例えば、次の技術が知られている。

【０００３】（１）ページモードと呼ばれる高速アクセ
ス技術ダイナミックラム（ＤＲＡＭ）等のメモリにおいては、
センスアンプが、同一ロウアドレスに対するデータを保
持するためのラッチを有していると、センスアンプによ
るセンス動作が完了した時点で、例えば、ｎビットのデ
ータが対応するｎビットのセンスアンプ内に保持され
る。このｎビットのデータは、列（コラム）アドレスを
変えることによって高速に選択し出力され得る。

【０００４】高速ページモードアドレッシング技術によ
れば、最初に行（ロウ）アドレスを内部的にラッチした
うえで、それ以降は、コラムアドレスを変更することに
より、一連のメモリ動作が実行される。最初のロウアド
レスのラッチは、ＲＡＳ信号の立ち下がりにより行う。
この技術によれば、あるコラムアドレスによって、その
コラムアドレスに対応するコラムラインを介してデータ
の読みだしを行ったあと、次に、他のコラムアドレスに
よって、そのコラムアドレスに対応するコラムラインを
介してデータの読みだしが行われる。この一連の動作
が、ロウアドレスを一定にしたまま実行される。

【０００５】このような高速ページモード技術によれ
ば、例えば、１キロ×１キロビット構成を有するＤＲＡ
Ｍにおいて、ノーマルモードでのサイクルタイムが１５
５ｎｓであるとすると、入力アドレスが同一ロウ内にあ
るとき、１ｋのコラムアドレスに対して５０ｎｓのサイ
クルタイムでランダムアクセスが可能となる。

【０００６】（２）キャッシュメモリを利用する技術キャッシュメモリを利用する技術によれば、タグとデー
タとを高速キャッシュメモリ内に格納しておき、入力ア
ドレスを、まず、キャッシュメモリ内のタグと比較す
る。入力アドレスとタグとが一致したとき、なすわち、
入力アドレスに対応するデータがキャッシュメモリ内に
記憶されているとき、そのデータをキャッシュメモリか
ら出力させる。その結果、高速のデータ読みだしが可能
となる。

【０００７】このキャッシュメモリを利用する技術を改
良した技術を採用する高速半導体記憶装置として、米国
のＲａｍｂｕｓ社の開発したＲＤＲＡＭが知られてい
る。このＲＤＲＡＭは、マスタ部分と、スレーブ（ＲＤ
ＲＡＭ）部分と、Ｒａｍｂｕｓチャネル部分とを備えて
いる。ＲＤＲＡＭは、ＤＲＡＭのセンスアンプをキャッ
シュメモリとして使用する。

【０００８】このＲＤＲＡＭによれば、例えば、４メガ
ビットＤＲＡＭについて、キャッシュメモリとして利用
できる１ページの大きさは、８キロビットになる。すな
わち、１チップ当たり、２ページ分のキャッシュメモリ
を備えることができる。これは、通常の４メガビットＤ
ＲＡＭの高速ページモードで使用するセンスアンプサイ
ズの４倍の大きさの容量を実現している。Ｒａｍｂｕｓ
チャネルは、マスタ部分とＲＤＲＡＭとを接続し、９ビ
ットで、５００メガバイト／秒の転送速度を達成する。
これは、通常のＤＲＡＭの動作速度の１０倍程度の高速
動作である。

【０００９】上記ＲＤＲＡＭ以外にも、シンクロナスＤ
ＲＡＭやキャッシュＤＲＡＭが報告されている。

【００１０】連想記憶装置とは、データ記憶領域に蓄積
されているデータの中から検索キーワードに照合するデ
ータを高速に検索することを目的とするものである。こ
のような連想記憶装置は、記憶内容によるアドレシン
グ、データ記憶領域への検索キーワードの同時配分、検
索キーワードとマスクとを用いた比較の並列処理、照合
結果の検知と検索とを行う。このような連想記憶装置
は、例えば「IEEE Computer」の1989年7月号の第51頁か
ら第64頁に記載されている論文（「Content Addressabl
e and Associate Memory」）に記載されている。

【００１１】従来、連想記憶を実現するアーキテクチャ
としては、ビットシリアル方式、バイトシリアル方式、
ワードシリアル方式、及び分散論理メモリが知られてい
る。ビットシリアル方式では、データの記憶領域への登
録と検索とをビット単位で行う。バイトシリアル方式で
は、データの記憶領域への登録と検索とをバイト単位で
行う。ワードシリアル方式では、分散論理メモリに比較
して、ロジック部分の規模を小さくすることができ、高
密度の設計が可能となる。大規模な連想メモリには、ビ
ットシリアル方式、バイトシリアル方式、及びワードシ
リアル方式が適しているとされている。

【００１２】図１５は、従来の連想記憶装置の構成を模
式的に示している。この連想記憶装置は、検索対象とな
るデータとしてＭ個のＷｏｒｄ１〜ＷｏｒｄＭを格納す
るための記憶領域８０１を備えている。探索キーワード
は、キーワードレジスタ８０２に格納されている。ま
た、ビット単位のマスクパターンがマスクレジスタ８０
３に格納されている。

【００１３】記憶領域８０１に格納されているデータと
探索キーワードとの照合は、記憶領域８０１とマスクレ
ジスタ８０３とに接続されている照合部８０４内にて実
行される。照合部８０４は、Ｍビットの照合フラグ用レ
ジスタ８０５が接続されている。照合フラグ用レジスタ
８０５には、照合の結果として、照合フラグが書き込ま
れる。照合フラグ用レジスタ８０５には、照合フラグを
判定する照合フラグ用判定回路８０６が接続されてい
る。連想記憶装置は、さらに、記憶領域８０１に接続さ
れた検索回路８０７と、検索回路８０７に接続された出
力レジスタ８０８とを備えている。

【００１４】以下に、ビットシリアル方式で連想記憶探
索を行う場合の、この連想記憶装置の動作を説明する。
まず、探索キーワードとマスクパターンとがキーワード
レジスタ８０２とマスクレジスタ８０３とから照合部８
０４へ入力される。一方、探索対象となるデータが記憶
領域８０１と照合部８０４とに入力される。ここで、探
索対象となるデータはＭ個のＷｏｒｄ１〜ＷｏｒｄＭで
あり、これらＭ個のＷｏｒｄの各々は、ビット単位で並
列に照合部８０４に入力される。

【００１５】照合部８０４は、各ワードに対応するＭ個
の照合回路を含んでおり、各照合回路には探索キーワー
ドと探索対象データとがビット単位で入力される。この
照合回路は、照合されるビットの全てが一致した場合に
１を出力し、照合されるビットの一つでも不一致の場
合、０を出力するように構成されている。各照合回路の
出力は、照合フラグ用レジスタ８０５の各ビットに対応
し、その結果、探索キーワードと一致したワードに対応
する照合用フラグレジスタ８０５のビットにのみフラグ
がたつ。照合フラグ用レジスタ８０５の各ビットには、
各ワードに一対一に対応するレジスタアドレスが付与さ
れる。

【００１６】照合フラグ用判定回路８０６は、照合フラ
グ用レジスタ８０５の各ビットの値が１のレジスタアド
レスを出力する。検索回路８０７は照合したレジスタア
ドレスを受け取り、記憶領域８０１の該アドレスでの内
容を読み出した後、その内容を出力レジスタ８０８に出
力する。この例では、ビットシリアル方式での照合を示
したが、バイト単位もしくはワード単位での照合も同様
に実現される。

【００１７】

【発明が解決しようとする課題】上述の高速半導体記憶
装置においては、次のような問題がある。

【００１８】（１）ページモードと呼ばれる高速アクセ
ス技術の欠点入力アドレスが、同一のロウ内にないとき、アクセス速
度が著しく低下する。（２）キャッシュメモリを利用する技術の欠点同一の入力アドレスが複数回入力された場合、その入力
アドレスについて２度目以降のアクセスが高速化され
る。初めて入力されたアドレスについては、高速アクセ
ス可能なラッチ、若しくはＲＡＭにデータがない場合が
発生し得る。そのようなとき、メモリセルアレイへ再度
アクセスが実行され、動作速度は、１／３から１／５に
低下してしまう。キャッシュヒット率を向上させるため
には、キャッシュメモリの容量を大きくする必要が生
じ、半導体記憶装置を高価なものにしてしまう。

【００１９】また、連想記憶装置を高速化するために、
キャッシュメモリを利用する従来技術を採用しても、上
記した理由により、それほど高速に動作させることはで
きない。

【００２０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、キャッシュ
メモリの性能を活用し、キャッシュヒット率が向上させ
た安価な高速半導体記憶装置及び高速連想記憶装置を提
供することにある。

【００２１】

【課題を解決するための手段】本発明の高速半導体記憶
装置は、データを記憶する複数のメモリセル、及び該複
数のメモリセルに記憶されている該データの一部を記憶
するためのキャッシュメモリを有する１以上のメモリモ
ジュールを備えた高速半導体記憶装置であって、該装置
は、更に、入力アドレスに対応するデータが該キャッシ
ュメモリ内に記憶されているか否かを判定し、その判定
の結果、該データが該キャッシュメモリ内に記憶されて
いるときは、該データを該キャッシュメモリから出力さ
せ、また、該データが該キャッシュメモリ内に記憶され
ていないときは、該データを該複数のメモリセルから読
み出させるとともに、該データを該キャッシュメモリ内
に記憶させることによって、該キャッシュメモリ内の記
憶内容を更新するキャッシュコントローラを備えてお
り、該キャッシュコントローラは、平均キャッシュヒッ
ト率を求めるヒット率カウンタと、所望の閾値を記憶
し、該閾値と該平均キャッシュヒット率とを比較する比
較器と、を備えており、該閾値よりも該平均キャッシュ
ヒット率が低いときは、該メモリセルから該キャッシュ
メモリへデータを転送させるためのデータ転送要求信号
を発生し、そのことにより上記目的が達成される。

【００２２】ある実施例では、前記データ転送要求信号
を受け取ると、前記メモリセルから前記キャッシュメモ
リへ転送させるべきデータの最初のアドレスを決定する
予測コントローラを備えている。

【００２３】ある実施例では、前記予測コントローラ
は、過去複数サイクルの前記入力アドレスを記憶し得る
シフトレジスタを有しており、あらかじめ設定されたア
ドレス変更予測式及び該過去複数サイクルの該入力アド
レスに基づいて、前記メモリセルから前記キャッシュメ
モリへ転送させるべき前記データの前記最初のアドレス
を決定する。

【００２４】ある実施例では、さらに、キャッシュメモ
リサイズ設定用レジスタを備えており、該キャッシュメ
モリサイズ設定用レジスタは、前記キヤッシュメモリの
記憶容量のサイズとバンク数とを初期設定することがで
きる。

【００２５】本発明の高速連想記憶装置は、データを記
憶する複数のメモリセル、及び該複数のメモリセルに記
憶されている該データの一部を記憶するためのキャッシ
ュメモリを有する１以上のメモリモジュールを備えた高
速連想記憶装置であって、該装置は、更に、入力データ
と入力マスクパターンとを、記憶されているデータと照
合するための照合手段と、該入力データと照合一致する
データが該キャッシュメモリ内に記憶されているか否か
を判定し、その判定の結果、該データが該キャッシュメ
モリ内に記憶されていないときは、該データを該複数の
メモリセルから読み出させるとともに、該データを該キ
ャッシュメモリ内に記憶させることによって、該キャッ
シュメモリ内の記憶内容を更新するキャッシュコントロ
ーラと、平均キャッシュヒット率を求めるヒット率カウ
ンタと、を備えており、該ヒット率カウンタは、所望の
閾値を記憶し、該閾値と該平均キャッシュヒット率とを
比較する比較器と、を備えており、該閾値よりも該平均
キャッシュヒット率が低いときは、該メモリセルから該
キャッシュメモリへデータを転送させるためのデータ転
送要求信号を発生し、そのことにより上記目的が達成さ
れる。

【００２６】ある実施例では、前記データ転送要求信号
を受け取ると、前記メモリセルから前記キャッシュメモ
リへ転送させるべきデータを決定する予測コントローラ
を備えている。

【００２７】ある実施例では、前記予測コントローラ
は、過去複数サイクルの前記入力データに一致照合した
データのレジスタを有しており、該過去複数サイクルの
該データに基づいて、前記メモリセルから前記キャッシ
ュメモリへ転送させるべき前記データを決定する。

【００２８】ある実施例では、キャッシュメモリサイズ
設定用レジスタを備えており、該キャッシュメモリサイ
ズ設定用レジスタは、前記キヤッシュメモリの記憶容量
のサイズとバンク数とを初期設定することができる。

【００２９】

【作用】キャッシュメモリを有する本発明の高速半導体
記憶装置では、キャッシュコントローラが、入力アドレ
スに対応するデータがキャッシュメモリ内に記憶されて
いるか否かを、まず判定する。データがキャッシュメモ
リ内に記憶されていないときは、データをメモリセルか
ら読み出させる。データがキャッシュメモリ内に記憶さ
れているときは、キャッシュメモリからそのデータを読
みだす。こうして、キャッシュヒット時には、高速のデ
ータ読みだしが達成される。

【００３０】本発明では、ヒット率カウンタにより、平
均キャッシュヒット率が求められる。平均キャッシュヒ
ット率が所望の閾値よりも低いとき、メモリセルからキ
ャッシュメモリへデータを転送させるためのデータ転送
要求信号がキャッシュコントロまーラから送出される。
このデータ転送要求信号を受け取ると、予測コントロー
ラは、メモリセルからキャッシュメモリへ転送させるべ
きデータの最初のアドレスを決定する。そして、そのア
ドレスを先頭とする一連のアドレスについて、データが
キャッシュメモリへ転送される。このデータ群は、その
後のキャッシュヒット率を向上させるように予測選択さ
れる。このようにして、本発明では、キャッシュメモリ
の記憶内容を予測更新するため、キャッシュメモリのミ
スヒットを減少させることができる。

【００３１】予測コントローラが、過去複数サイクルの
入力アドレスを記憶し得るシフトレジスタを有している
と、あらかじめ設定されたアドレス変更予測式と過去複
数サイクルの入力アドレスに基づいて、メモリセルから
キャッシュメモリへ転送させるべきデータの最初のアド
レスを決定することができる。

【００３２】また、キャッシュメモリを有する本発明の
高速連想記憶装置では、キャッシュコントローラが、入
力データに対応するデータ（以下、「連想内容」と称す
る）がキャッシュメモリ内に記憶されているか否かを、
まず判定する。データがキャッシュメモリ内に記憶され
ていないときは、データをメモリセルから読み出させ
る。データがキャッシュメモリ内に記憶されているとき
は、キャッシュメモリからそのデータを読み出す。こう
して、キャッシュヒット時には、高速のデータ読み出し
が達成される。

【００３３】本発明では、ヒット率カウンタにより、平
均キャッシュヒット率が求められる。平均キャッシュヒ
ット率が所望の閾値よりも低いとき、メモリセルからキ
ャッシュメモリへデータを転送させるためのデータ転送
要求信号がヒット率カウンタから予測コントローラへ送
出される。このデータ転送要求信号を受け取ると、予測
コントローラは、メモリセルからキャッシュメモリへ転
送させるべきデータを決定する。そして、そのデータを
連想内容とする一連のデータがキャッシュメモリへ転送
される。このデータ群は、その後のキャッシュヒット率
を向上させるように予測選択される。このようにして、
本発明では、キャッシュメモリの記憶内容を予測更新す
るため、キャッシュメモリのミスヒットを減少させるこ
とができる。

【００３４】予測コントローラが、過去複数サイクルの
入力データを記憶し得るシフトレジスタを有している
と、あらかじめ設定されたデータパターン予測式と過去
複数サイクルの入力データに基づいて、メモリセルから
キャッシュメモリへ転送させるべきデータを決定するこ
とができる。

【００３５】

【実施例】以下に、本発明を実施例について説明する。

【００３６】（実施例１）図１を参照して、まず、本実
施例の高速半導体記憶装置の構成の概略を説明する。本
高速メモリは、複数のメモリモジュール１、２、…、Ｎ
を備えている。以下において、図１中の最左のメモリモ
ジュールから右に数えてｉ番目のメモリモジュールを、
ｉ番目メモリモジュールと称する。各メモリモジュール
は、データを記憶する通常のメモリセルアレイ１０と、
そのメモリセルアレイ１０に記憶されているデータの一
部を記憶するためのキャッシュメモリ１２と、メモリセ
ルアレイ１０からキャッシュメモリ１２へデータを転送
するデータ転送回路１１と含んでいる。これらの基本的
内部構成は、従来のものと同様である。メモリセルアレ
イ１０を構成する各メモリセルは、ＲＯＭ用セルであっ
てもＲＡＭ用セルであってもよい。

【００３７】図１では、簡単のため、３個のメモリモジ
ュールが示されているが、本実施例に用いられているメ
モリモジュールの数は１６個である（Ｎ＝１６）。本実
施例の各メモリセルアレイ１０の容量（記憶ビット数）
は１メガビットである。結果として、本メモリの容量は
１６メガビットとなる。また、各キャッシュメモリ１２
の容量は、１キロビットである。データが１バイト単位
で読みだされるとすると、アドレス空間の大きさは、２
¹⁷となる。これらの数値は、本実施例の値に限定される
ものではなく、任意に設定され得る。

【００３８】アドレスバスを通じて本半導体記憶装置に
入力されるアドレス信号（以下、「入力アドレスＡ」と
する）は、アドレスバッファ１３、アドレスデコーダ１
４、キャッシュコントローラ１５を介して、各メモリモ
ジュールに伝達される。アドレスデコーダ１４によりア
ドレス信号はデコードされる。メモリモジュールから読
みだされたデータは、出力バッファ（不図示）を介して
出力される。これらの点について、本実施例の構成は従
来の構成と同様である。

【００３９】以下に、キャッシュコントローラ１５につ
いて、その構成及び機能を詳述する。

【００４０】図１に示されているように、本実施例のキ
ャッシュコントローラ１５は、各メモリモジュールのメ
モリセルアレイ１０及びキャッシュメモリ１２に並列に
接続されている。キャッシュコントローラ１５は、アド
レスデコーダ１４によりデコードされた入力アドレスＡ
（すなわち、入力アドレスＡに対応するデータ）がキャ
ッシュメモリ１２内に記憶されているか否かを判定する
機能を有している。その判定の結果、データがキャッシ
ュメモリ１２内に記憶されているとき（「キャッシュヒ
ット」のとき）は、そのデータをキャッシュメモリ１２
から出力させる。このとき、メモリセルアレイ１０から
データを読みだすよりも、高速度でデータを読み出すこ
とができる。

【００４１】図２を参照しながら、上記判定の方法を説
明する。まず、入力アドレスＡがアドレスレジスタ２０
０に入力されると、入力アドレスＡのうち、ＬＳＢから
ｎビット目迄のｎビットについて、キャッシュメモリ１
２に記憶されているタグメモリのタグアドレスが検索さ
れる。入力アドレスＡのうち、ＬＳＢからｎビット目迄
のｎビットと一致するタグアドレスが見つかると、その
タグアドレスと対応するデータとが出力される。一方、
キャッシュメモリ１５の内部の比較器１５０は、入力ア
ドレスＡのうちのｎ＋１ビットからＭＳＢ目迄のｍ−ｎ
ビットと、タグアドレスとの比較を行う。両者が一致す
るとき（キャッシュヒットのとき）、キャッシュメモリ
１２から対応するデータを出力させる。また、不一致の
とき（ミスヒットのとき）は、何れかのメモリセルアレ
イ１０からデータを読みだした後、そのデータが記憶さ
れているメモリセルアレイ１０を含むメモリモジュール
内のキャッシュメモリ１２に関して、タグメモリ及びデ
ータメモリが、入力アドレスＡ及び読みだしたデータに
より更新される。

【００４２】キャッシュヒット時には、例えば、２０ｎ
ｓｅｃの高速でデータを読み出すことができる。ただ
し、ミスヒット時は、１５０ｎｓｅｃ程度の速度でデー
タは読みだされる。なお、本実施例では、ミスヒット時
のみならず、キャッシュヒットの割合が低くなったとき
にも、キャッシュメモリ１２のデータ内容を更新し、キ
ャッシュヒット率を向上させるための構成を採用してい
る。

【００４３】以下、このようなデータ更新のための構成
を詳述する。

【００４４】本実施例のキャッシュコントローラ１５
は、平均キャッシュヒット率を求めるヒット率カウンタ
２０を備えている。平均キャッシュヒット率とは、入力
アドレスＡに対応するデータがキャッシュメモリ１２内
に記憶されていた割合を過去数サイクルにわたって求め
た値である。ヒット率カウンタ２０は、τビットのレジ
スタを有しており、ある時刻ｔ以前のτサイクル期間に
わたるキャッシュヒットの有無を記憶し、それに基づい
て平均キャッシュヒット率を計算する。

【００４５】また、本実施例のキャッシュコントローラ
１５は、ある閾値Ｈと平均キャッシュヒット率とを比較
する比較器を備えており、その閾値よりも平均キャッシ
ュヒット率が低いときは、メモリセルアレイ１０からキ
ャッシュメモリ１２へデータを転送させるためのデータ
転送要求信号を発生する。このデータ転送要求信号は、
後述する予測コントローラ１７に伝達される。閾値は、
例えば、８５パーセントや９０パーセント等の値に任意
に設定され得る。

【００４６】本実施例の高速メモリは、予測コントロー
ラ１７を備えている。以下に、図３を参照しながら、予
測コントローラ１７の構成及び機能を説明する。

【００４７】本実施例の予測コントローラ１７は、キャ
ッシュコントローラ１５（正確には、キャッシュヒット
率カウンタ２０）からデータ転送要求信号を受け取る
と、メモリセルアレイ１０からキャッシュメモリ１２へ
転送させるべきデータ群の最初のアドレスを決定するこ
とができる。メモリセルアレイ１０からキャッシュメモ
リ１２に転送すべきデータ群を的確に予測し選択するこ
とにより、その後のキャッシュヒット率を向上させるこ
とができる。

【００４８】予測コントローラ１７は、アドレスバッフ
ァ１３を介して、入力アドレスＡを受け取り、それを記
憶することができる。図３に示されるように、そのよう
な記憶手段として、予測コントローラ１７は、シフトレ
ジスタ１７０を有している。シフトレジスタ１７０は、
過去複数サイクル（例えばＰサイクル）の入力アドレス
Ａを記憶することができる。本明細書では、あるサイク
ル（時刻ｔ）におけるアドレスＡを、簡単のため、Ａ
（ｔ）で表現することとする。また、そのサイクルより
ｎサイクルだけ過去のサイクルにおけるアドレスＡを、
Ａ（ｔ−ｎ）で表現する。この表記によれば、Ａ（ｔ）
からＡ（ｔ−Ｐ＋１）迄の合計Ｐ個のアドレスＡをシフ
トレジスタ１７０は記憶することができると言える。こ
のシフトレジスタ１７０の記憶する各アドレスＡは、並
列的に予測式判定部１７２に送出され得る。

【００４９】予測コントローラ１７は、あらかじめ予測
式記憶部１７１に記憶させたアドレス変更予測式に従っ
て、予測式判定部１７２において、メモリセルアレイ１
０からキャッシュメモリ１２へ転送させるべきデータ群
の最初のアドレスｆ（Ａ）を予測する。言い換えれば、
予測コントローラ１７の予測したアドレスｆ（Ａ）を先
頭アドレスとして、そのアドレスから連続する１群のア
ドレスに対応する１群のデータが、メモリセルアレイ１
０からキャッシュメモリ１２へ転送されることとなる
（ブロック転送）。ブロック転送されるデータのサイズ
は、１キロビット／Ｎバンクとする。

【００５０】アドレス変更予測式は、過去複数サイクル
の入力アドレスＡ（ｔ）の関数として設定され得る。以
下の数１から数８は、それぞれ、アドレス変更予測式の
例を示している。ここで、アドレス変更予測式は、求め
るべき最初のアドレスｆ（Ａ）を過去のアドレスＡの関
数として表現している。予測は、記憶されている入力ア
ドレスＡ（ｔ）からＡ（ｔ−Ｐ＋１）のうち、所定の数
のアドレスをアドレス変更予測式に代入することによ
り、実行される。

【００５１】予測式１： if{A(t)>A(t-1)} and {A(t-1)>A(t-2)} then f(A)=A(t)+{A(t)-A(t-1)} 予測式２： if{A(t)<A(t-1)} and {A(t-1)<A(t-2)} then f(A)=A(t)+{A(t)-A(t-1)}-K+1 K=1024/N kはブロック転送されるデータサイズ予測式３： f(A)=A(t)+1 予測式４： f(A)=A(t)-1 予測式５： f(A)=A(t)+R Rは、R>1の定数予測式６： f(A)=A(t)-R 予測式７： f(A)=Amin Aminは、メモリセルアレイ
の最小アドレス予測式８： f(A)=Amax Amaxは、メモリセルアレイ
の最大アドレスある予測式を適用した場合において、キャッシュヒット
率が向上しないときは、他の予測式を選択することがで
きる。予測コントローラ１７は、予測切換レジスタ１８
に接続されており、予測切換レジスタ１８によって、記
憶されている予測式の選択を切り換えることができる。

【００５２】このように、本実施例では、アドレスｆ
（Ａ）を先頭とする連続したアドレス及びそれに対応す
るデータが、キャッシュメモリ１２内に格納されるよう
に、メモリセルアレイ１０からキャッシュメモリ１２へ
のブロック転送を行う。一方、キャッシュメモリ１２内
に入力アドレスＡに対応するデータが存在しないとき、
割り込み発生発生レジスタ１６（図１）から外部に割り
込み信号を送出し、直ちに、そのアドレスをメモリから
キャッシュメモリ１２へ転送する。その転送が完了する
まで、割り込み信号の送出は保持される。

【００５３】本実施例の高速メモリは、図１に示される
ように、キャッシュメモリサイズ設定用レジスタ１９を
備えている。キャッシュメモリサイズ設定用レジスタ１
９は、キヤッシュメモリ１２の記憶容量のサイズとバン
ク数とを初期設定する。たとえば、レジスタを１に設定
することにより、キャッシュメモリ１２は、１Ｋビット
を１バンクとして使用されるように設定され、レジスタ
を２に設定することにより、５１２ビットづつ２バンク
として使用されるように設定される。

【００５４】以下に、予測コントローラ１７の動作を、
より具体的に説明する。

【００５５】各メモリセルアレイ１０の構成が６４キロ
×１６ビットであり、各キャッシュメモリ１２の構成が
６４×１６ビットであるとする。メモリモジュールが１
６個あるので、総容量は１メガ×１６ビットとなる。

【００５６】アドレスＡ（ｔ）は、０００００ｈからＦ
ＦＦＦＦｈ（１６ビット表現）で表現される２²⁰のアド
レス空間をもつ。キャッシュメモリサイズ設定用レジス
タ１９を用いて、分割数を４に設定し、メモリセル１０
からキャッシュメモリ１２へ転送するデータのワード数
（転送ワード数）は１６ワードとする。予測コントロー
ラ１７のレジスタ数を４ワード、キャッシュヒット率の
閾値を９０パーセント、平均キャッシュヒット率を求め
るためのサイクルを５サイクルとする。

【００５７】ｔ＝Ｔ−４サイクルからからｔ＝Ｔサイク
ルまでの５サイクルの入力アドレスとして、例えば、下
記のアドレスが記憶されたとする。

【００５８】ｔ＝Ｔ−４：Ａ（ｔ）＝０００１０ｈｔ＝Ｔ−３：Ａ（ｔ）＝０００１１ｈｔ＝Ｔ−２：Ａ（ｔ）＝０００１２ｈｔ＝Ｔ−１：Ａ（ｔ）＝０００１３ｈｔ＝Ｔ：Ａ（ｔ）＝０００１４ｈまた、平均キャッシュヒット率が、ｔ＝Ｔにおいて、閾
値９０パーセント以下になったとする。すると、その時
点で、ヒット率カウンタ２０からデータ転送要求信号が
予測コントローラ１７に送出される。データ転送要求信
号を受け取った予測コントローラ１７は、例えば、予測
式１に従って、ｆ１（Ａ）＝０００１５ｈを得る。予測
コントローラは、０００１５ｈを先頭アドレスとして、
１６ワードのデータをメモリセルアレイ１０からキャッ
シュメモリ１２に転送させる。

【００５９】キャッシュメモリ１２は、１６ワードづ
つ、４バンクに分割されているとする。メモリセルアレ
イ１０から転送されたデータは、キャッシュメモリ１２
の４つのバンクのうち、もっとも過去に読みだしが行わ
れたバンクに書き込まれることが好ましい。データの書
き込みと同時に、タグメモリが更新される。

【００６０】キャッシュメモリ１２の４つのバンクのう
ち、何れのバンクが最も過去に読みだしが行われたかを
知るには、キャッシュメモリ１２中において、バンクを
巡回するように順序づけるとよい。図４は、１６ワード
を１バンクとするキャッシュメモリ１２を使用して、上
記巡回を行うためのデータ転送回路１１の構成例を示し
ている。データ転送回路１１は、予測コントローラ１７
からのｆ（Ａ）を受け取るアドレス発生部１１０を有し
ている。アドレス発生部１１０は、転送すべきデータの
アドレスを出力する。アドレス発生部１１０の出力は、
マルチプレクサ１５１へ入力される。マルチプレクサ１
５１は、予測コントローラ１７によるデータ転送を行う
とき、その先頭アドレスｆ（Ａ）を選択し、キャッシュ
ミスヒットのときは、入力アドレスＡ（ｔ）を選択す
る。

【００６１】メモリセルアレイ１０から読みだされたデ
ータは、データ転送回路１１のバッファ１１１及びマル
チプレクサ１１２を介して、キャッシュメモリ１２に転
送される。データ転送回路１１は、データが書き込まれ
るべきバンクを指定するためのバンクモードレジスタ１
１３を有している。

【００６２】データ転送時、データはワード単位で、デ
ータ転送される先頭アドレスから順にバッファ１１１に
転送される。バッファ１１１内のデータは、キャッシュ
メモリ１２の４バンクのうち、モードレジスタ１１３に
指定されるバンク内に書き込まれる。バッファ１１１の
容量が１ワードである場合、１６ワードのデータを転送
するには、１６サイクルが必要となる。キャッシュメモ
リ１２のバンクに対する１６ワード分のデータ転送が終
了すると、モードレジスタ１１３の記憶内容は、１だけ
インクリメントされ、次のバンクを指定する。こうし
て、前記巡回が実行される。

【００６３】メモリセル内部でデータ転送に要する時間
は次の通りである。文献Computational Ram: A memory
-SIMD Hybrid and its Application to DSP (CICC'92 M
ay 6section 30.6)に従えば、メモリ内部でのデータ転
送スピードは、１．１×１０¹²バイト／秒である。従っ
て、１６ワード（１ワードは１６ビット）をブロック転
送するには、（１６×１６）／（１．１×１０¹²×８）
＝２．９×１０^-11秒を要する。

【００６４】これは、キャッシュメモリとして使用して
いるＳＲＡＭの読みだし速度比べて充分に小さい。な
お、キャッシュヒット率の計算は、メモリアクセスと同
時に並行して実行するためにメモリの読みだし速度に影
響しない。

【００６５】予測式の選択と予測式の計算は、選択され
る式によって処理に要する時間が異なる。最大の処理時
間を要する予測式は、予測式２である。ｆ（Ａ）を求め
るのに、加算／減算を４回必要とするからである。現
在、一般に、０．８μｍプロセスで形成された８ビット
フルアダーの処理には約２ナノ秒必要であるから、予測
式２の計算には、約８ナノ秒（＝２ナノ秒×４回）必要
である。しかし、これはキャッシュメモリの読みだし速
度に比較して充分に小さい。

【００６６】以上説明してきたように、本実施例の高速
メモリによれば、キャッシュメモリの容量をメモリセル
アレイの容量に比較して、大きく縮小することが実現す
る。これは、高速メモリの小型化に役立つ。より具体的
には、本実施例では、メモリセルアレイ１０の容量と、
キャッシュメモリ１２の容量との比が、１０００：１と
なる。なお、従来技術の一つであるＲＤＲＡＭにおいて
は、この比は、２５０：１である。

【００６７】アプリケーションによって、キャッシュメ
モリの容量の割合とヒット率との関係は変化する。一般
に、キャッシュメモリのサイズを大きくすると、性能が
向上する。しかし、キャッシュメモリの容量を大きくし
過ぎると、キャッシュメモリへのアクセスがクリティカ
ルパスとなるため、読みだし速度が低下してしまうこと
になる。図５は、メモリセルアレイの容量とキャッシュ
メモリの容量の比と、キャッシュヒット率との関係を示
している。図５において、ｈはキャッシュヒット率を、
Ｓｍはメモリセルアレイの容量を、Ｓｃはキャッシュメ
モリの容量を示している。

【００６８】本実施例の高速メモリは、キャッシュメモ
リのデータについて、予測更新機能を有するため、ミス
ヒットを低減して、キャッシュヒット率を向上させるこ
とができる。具体的な数値を用いてこのことを以下に説
明する。一般に、キャッシュヒット率と読みだし時間の
関係は、次の式で示される。

【００６９】tr=tc・h/100+(tm+tc)・(1-h/100)+tp ここで、読みだし時間をｔｒ、キャッシュメモリの読み
だし時間をｔｃ、メモリセルの読みだし時間をｔｍ、キ
ャッシュヒット率をｈパーセント、過去のアドレス入力
の履歴から予測式に従ってブロック転送開始アドレスを
計算する時間をｔｐとしている。

【００７０】図６は、キャッシュヒット率と速度改善率
との関係を示している。速度改善率は、ｔｒ／ｔｍで表
される。例えば、ｔｃ＝２０ナノ秒、ｔｍ＝１５０ナノ
秒、ｔｐ＝約０秒として、より具体的に読みだし時間を
比較する。もし、すべての入力アドレスが１回アクセス
されるとすると、従来のキャッシュメモリ型高速メモリ
では、キャッシュヒット率ｈはゼロとなるため、上式か
ら、ｔｒ＝１５０ナノ秒が得られる。これは、メモリセ
ルアレイ１０にアクセスする場合の読みだし時間と同じ
である。一方、本実施例によれば、同じデータが１度し
かアクセスされない場合でも、予測式に基づくデータ転
送によって、キャッシュメモリ１２の内容が更新され得
る。その結果、例えば、キャッシュヒット率と予測式の
計算に過去４サイクル分のデータを使用し、１６バイト
のデータ転送を行う場合、データのミスヒットがデータ
転送１回について２回発生したとすると１００／１６＝
１２．５パーセントのミスヒットが起こる。従って、ヒ
ット率は８７．５パーセントになる。図７は、キャッシ
ュヒット率と読みだし時間との関係を示している。横軸
は、キャッシュット率、縦軸はキャッシュメモリの読み
だし時間を２０ナノ秒とした場合の本発明の半導体記憶
装置の読みだし速度を示している。図７においては、ｔ
ｍ＝１５０ナノ秒の場合のデータがプロットされてい
る。図７からわかるように、ヒット率が８７．７パーセ
ントのとき、ｔｒ＝３８．７５ナノ秒となる。このた
め、メモリセルアレイ１０へアクセスする場合の読み出
し速度に比べて、３．９倍高速化される。予測式の計算
と、その結果に基づくデータ転送のオーバーヘッドは、
前記のとおりキャッシュメモリの読みだし速度に比べて
充分に小さい。

【００７１】以下において、キャッシュメモリのサイ
ズ、メモリへのアクセスパターン、及びヒット率の関係
を説明する。この関係は、本発明者によるシミュレーシ
ョンから得られたものである。

【００７２】まず、本シミュレーションのために使用し
たアクセスパターンＩを説明する。ここで使用したアク
セスパターンＩは、現在のアクセスアドレスをアドレス
Ａ（ｔ）とする場合において、次のアドレスＡ（ｔ＋
１）の発生する確率が、アドレスの差（Ａ（ｔ＋１）−
Ａ（ｔ））に対して線形的に分布するパターンである。
ここで、（Ａ（ｔ＋１）−Ａ（ｔ））＝Ｓを、アドレス
ジャンプ距離と呼ぶことにする。図１６は、横軸がアド
レスジャンプ距離Ｓを、縦軸が次のアドレスＡ（ｔ＋
１）の発生確率を表している。このアクセスパターンＩ
によれば、アドレスジヤンプ距離Ｓが大きくなるにつ
れ、アドレス発生確率は直線的に小さくなる。Ａ（ｔ＋
１）の発生確率が０となるアドレスジャンプ距離Ｓは、
アドレス偏位（「ワード」を単位とする。）と呼ばれ、
図１６において、記号「Ｌ」で示されている。アドレス
偏位Ｌという言葉は、例えば、「アドレス偏位Ｌは、２
５６ワードである」というように用いられる。アドレス
偏位Ｌが大きいほど、アドレスジャンプ距離Ｓの大きな
アドレスＡ（ｔ＋１）が発生する確率が大きくなる。

【００７３】次に、キャッシュメモリの更新アルゴリズ
ムは、以下の通りとする。

【００７４】読みだしアルゴリズムは、次の通りであ
る。

【００７５】ステップ０：読みだしアドレスＡ（ｔ）
の入力ステップ１：このアドレスＡ（ｔ）がキャッシュメモ
リにミスヒットした場合、キャッシャメモリから適当な
データを排除して空きエリアを確保し、当該アドレスＡ
（ｔ）のデータＤ（ｔ）を先頭として、１ブロック分の
データをメモリからキャッシュメモリへ読み出す。

【００７６】ステップ２：キャッシュメモリからデー
タＤ（ｔ）を読み出し、出力する。ステップ３：設定した閾値よりもヒット率が小さくな
ると、読み出しアドレスＡ（ｔ＋１）を予測する。予測
アドレスがキャッシュメモリにない場合、キャッシュメ
モリから適当なデータを排除して、空きエリアを確保
し、アドレスＡ（ｔ＋１）のデータＤ（ｔ＋１）を先頭
として、１ブロック分メモリからキャッシュメモリへ読
み出す。ステップ３で、アドレスＡ（ｔ＋１）を予測す
るアルゴリズムにおいては、与えられたアクセスパター
ンＩを考慮して、予測式１を用いた。

【００７７】なお、キャツシュメモリの更新は、１ブロ
ック単位に実行することとした。ブロックサイズが記号
「Ｂ」で表されるとすると、「Ｌ／Ｂ」は、アクセスの
非局所性を示すこととなる。

【００７８】図１７及び図１８は、以上の前提に基づい
て行ったシミュレーションの結果を示している。図１７
は、キャッシュメモリのブロックが１個の場合におけ
る、ミスヒット時の転送アドレスの予測の有無によるヒ
ット率の違いを示している。図１８は、ブロックが２個
の場合における、ミスヒット時の転送アドレスの予測の
有無によるヒット率の違いを示している。メモリ容量は
１メガワード、キャッシュメモリ容量は５１２ワード
（図１７）と１キロワード（図１８）、ブロックサイズ
は５１２ワードとした。シミュレーションは、アドレス
を１０００回発生させる場合について実行した。

【００７９】これらのシミュレーション結果から、次の
ことがわかる。

【００８０】（１）ヒット率はアクセスの非局所性（Ｌ
／Ｂ）に比例して減少する。

【００８１】（２）予測アルゴリズムによるヒット率改
善効果はかなり大きい。

【００８２】（３）キャッシュメモリに含まれているブ
ロックが２個以上の場合、ブロック１個の場合に比較し
て、改善効果が大きい。

【００８３】なお、本発明によれば、少なくとも次の２
つのアドレシングモードで動作することが可能である。

【００８４】（１）バーチカルモード第１番目メモリモジュールのメモリセルアレイ１０内
で、連続のアドレシングがなされる。隣の第２番目メモ
リモジュールのメモリセルアレイ１０では、第１番目メ
モリモジュールのメモリセルアレイ１０と連続するアド
レシングがなされる。キャッシュメモリ１２の各々に
は、データ転送先頭アドレスから連続するアドレスのデ
ータがメモリセルアレイ１０からブロック単位で転送さ
れ得る（ブロック転送）。このとき、１６個のキャッシ
ュメモリ１２の各々へは、相互に独立して、データ転送
が実行され得る。例えば、第１番目メモリモジュールの
キャッシュメモリ１２がアクセスされているときに、第
２番目メモリモジュールのキャッシュメモリ１２へは、
前述の予測式に従ったデータ転送が行われ得る。

【００８５】（２）ホリゾンタルモード第１番目メモリモジュールのメモリセルアレイ１０の第
１ロウ、及び第２番目メモリセルモジュールのメモリセ
ルアレイ１０の第１ロウは、連続してアドレシングされ
る。第Ｎ番目メモリモジュールのメモリセルアレイ１０
の第１ロウ、及び第１番目メモリセルモジュールのメモ
リセルアレイ１０の第２ロウは、連続してアドレシング
される。

【００８６】このとき、キャッシュメモリ１２の何れに
対しても、データ転送先頭アドレスから１６バイト毎
に、メモリセルアレイ１０からデータが転送される。例
えば、データ転送アドレスｆ（Ａ）＝０００１０ｈが第
１番目メモリモジュールのキャッシュメモリ１２内にあ
り、しかも、データ転送アドレスｆ（Ａ）から連続する
２５６ワード（＝１６×１６ワード）のデータを、全て
のキャッシュメモリ１２に対して転送すると仮定する。
第１番目メモリモジュールのキャッシュメモリ１２で
は、アドレスが０００１１ｈ、０００２１ｈ、…、００
０Ｆ１ｈであるところのデータが指定されたバンクに書
き込まれる。第Ｎ番目メモリモジュールのキャッシュメ
モリ１２では、アドレスが０００１Ｆｈ、０００２Ｆ
ｈ、…、０００ＦＦｈであるところのデータが指定され
たバンクに書き込まれる。この結果、第１番目メモリモ
ジュールから第Ｎ番目メモリモジュールにかけて、各々
のキャッシュメモリ１２には、連続したアドレスが割り
当てられる。

【００８７】このようなホリゾンタルモードでは、１６
個のメモリモジュール内のデータ転送が、それぞれ、並
列的に実行される。すなわち、各メモリモジュールにお
いて、転送アドレスを先頭アドレスから１６づつ、イン
クリメントさせることにより、１６個のデータ転送を並
列に実行させることができる（データ転送の並列動
作）。

【００８８】（実施例２）次に、図８を参照して、本実
施例の高速連想記憶装置の構成の概略を説明する。

【００８９】本高速連想記憶装置は、複数のメモリモジ
ュール１、２、…、Ｍを備えている。各メモリモジュー
ルは、データを記憶する通常のメモリセルアレイ２１０
と、そのメモリセルアレイ２１０に記憶されているデー
タの一部を記憶するためのキャッシュメモリ２１４と、
メモリセルアレイ２１０からキャッシュメモリ２１４へ
データを転送するデータ転送回路２１２と含んでいる。
また、各メモリモジュールは、入力されたデータと記憶
されているデータとの一致照合を行うための照合部２１
１及びキャッシュメモリ照合部２１３を含んでいる。メ
モリセルアレイ２１０を構成する各メモリセルは、ＲＯ
Ｍ用セルであってもＲＡＭ用セルであってもよい。な
お、図８中の最左のメモリモジュールから右に数えてｉ
番目のメモリモジュールを、ｉ番目メモリモジュールと
称する場合がある（１≦ｉ≦Ｍ）。ｉ番目メモリモジュ
ールに含まれているメモリセルアレイ２１０及びキャッ
シュメモリ２１４に記憶されているデータは、Ｗｏｒｄ
（ｉ，ｊ）にて示されている（１≦ｊ≦Ｎ）。

【００９０】図８では、簡単のため、２個のメモリモジ
ュールが代表的に示されているが、本実施例に用いられ
ているメモリモジュールの数は１６個である（Ｍ＝１
６）。本実施例の各メモリセルアレイ２１０の容量（記
憶ビット数）は１メガビットである。結果として、本メ
モリの容量は１６メガビットとなる。また、各キャッシ
ュメモリ２１４の容量は、１キロビットである。データ
が１バイト単位で読みだされるとすると、アドレス空間
の大きさは、２¹⁷となる。これらの数値は、本実施例の
値に限定されるものではなく、任意に設定され得る。

【００９１】本高速連想記憶装置に入力されるデータ２
１５（以下、「入力データＣＤ」と称する場合がある）
とマスクパターン２１６（以下、「マスクパターンＭ
Ｄ」と称する場合がある）は、キャッシュコントローラ
２１７を介して、各メモリモジュールの照合部２１１ま
たはキャッシュメモリ照合部２１３に伝達される。ここ
で、入力データ２１５は、ワード検索のためのキーワー
ドなどに該当する。本実施例では、入力データＣＤのビ
ット幅はｍビットであり、マスクパターンＭＤは、ｍ−
１ビットであるとする。メモリモジュールから読み出さ
れたデータは、出力バッファ（不図示）を介して出力さ
れる。

【００９２】以下に、図９を参照しながら、照合部２１
１の一構成例及び機能を説明する。図９には、１番目メ
モリモジュールに属する照合部２１１が図示されてい
る。なお、キャッシャメモリ照合部２１３の構成及び機
能は、照合部２１１のものと実質的に同様のものであっ
てよい。照合部２１１は、図９において横方向に一列に
配列されたＩ／Ｏセル３１０と、マトリクス状に配列さ
れたＣＡＭ（Content Adressable Memory）セル３１１
及びＲＡＭセル３１２と、アドレスデコーダ３１３とを
有している。本実施例では、各セルは、横方向に、入力
データＣＤのビット幅だけ必要である。以下、ｍビット
幅の入力データ２１５を、入力データ（ＣＤ₁〜ＣＤ_m）
と表記し、ｍ−１ビット幅のマスクパターン２１６を、
マスクパターン（ＭＤ₁〜ＭＤ_m-1）と表記する。入力デ
ータ（ＣＤ₁〜ＣＤ_m）とマスクパターン（ＭＤ₁〜ＭＤ
_m-1）とは、一列に配列された複数のＩ／Ｏセル３１０
に同時に入力され得る。

【００９３】Ｉ／Ｏセル３１０に入力された入力データ
（ＣＤ₁〜ＣＤ_m）は、メモリセルに格納されているｍビ
ット幅のデータ（Ｗｏｒｄ（１，１）〜Ｗｏｒｄ（１，
Ｎ））と照合される。より詳細には、ｍビット幅の入力
データ（ＣＤ₁〜ＣＤ_m）のうち、マスクパターン（ＭＤ
₁〜ＭＤ_m-1）によってマスキングされていないビット部
分と、ｍビット幅のデータ（Ｗｏｒｄ（１，１）〜Ｗｏ
ｒｄ（１，Ｎ））の対応するビット部分とが、一致照合
される。その結果、入力データ（ＣＤ₁〜ＣＤ_m）のうち
マスキングされていないビット部分に一致するビット部
分を含むｍビット幅のデータ（１個または複数個のＷｏ
ｒｄ）が検出される。その検出に応じて、不図示の照合
用レジスタにフラグが立つこととなる。

【００９４】以下、より詳細に、本実施例の照合部２１
１における一致照合を説明する。本実施例の照合部２１
１においては、入力データ（ＣＤ₁〜ＣＤ_m）を同時にＮ
個のデータ（Ｗｏｒｄ（１，１）〜Ｗｏｒｄ（１，
Ｎ））と照合させるため、ＣＡＭセル３１１とＲＡＭセ
ル３１２が縦方向にＮ個配列されている。すなわち、各
照合部２１１には、ｍ×Ｎ個のＣＡＭセル３１１が配置
される。

【００９５】各ＣＡＭセルの内部構成の一例が図１０に
示されている。このＣＡＭセルは、通常のＳＲＡＭに一
致検出論理用トランジスタが３個結合されたものであ
り、EXOR(Exclusive OR)回路が形成されている。このＳ
ＲＡＭは、格納すべきＷｏｒｄ（１，１）〜Ｗｏｒｄ
（１，Ｎ）の各ビットに応じて、データ「１」またはデ
ータ「０」を格納している。

【００９６】図示されているＣＡＭセルには、入力デー
タ（ＣＤ₁〜ＣＤ_m）の一つ（ＣＤ_i）が、ビットライン
ペア（ビットライン及びビットラインバー）を介して、
対応するＩ／Ｏセル３１０から入力される。一致検出論
理用トランジスタは、ＳＲＡＭが格納しているデータ
（「１」または「０」）と入力データＣＤ_i（「１」ま
たは「０」）との一致検出を行う。ＣＤ_iとＳＲＡＭの
記憶内容とが一致した場合、ＣＡＭセルの出力部（ｏｕ
ｔ）は、ハイインピーダンス状態となる。ＣＤ_iとＳＲ
ＡＭの記憶内容とが一致しない場合、ＣＡＭセルの出力
部（ｏｕｔ）には、「０（ｌｏｗレベル）」が表れる。

【００９７】ＣＡＭ３１１セルの出力部（ｏｕｔ）は、
図９に示されるＭＯＳトランジスタを介して、Match li
neに接続されている。まず、あるMatch lineに直接に接
続されている複数のＭＯＳトランジスタがすべて導通状
態にあるときを考える。この場合、このMatch lineに接
続されているＣＡＭセル３１１のうちのいずれか一つの
出力部（ｏｕｔ）に「０」が表れていると、そのＣＡＭ
セルが接続されているMatch lineには「０」が出力され
ることとなる。一方、そのMatch lineに接続されている
ＣＡＭセルのうちのすべての出力部（ｏｕｔ）がハイイ
ンピーダンス状態にあるときは、そのMatch lineはハイ
インピーダンス状態となる。こうして、Match lineがハ
イインピーダンス状態にあるか否かを検出することによ
って、そのMatch lineに関するＷｏｒｄの一致検出を実
行することが可能である。

【００９８】図９のＭＯＳトランジスタが導通状態にな
いときは、ＣＡＭセル３１１の出力部（ｏｕｔ）とMatc
h lineとの間の電気的接続はカットされる。その結果、
関連するＣＡＭセル３１１において格納データと入力デ
ータＣＤとが一致しない場合であっても、その不一致
は、Match lineに影響しない。なお、後述するように、
図９のＭＯＳトランジスタの導通／非導通は、マスクパ
ターン（ＭＤ₁〜ＭＤ_m-1）に基づいて制御される。

【００９９】例えば、Ｗｏｒｄ（１，１）と入力データ
（ＣＤ₁〜ＣＤ_m）との一致照合は、ｍビット幅のＷｏｒ
ｄ（１，１）を記憶しているｍ個のＣＡＭセル３１１に
おいて、それぞれ、同時に実行され得る。一致照合の結
果は、Match lineの電位に応じて立つ一致フラグを検出
することにより実行される。

【０１００】一列に配列されたｍ−１個のＲＡＭセル３
１２は、Ｉ／Ｏセル３１０に入力されたマスクパターン
（ＭＤ₁〜ＭＤ_m-1）に応じたデータを格納する。各ＲＡ
Ｍセルの出力は、対応するＣＡＭセルとMatch lineとの
間に設けられたＭＯＳトランジスタのゲートに接続さ
れ、ＭＯＳトランジスタの電気的導通／非導通を制御す
る。より詳細には、ＲＡＭセル３１２は、格納するデー
タ（「１」または「０」）に応じて、対応するＣＡＭセ
ルの出力部（ｏｕｔ）とMatch lineとの間の電気的接続
及び非接続を制御する。例えば、図９の右からｉ番目の
ＲＡＭセル３１２は、ＭＤｉ＝０のとき、対応するＭＯ
Ｓトランジスタを介して、ＣＡＭセル３１１の出力部
（ｏｕｔ）とMatch lineとを電気的に接続し、ＭＤｉ＝
１のとき、ＣＡＭセル３１１の出力部（ｏｕｔ）とMatc
h lineとを電気的に非接続にする。

【０１０１】アドレスデコーダ３１３は、ＣＡＭセル３
１１及びＲＡＭセル３１２のワードラインに接続されて
いる。アドレスデコーダ３１３は、被照合データ（Ｗｏ
ｒｄ（１，１）〜Ｗｏｒｄ（１，Ｎ））をメモリセルア
レイ２１０からＣＡＭセル３１１に格納するときに、被
照合データのアドレスＡ₁〜Ａ_nをデコードする。入力デ
ータＣＤ及びマスクパターンＭＤを照合部２１１に格納
するとき、アドレスデータ３１３によって選択されたワ
ードラインに接続されているＣＡＭセル３１１及びＲＡ
Ｍセル３１２に対して、Ｉ／Ｏセル３１０からビットラ
インペアを介して、所望のデータが記憶することができ
る。

【０１０２】以下に、キャッシュコントローラ２１７に
ついて、図１１を用いて、その一構成例及び機能を詳述
する。

【０１０３】本実施例のキャッシュコントローラ２１７
は、入力データ２１５をキャッシュメモリ照合部２１３
へ出力した後、連想内容がキャッシュメモリ２１４内に
記憶されているか否かの結果を示すキャッシュヒット信
号（以下、「ＨＩＴ信号」と称する）をキャッシュメモ
リ照合部２１３からモードレジスタ３７１で受け取る。
連想内容がキャッシュメモリ２１４内に記憶されている
とき（「キャッシュヒット」のとき）、モードレジスタ
３７１の出力に従って、マルチプレクサ３７０が次の入
力データを処理する。モードレジスタ３７１は、ＨＩＴ
信号のほかに、データ転送要求信号（以下、「ＴＲＷＱ
信号」と称する）を予測コントローラ２２１から受け取
ってマルチプレクサ３７０の動作を制御する。データ転
送に関する機能については、後述する。

【０１０４】キャッシュヒット時には、照合部２１３に
おける一致検出が同時に実行できるため、キャッシュメ
モリ２１４にＳＲＡＭを使用することにより、例えば、
２０ｎｓｅｃの高速でデータを読み出すことができる。
ただし、ミスヒット時は、メモリセルアレイ２１０から
連想内容を読み出すために低速になる。例えば、メモリ
セルアレイとして大容量で低価格のＲＯＭを使用した場
合、１５０ｎｓｅｃ程度の速度でデータは読みだされ
る。なお、本実施例では、ミスヒット時のみならず、キ
ャッシュヒットの割合が低くなったときにも、キャッシ
ュメモリ２１４のデータ内容を更新し、キャッシュヒッ
ト率を向上させるための構成を採用している。

【０１０５】以下、このようなデータ更新のための構成
を詳述する。

【０１０６】本実施例のメモリは、図８に示されるよう
に、平均キャッシュヒット率を求めるヒット率カウンタ
２２０を備えている。ヒット率カウンタ２２０の内部構
成の一例が図１２に示されている。本実施例における平
均キャッシュヒット率とは、入力データＣＤの連想内容
がキャッシュメモリ２１４内に記憶されていた割合を過
去数サイクルにわたって求めた値である。図１２に示さ
れているように、ヒット率カウンタ２２０は、キャッシ
ュメモリ照合部２１３からＨＩＴ信号を入力するごとに
カウントアップするカウンタ４０３を備えている。図１
２では、２個のカウンタ４０３が示されているが、本実
施例で用いられるカウンタの数は、１６個である。カウ
ンタ４０３は、それぞれ、１６個のメモリモジュールの
ヒットカウントを実行する。初期設定として、リセット
レジスタ４００にＴｉ、ヒット率レジスタ４０１にＨｔ
をセットする。これらの設定値は、Ｔｉサイクル毎にカ
ウンタ４０３の出力値Ｈｔとの比較を行うために使用さ
れる。

【０１０７】以下、平均ヒット率を求めるための手順を
説明する。カウンタ４０２は、レジスタ４００の値をス
タート値として、データＣＤが入力される個度に、ダウ
ンカウントを実行する。比較器４０４は、ヒット率レジ
スタ４０１とカウンタ４０３の出力値をカウンタ４２の
リセット出力タイミングと同時に比較する。カウンタ４
０３の出力値をＨｃとすると、比較器４０４の出力は、
Ｈｔ≧Ｈｃのとき、ＴＲＥＱ信号＝１を、Ｈｔ＜Ｈｃの
とき、ＴＲＥＱ信号＝０を予測コントローラ２２１へ出
力する。例えば、Ｈｔ＝４０、Ｔｉ＝５０とすると、ヒ
ット率が４０／５０すなわち、８０パーセント以下のと
き、ＴＲＥＱ信号を予測コントローラ２１へ出力する。
Ｈｔ及びＴｉを任意に設定することにより、任意のヒッ
ト率を設定することができる。比較器４０４は、メモリ
モジュールの数、すなわち、Ｍ個（本実施例ではＭ＝１
６）だけ存在するので、ＴＲＥＱ信号は同様にＭ個だけ
出力される。

【０１０８】本実施例の高速メモリは、図８に示される
ように、予測コントローラ２２１を備えている。以下
に、図１３を参照しながら、予測コントローラ２２１の
構成及び機能を説明する。本実施例の予測コントローラ
２２１は、キャッシュヒット率カウンタ２２０からＴＲ
ＥＱ信号を受け取ると、ＴＲＥＱ信号を出力しているメ
モリモジュールに対して、そのメモリモジュールのメモ
リセルアレイ２１０からキャッシュメモリ２１４に転送
させるべきデータを決定することができる。メモリセル
アレイ２１０からキャッシュメモリ２１４に転送すべき
データを的確に予測し選択することにより、その後のキ
ャッシュヒット率を向上させることができる。

【０１０９】予測コントローラ２２１は、入力データを
複数記憶することができる。図１３に示されるように、
このような記憶手段として、予測コントローラ２２１
は、シフトレジスタ４１０を有している。シフトレジス
タ４１０は、過去複数サイクル（例えばｐサイクル）の
入力データＣＤを記憶することができる。本明細書で
は、あるサイクル（時刻ｔ）における入力データＣＤ
を、簡単のため、ＣＤ（ｔ）で表現することとする。ま
た、そのサイクルよりｕサイクルだけ過去のサイクルに
おける入力データＣＤを、ＣＤ（ｔ−ｕ）で表現する。
この表記によれば、ＣＤ（ｔ−１）からＣＤ（ｔ−ｐ）
迄の合計Ｐ個の入力データＣＤをシフトレジスタ４１０
は記憶することができると言える。このシフトレジスタ
４１０の記憶する各入力データＣＤは、並列的にデータ
パターン選択部４１１に送出され得る。予測コントロー
ラ２２１は、あらかじめデータパターンメモリ４１２に
記憶させたデータパターンに従って、データパターン選
択部４１１において、メモリセルアレイ２１０からキャ
ッシュメモリ２１４へ転送させるべきデータｆ（ＣＤ）
を予測する。言い換えれば、予測コントローラ２２１の
予測したデータｆ（ＣＤ）を入力データとして連想検索
されるデータデータが、メモリセルアレイ２１０からキ
ャッシュメモリ２１４へ転送されることとなる（ブロッ
ク転送）。

【０１１０】ブロック転送されるデータのサイズについ
て、以下に述べる。

【０１１１】本実施例の高速連想メモリは、図８に示さ
れるように、キャッシュメモリサイズ設定用レジスタ２
２２を備えている。キャッシュメモリサイズ設定用レジ
スタ２２２は、キヤッシュメモリ２１４の記憶容量のサ
イズとバンク数とを初期設定する。たとえば、レジスタ
を１に設定することにより、キャッシュメモリ２１４
は、１Ｋビットを１バンクとして使用されるように設定
され、レジスタを２に設定することにより、５１２ビッ
トづつ２バンクとして使用されるように設定される。キ
ャッシュメモリサイズ設定用レジスタ２２の設定値をＬ
とすると、ブロック転送されるデータのサイズは、１Ｋ
ビット／２^Lバンクとなる。

【０１１２】データパターンは、過去複数サイクルの入
力データＣＤ（ｔ）の関数として設定され得る。以下の
数１から数７は、それぞれ、データパターン予測式の例
を示している。予測式の数と種類は、この例に限定され
ものではない。ここで、データパターン予測式は、求め
るべきデータｆ（ＣＤ）を過去の入力データＣＤの関数
として表現している。予測は、記憶されている入力デー
タＣＤ（ｔ）からＣＤ（ｔ−Ｐ）のうち、所定の数のデ
ータをデータパターン予測式に代入することにより、実
行される。

【０１１３】予測式１：if{CD(t-1)&CD(t-2)・・・&CD(t-p)=CD0)≠0h} then f(CD)=CD0 予測式２：if{((CD(t-1)》4)&(CD(t-2)》4)&・・・&(CD(t-
p)》4)=CD0)≠0h} then f(CD)=CD0《4 ここで、A》Bは、AをBビットだけ右にシフトすることを
意味する。

【０１１４】A《Bは、AをBビットだけ左にシフトするこ
とを意味する。

【０１１５】予測式３：if{((CD(t-1)》8)&(CD(t-2)》
8)&・・・&(CD(t-p)》8)=CD0)≠0h} then f(CD)=CD0《8 予測式４：if{((CD(t-1)》12)&(CD(t-2)》12)&・・・&(CD
(t-p)》12)=CD0)≠0h} then f(CD)=CD0《12 予測式５：if{((CD(t-1)》16)&(CD(t-2)》16)&・・・&(CD
(t-p)》16)=CD0)≠0h} then f(CD)=CD0《16 予測式６：if{((CD(t-1)《4)&(CD(t-2)《4)&・・・&(CD(t-
p)《4)=CD0)≠0h} then f(CD)=CD0》4 予測式７：if{((CD(t-1)《8)&(CD(t-2)《8)&・・・&(CD(t-
p)《48=CD0)≠0h} then f(CD)=CD0》8 ある予測式を適用した場合において、キャッシュヒット
率が向上しないときは、他の予測式を選択することがで
きる。予測コントローラ２１７は、予測切換レジスタ２
１９に接続されており、予測切換レジスタ２１９によっ
て、記憶されている予測式の選択を切り換えることがで
きる。

【０１１６】このように、本実施例では、データｆ（Ｃ
Ｄ）が、キャッシュメモリ２１４内に格納されるよう
に、メモリセルアレイ２１０からキャッシュメモリ２１
４へのブロック転送を行う。一方、キャッシュメモリ２
１４に入力データＣＤに対応するデータが存在しないと
き、割り込み発生レジスタ２１８（図８）から外部に割
り込み信号を送出し、直ちに、そのデータをメモリから
キャッシュメモリ２１４へ転送する。その転送が完了す
るまで、割り込み信号の送出は保持される。

【０１１７】以下に、予測コントローラ２２１の動作
を、より具体的に説明する。

【０１１８】各メモリセルアレイ２１０の構成が６４キ
ロ×１６ビットであり、各キャッシュメモリ１２の構成
が６４×１６ビットであるとする。メモリモジュールが
１６個あるので、総容量は１メガ×１６ビットとなる。

【０１１９】データＣＤ（ｔ）は、０００００ｈからＦ
ＦＦＦＦｈ（１６ビット表現）で表現される２²⁰のアド
レス空間をもつ。ここで、ｈは、１６ビット表現を意味
するものであり、０からＦの間での任意の値をとり得
る。キャッシュメモリサイズ設定用レジスタ２２２を用
いて、分割数を４に設定し、メモリセルアレイ２１０か
らキャッシュメモリ２１４へ転送するデータのワード数
（転送ワード数）は１６ワードとする。予測コントロー
ラ２２１のレジスタ数を４ワード、キャッシュヒット率
の閾値を９０パーセント、平均キャッシュヒット率を求
めるためのサイクルを５サイクルとする。

【０１２０】ｔ＝Ｔ−４サイクルからからｔ＝Ｔサイク
ルまでの５サイクルの入力データとして、例えば、下記
のデータが記憶されたとする。

【０１２１】ｔ＝Ｔ−４：ＣＤ（ｔ）＝０ＦＡ２３ｈｔ＝Ｔ−３：ＣＤ（ｔ）＝０ＦＡ４３ｈｔ＝Ｔ−２：ＣＤ（ｔ）＝０ＦＡ１Ｄｈｔ＝Ｔ−１：ＣＤ（ｔ）＝０ＦＡＦ７ｈｔ＝Ｔ：ＣＤ（ｔ）＝０ＦＡ２Ｆｈまた、平均キャッシュヒット率が、ｔ＝Ｔにおいて、閾
値９０パーセント以下になったとする。すると、その時
点で、ヒット率カウンタ２２０からＴＲＥＱ信号が予測
コントローラ２２１に送出される。ＴＲＥＱ信号を受け
取った予測コントローラ２２１は、例えば、予測式１に
従って、ｆ（ＣＤ）＝０ＦＡ＊＊ｈを得る。ここで、＊
は、「ｄｏｎ’ｔｃａｒｅ」を意味し、マスクパター
ンとしてｆ（ＭＤ）＝ｆｆｆ１１ｈを用いることを意味
する。予測コントローラ２２１は、０ＦＡ＊＊ｈを入力
データとして、ｆｆｆ１１ｈをマスクパターンとして、
照合部１に入力し、照合したデータを１６ワード分だけ
メモリセルアレイ２１０からキャッシュメモリ２１４に
転送させる。

【０１２２】キャッシュメモリ２１４は、１６ワードづ
つ、４バンクに分割されているとする。メモリセルアレ
イ２１０から転送されたデータは、キャッシュメモリ２
１４の４つのバンクのうち、もっも過去に読みだしが行
われたバンクに書き込まれることが好ましい。

【０１２３】キャッシュメモリ２１４の４つのバンクの
うち、何れのバンクが最も過去に読みだしが行われたか
を知るには、キャッシュメモリ２１４中において、バン
クを巡回するように順序づけるとよい。

【０１２４】図１４は、１６ワードを１バンクとするキ
ャッシュメモリ２１４を使用して、上記巡回を行うため
のデータ転送回路２１２の構成例を示している。データ
転送回路２１２は、予測コントローラ２２１からＴＲＥ
Ｑ信号を受け取るカウンタ３２１を有している。図１４
に示されるように、照合部２１１及びメモリセルアレイ
２１０から読みだされたデータは、データ転送回路２１
２のマルチプレクサ３２０を介して、キャッシュメモリ
用照合部２１３及びキャッシュメモリ２１４に、それぞ
れ、転送される。なお、照合部２１１及びメモリセルア
レイ２１０から読みだされたデータは、マルチプレクサ
３２０に入力される前に、いったん、バッファ３２４及
び３２３に入力される。データ転送回路２１２は、ま
た、データが書き込まれるべきバンクを指定するための
バンクモードレジスタ３２２を有している。

【０１２５】再び図１１を参照して、データ転送の機能
に関して、キャッシュコントローラ２１７をより詳細に
説明する。キャッシュコントローラ２１７は、予測コン
トローラ２２１からＴＲＥＱ信号と予測データを受け取
るレジスタ３７１、３７４及び３７５を有している。ま
た、予測データレジスタ３７４及び３７５が、入力レジ
スタ３７２及び３７３とともに、マルチプレクサ３７０
に接続されている。マルチプレクサ３７０は、予測コン
トローラ２２１によるデータ転送を行うとき、その予測
データｆ（ＣＤ）を選択出力し、キャッシュミスヒット
のときは、入力データＣＤ（ｔ）を選択出力する。

【０１２６】データ転送時、データはｗｏｒｄ（ｉ，
ｊ）及び照合部のデータを、それぞれ１ワード単位とし
て、ワード単位で、データ転送されるデータから順にバ
ッファ２１１に転送される。バッファ２１１内のデータ
は、キャッシュメモリ２１４の４バンクのうち、データ
転送回路２１２のモードレジスタ３２２（図１４）に指
定されるバンク内に書き込まれる。バッファ２１１の容
量が１ワードである場合、１６ワードのデータを転送す
るには、１６サイクルが必要となる。キャッシュメモリ
２１４のバンクに対する１６ワード分のデータ転送が終
了すると、モードレジスタ１１３の記憶内容は、１だけ
インクリメントされ、次のバンクを指定する。こうし
て、前記巡回が実行される。

【０１２７】実施例１について述べたように、文献Comp
utational Ram: A memory-SIMD Hybrid and its Appli
cation to DSP (CICC'92 May 6 section 30.6)に従え
ば、メモリ内部でのデータ転送スピードは、１．１×１
０¹²バイト／秒である。従って、１６ワード（１ワード
は１６ビット）をブロック転送するには、（１６×１
６）／（１．１×１０¹²×８）＝２．９×１０^-11秒を
要する。

【０１２８】これは、キャッシュメモリとして使用して
いるＳＲＡＭの読みだし速度比べて充分に小さい。な
お、キャッシュヒット率の計算は、メモリアクセスと同
時に並行して実行するためにメモリの読みだし速度に影
響しない。

【０１２９】予測式の選択と予測式の計算は、選択され
る式によって処理に要する時間が異なる。最大の処理時
間を要する予測式は、予測式５である。ｆ（ＣＤ）を求
めるのに、１６ビットシフトとＡＮＤを必要とする。

【０１３０】現在、一般に、０．８μｍプロセスで形成
された半導体装置では、シフト演算とＡＮＤの処理に約
２ナノ秒必要であるから、すべての式の実効には、約１
４ナノ秒（＝２ナノ秒×７回）必要である。これはキャ
ッシュメモリの読みだし速度に比較して充分に小さい。

【０１３１】以上説明してきたように、本実施例の高速
連想記憶装置によれば、キャッシュメモリの容量をメモ
リセルアレイの容量に比較して、大きく縮小することが
実現する。これは、高速メモリの小型化に役立つ。より
具体的には、本実施例では、メモリセルアレイ２１０の
容量と、キャッシュメモリ２１４の容量との比が、１０
００：１となる。

【０１３２】本実施例においても、メモリセルアレイの
容量とキャッシュメモリの容量の比と、キャッシュヒッ
ト率との関係は、図５に示される通りである。また、キ
ャッシュヒット率と速度改善率との関係も、図６に示さ
れる通りであり、キャッシュヒット率（ｈ）とデータ読
みだし時間（ｔｒ）との関係も、図７に示される通りで
ある。

【０１３３】

【発明の効果】本発明によれば、キャッシュメモリの容
量をメモリセルアレイの容量に比較して、大きく縮小す
ることが可能であるため、高速半導体記憶装置及び高速
連想記憶装置の小型化が達成される。また、本発明の高
速連想記憶装置及び高速連想記憶装置は、キャッシュメ
モリのデータについて予測更新機能を有するため、キャ
ッシュミスヒットを低減し、キャッシュヒット率を向上
させることができる。

【０１３４】特に、本発明の高速連想記憶装置は、例え
ば、仮名漢字辞書に使用することによって、シソーラス
を高速に連想検索する機能を提供する。また、フォント
辞書に用いることによって、高速にアウトラインフォン
トのパラメータを検索する機能を提供する。

【図面の簡単な説明】

【図１】本発明による高速半導体記憶装置の構成例を示
す図である。

【図２】本発明の高速半導体記憶装置に使用されるキャ
ッシュコントローラの構成例を模式的に示す図である。

【図３】本発明の高速半導体記憶装置に使用される予測
コントローラの構成例を模式的に示す図である。

【図４】本発明の高速半導体記憶装置に使用されるデー
タ転送回路の構成例を模式的に示す図である。

【図５】メモリセルアレイとキャッシュメモリの容量比
（Ｓｃ／Ｓｍ）と、キャッシュヒット率（ｈ）との関係
を示している。

【図６】キャッシュヒット率（ｈ）と速度改善率（ｔｒ
／ｔｍ）との関係を示している。

【図７】キャッシュヒット率（ｈ）とデータ読みだし時
間（ｔｒ）との関係を示している。

【図８】本発明による高速連想記憶装置の構成例を示す
図である。

【図９】本発明の高速連想記憶装置に使用される照合部
の構成例を模式的に示す図である。

【図１０】本発明の高速連想記憶装置に使用されるＣＡ
Ｍセルの構成例を模式的に示す図である。

【図１１】本発明の高速連想記憶装置に使用されるキャ
ッシュコントローラの構成例を模式的に示す図である。

【図１２】本発明の高速連想記憶装置に使用されるヒッ
ト率カウンタの構成例を模式的に示す図である。

【図１３】本発明の高速連想記憶装置に使用される予測
コントローラの構成例を模式的に示す図である。

【図１４】本発明の高速連想記憶装置に使用されるデー
タ転送回路の構成例を模式的に示す図である。

【図１５】従来の連想記憶装置の構成例を模式的に示す
図である。

【図１６】高速半導体記憶装置の動作シミュレーション
に使用するアドレスパターンを示す図である。

【図１７】高速半導体記憶装置の動作シミュレーション
の結果を示すグラフである。

【図１８】高速半導体記憶装置の動作シミュレーション
の他の結果を示すグラフである。

【符号の説明】

１０メモリセルアレイ１１データ転送回路１２キャッシュメモリ１３アドレスバッファ１４アドレスデコーダ１５キャッシュコントローラ１６割り込みフラグ１７予測コントローラ１８予測ＯＮ／ＯＦＦレジスタ１９キャッシュサイズ設定用レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者木下一生大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】データを記憶する複数のメモリセル、及
び該複数のメモリセルに記憶されている該データの一部
を記憶するためのキャッシュメモリを有する１以上のメ
モリモジュールを備えた高速半導体記憶装置であって、
該装置は、更に、入力アドレスに対応するデータが該キャッシュメモリ内
に記憶されているか否かを判定し、その判定の結果、該
データが該キャッシュメモリ内に記憶されているとき
は、該データを該キャッシュメモリから出力させ、ま
た、該データが該キャッシュメモリ内に記憶されていな
いときは、該データを該複数のメモリセルから読み出さ
せるとともに、該データを該キャッシュメモリ内に記憶
させることによって、該キャッシュメモリ内の記憶内容
を更新するキャッシュコントローラを備えており、該キャッシュコントローラは、平均キャッシュヒット率を求めるヒット率カウンタと、所望の閾値を記憶し、該閾値と該平均キャッシュヒット
率とを比較する比較器と、を備えており、該閾値よりも該平均キャッシュヒット率が低いときは、
該メモリセルから該キャッシュメモリへデータを転送さ
せるためのデータ転送要求信号を発生する高速半導体記
憶装置。
【請求項２】請求項１に記載の高速半導体記憶装置で
あって、該装置は更に、前記データ転送要求信号を受け取ると、前記メモリセル
から前記キャッシュメモリへ転送させるべきデータの最
初のアドレスを決定する予測コントローラを備えている
高速半導体記憶装置。
【請求項３】請求項２に記載の高速半導体記憶装置で
あって、前記予測コントローラは、過去複数サイクルの前記入力
アドレスを記憶し得るシフトレジスタを有しており、あらかじめ設定されたアドレス変更予測式及び該過去複
数サイクルの該入力アドレスに基づいて、前記メモリセ
ルから前記キャッシュメモリへ転送させるべき前記デー
タの前記最初のアドレスを決定する高速半導体記憶装
置。
【請求項４】請求項１に記載の高速半導体記憶装置で
あって、該装置は更に、キャッシュメモリサイズ設定用
レジスタを備えており、該キャッシュメモリサイズ設定
用レジスタは、前記キヤッシュメモリの記憶容量のサイ
ズとバンク数とを初期設定することができる高速半導体
記憶装置。
【請求項５】データを記憶する複数のメモリセル、及
び該複数のメモリセルに記憶されている該データの一部
を記憶するためのキャッシュメモリを有する１以上のメ
モリモジュールを備えた高速連想記憶装置であって、該装置は、更に、入力データと入力マスクパターンとを、記憶されている
データと照合するための照合手段と、該入力データと照合一致するデータが該キャッシュメモ
リ内に記憶されているか否かを判定し、その判定の結
果、該データが該キャッシュメモリ内に記憶されていな
いときは、該データを該複数のメモリセルから読み出さ
せるとともに、該データを該キャッシュメモリ内に記憶
させることによって、該キャッシュメモリ内の記憶内容
を更新するキャッシュコントローラと、平均キャッシュヒット率を求めるヒット率カウンタと、
を備えており、該ヒット率カウンタは、所望の閾値を記憶し、該閾値と
該平均キャッシュヒット率とを比較する比較器と、を備
えており、該閾値よりも該平均キャッシュヒット率が低いときは、
該メモリセルから該キャッシュメモリへデータを転送さ
せるためのデータ転送要求信号を発生する高速連想記憶
装置。
【請求項６】請求項５に記載の高速連想記憶装置であ
って、該装置は更に、前記データ転送要求信号を受け取ると、前記メモリセル
から前記キャッシュメモリへ転送させるべきデータを決
定する予測コントローラを備えている高速半導体記憶装
置。
【請求項７】請求項６に記載の高速連想記憶装置であ
って、前記予測コントローラは、過去複数サイクルの前記入力
データに一致照合したデータのレジスタを有しており、
該過去複数サイクルの該データに基づいて、前記メモリ
セルから前記キャッシュメモリへ転送させるべき前記デ
ータを決定する高速半導体記憶装置。
【請求項８】請求項５に記載の高速連想記憶装置であ
って、該装置は更に、キャッシュメモリサイズ設定用レ
ジスタを備えており、該キャッシュメモリサイズ設定用
レジスタは、前記キヤッシュメモリの記憶容量のサイズ
とバンク数とを初期設定することができる高速半導体記
憶装置。