JP3447588B2 - メモリ管理装置、方法及びプログラムを記憶した記憶媒体 - Google Patents
メモリ管理装置、方法及びプログラムを記憶した記憶媒体Info
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- JP3447588B2 JP3447588B2 JP32256198A JP32256198A JP3447588B2 JP 3447588 B2 JP3447588 B2 JP 3447588B2 JP 32256198 A JP32256198 A JP 32256198A JP 32256198 A JP32256198 A JP 32256198A JP 3447588 B2 JP3447588 B2 JP 3447588B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、仮想アドレスを物
理アドレスに変換するＴＬＢ変換を行うメモリ管理装
置、方法及びこれに用いられるプログラムを記憶した記
憶媒体に関するものである。
理アドレスに変換するＴＬＢ変換を行うメモリ管理装
置、方法及びこれに用いられるプログラムを記憶した記
憶媒体に関するものである。
【０００２】
【従来の技術】従来では、図６に示すように、ＭＭＵ
（メモリ管理ユニット）内部には、４エントリ程度のＪ
ＴＬＢと、６４〜１２８エントリのＭＴＬＢとがある。
アドレス変換を行うときには、ＭＴＬＢの６４〜１２８
エントリのすべてで仮想アドレスの比較を行っていた。
さらに、エントリ数の少ないＪＴＬＢで、ミスヒットが
発生した場合、ＭＴＬＢのエントリ全てを比較し、目的
のアドレスが格納されているエントリをＪＴＬＢにコピ
ーしてから、再度アドレス変換を行うという動作が必要
であった。なお、本発明に関する従来技術として、例え
ば特開平４−３２８６５６号公報、特開平９−１６１４
８８号公報、特開平１０−１１１８３２号公報、特公平
６−１００９８７号公報の各公報に開示された技術があ
る。
（メモリ管理ユニット）内部には、４エントリ程度のＪ
ＴＬＢと、６４〜１２８エントリのＭＴＬＢとがある。
アドレス変換を行うときには、ＭＴＬＢの６４〜１２８
エントリのすべてで仮想アドレスの比較を行っていた。
さらに、エントリ数の少ないＪＴＬＢで、ミスヒットが
発生した場合、ＭＴＬＢのエントリ全てを比較し、目的
のアドレスが格納されているエントリをＪＴＬＢにコピ
ーしてから、再度アドレス変換を行うという動作が必要
であった。なお、本発明に関する従来技術として、例え
ば特開平４−３２８６５６号公報、特開平９−１６１４
８８号公報、特開平１０−１１１８３２号公報、特公平
６−１００９８７号公報の各公報に開示された技術があ
る。
【０００３】
【発明が解決しようとする課題】しかし、従来の方法で
は、低消費電力化できないという問題があった。その理
由は、仮想アドレスを比較する際に、すべてのＴＬＢエ
ントリと比較してしまうからである。
は、低消費電力化できないという問題があった。その理
由は、仮想アドレスを比較する際に、すべてのＴＬＢエ
ントリと比較してしまうからである。
【０００４】本発明は、上記の問題を解決するために成
されたもので、分割した小ＴＬＢを複数もつ、ＴＬＢ変
換方式を提供するものである。
されたもので、分割した小ＴＬＢを複数もつ、ＴＬＢ変
換方式を提供するものである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は以下の特徴を有する。 請求項１記載の発
明は、仮想アドレスと物理アドレスとを格納する格納手
段と、入力される仮想アドレスと格納手段により格納さ
れたアドレスとを比較する比較手段と、両アドレスが一
致したとき格納手段により格納された物理アドレスから
対応する物理アドレスを出力する出力手段とをそれぞれ
含んで成る複数のＴＬＢ部と、アドレス空間ＩＤが切り
替えられたときにカウント値を加算するレジスタを有
し、加算された該カウント値に関連付けられたＴＬＢ部
を選択して動作させる制御手段とを有することを特徴と
する。
めに、本発明は以下の特徴を有する。 請求項１記載の発
明は、仮想アドレスと物理アドレスとを格納する格納手
段と、入力される仮想アドレスと格納手段により格納さ
れたアドレスとを比較する比較手段と、両アドレスが一
致したとき格納手段により格納された物理アドレスから
対応する物理アドレスを出力する出力手段とをそれぞれ
含んで成る複数のＴＬＢ部と、アドレス空間ＩＤが切り
替えられたときにカウント値を加算するレジスタを有
し、加算された該カウント値に関連付けられたＴＬＢ部
を選択して動作させる制御手段とを有することを特徴と
する。
【０００６】請求項２記載の発明は、上記した制御手段
が、選択されたＴＬＢ部を動作させて比較手段により比
較を行わせ両アドレスが一致しない場合、複数のＴＬＢ
部を巡回的に動作させることを特徴とする。
が、選択されたＴＬＢ部を動作させて比較手段により比
較を行わせ両アドレスが一致しない場合、複数のＴＬＢ
部を巡回的に動作させることを特徴とする。
【０００７】請求項３記載の発明は、仮想アドレスと物
理アドレスとを格納する格納手段と、入力される仮想ア
ドレスと格納手段により格納されたアドレスとを比較す
る比較手段と、両アドレスが一致したとき格納手段によ
り格納された物理アドレスから対応する物理アドレスを
出力する出力手段とをそれぞれ含んで成る複数のＴＬＢ
部と、ＴＬＢ変換を行う命令が分岐命令である場合に、
複数のＴＬＢ部のそれぞれに関連付けられて設けられて
カウント信号がアサートされるとカウント値を加算する
分岐変換レジスタを有して、カウント値が一番大きい分
岐変換レジスタに関連付けられたＴＬＢ部を選択して動
作させる制御手段とを有することを特徴とする。
理アドレスとを格納する格納手段と、入力される仮想ア
ドレスと格納手段により格納されたアドレスとを比較す
る比較手段と、両アドレスが一致したとき格納手段によ
り格納された物理アドレスから対応する物理アドレスを
出力する出力手段とをそれぞれ含んで成る複数のＴＬＢ
部と、ＴＬＢ変換を行う命令が分岐命令である場合に、
複数のＴＬＢ部のそれぞれに関連付けられて設けられて
カウント信号がアサートされるとカウント値を加算する
分岐変換レジスタを有して、カウント値が一番大きい分
岐変換レジスタに関連付けられたＴＬＢ部を選択して動
作させる制御手段とを有することを特徴とする。
【０００８】請求項４記載の発明は、上記したカウント
信号が、比較手段による比較により両アドレスが一致し
たときに、当該比較手段を含むＴＬＢ部から、当該ＴＬ
Ｂ部に関連付けられて設けられた分岐変換レジスタにア
サートされることを特徴とする。
信号が、比較手段による比較により両アドレスが一致し
たときに、当該比較手段を含むＴＬＢ部から、当該ＴＬ
Ｂ部に関連付けられて設けられた分岐変換レジスタにア
サートされることを特徴とする。
【０００９】請求項５記載の発明は、アドレス空間ＩＤ
が切り替えられたときにカウント値を加算するレジスタ
を有するメモリ管理装置におけるメモリ管理方法であっ
て、レジスタのカウント値に関連付けられたＴＬＢ部を
選択して動作させ、その選択したＴＬＢ部において、入
力される仮想アドレスと格納されたアドレスとを比較
し、両アドレスが一致したとき格納された物理アドレス
から対応する物理アドレスを出力することを特徴とす
る。
が切り替えられたときにカウント値を加算するレジスタ
を有するメモリ管理装置におけるメモリ管理方法であっ
て、レジスタのカウント値に関連付けられたＴＬＢ部を
選択して動作させ、その選択したＴＬＢ部において、入
力される仮想アドレスと格納されたアドレスとを比較
し、両アドレスが一致したとき格納された物理アドレス
から対応する物理アドレスを出力することを特徴とす
る。
【００１０】請求項６記載の発明は、選択されたＴＬＢ
部を動作させて比較を行い、両アド レスが一致しない場
合、複数のＴＬＢ部を巡回的に動作させることを特徴と
する。
部を動作させて比較を行い、両アド レスが一致しない場
合、複数のＴＬＢ部を巡回的に動作させることを特徴と
する。
【００１１】請求項７記載の発明は、ＴＬＢ変換を行う
命令が分岐命令である場合に、複数のＴＬＢ部のそれぞ
れに関連付けられて設けられてカウント信号がアサート
されるとカウント値を加算する分岐変換レジスタを有す
るメモリ管理装置におけるメモリ管理方法であって、Ｔ
ＬＢ変換を行う命令が分岐命令である場合に、カウント
値が一番大きい分岐変換レジスタに関連付けられたＴＬ
Ｂ部を選択して動作させ、その選択したＴＬＢ部におい
て、入力される仮想アドレスと格納されたアドレスとを
比較し、両アドレスが一致したとき格納された物理アド
レスから対応する物理アドレスを出力することを特徴と
する。
命令が分岐命令である場合に、複数のＴＬＢ部のそれぞ
れに関連付けられて設けられてカウント信号がアサート
されるとカウント値を加算する分岐変換レジスタを有す
るメモリ管理装置におけるメモリ管理方法であって、Ｔ
ＬＢ変換を行う命令が分岐命令である場合に、カウント
値が一番大きい分岐変換レジスタに関連付けられたＴＬ
Ｂ部を選択して動作させ、その選択したＴＬＢ部におい
て、入力される仮想アドレスと格納されたアドレスとを
比較し、両アドレスが一致したとき格納された物理アド
レスから対応する物理アドレスを出力することを特徴と
する。
【００１２】請求項８記載の発明は、上記したカウント
信号が、入力された仮想アドレスと物理アドレスとを比
較して両アドレスが一致したときに、該比較を行った比
較手段を含むＴＬＢ部から、当該ＴＬＢ部に関連付けら
れて設けられた分岐変換レジスタにアサートされたこと
を特徴とする。
信号が、入力された仮想アドレスと物理アドレスとを比
較して両アドレスが一致したときに、該比較を行った比
較手段を含むＴＬＢ部から、当該ＴＬＢ部に関連付けら
れて設けられた分岐変換レジスタにアサートされたこと
を特徴とする。
【００１３】請求項９記載の発明は、アドレス空間ＩＤ
が切り替えられたときにカウント値を加算するレジスタ
を有するメモリ管理装置のプログラムを記憶した記憶媒
体であって、メモリ管理装置に、レジスタのカウント値
に関連付けられたＴＬＢ部を選択して動作させる処理
と、選択したＴＬＢ部において、入力される仮想アドレ
スと格納されたアドレスとを比較する比較処理と、両ア
ドレスが一致したとき格納された物理アドレスから対応
する物理アドレスを出力する処理とを実行させることを
特徴とする。
が切り替えられたときにカウント値を加算するレジスタ
を有するメモリ管理装置のプログラムを記憶した記憶媒
体であって、メモリ管理装置に、レジスタのカウント値
に関連付けられたＴＬＢ部を選択して動作させる処理
と、選択したＴＬＢ部において、入力される仮想アドレ
スと格納されたアドレスとを比較する比較処理と、両ア
ドレスが一致したとき格納された物理アドレスから対応
する物理アドレスを出力する処理とを実行させることを
特徴とする。
【００１４】請求項１０記載の発明は、上記した比較処
理で両アドレスが一致しない場合、複数のＴＬＢ部を巡
回的に動作させることを特徴とする。
理で両アドレスが一致しない場合、複数のＴＬＢ部を巡
回的に動作させることを特徴とする。
【００１５】請求項１１記載の発明は、ＴＬＢ変換を行
う命令が分岐命令である場合に、複 数のＴＬＢ部のそれ
ぞれに関連付けられて設けられてカウント信号がアサー
トされるとカウント値を加算する分岐変換レジスタを有
するメモリ管理装置のプログラムを記憶した記憶媒体で
あって、メモリ管理装置に、ＴＬＢ変換を行う命令が分
岐命令である場合に、カウント値が一番大きい分岐変換
レジスタに関連付けられたＴＬＢ部を選択して動作させ
る処理と、選択したＴＬＢ部において、入力される仮想
アドレスと格納されたアドレスとを比較する処理と、両
アドレスが一致したとき格納された物理アドレスから対
応する物理アドレスを出力する処理とを実行させること
を特徴とする。
う命令が分岐命令である場合に、複 数のＴＬＢ部のそれ
ぞれに関連付けられて設けられてカウント信号がアサー
トされるとカウント値を加算する分岐変換レジスタを有
するメモリ管理装置のプログラムを記憶した記憶媒体で
あって、メモリ管理装置に、ＴＬＢ変換を行う命令が分
岐命令である場合に、カウント値が一番大きい分岐変換
レジスタに関連付けられたＴＬＢ部を選択して動作させ
る処理と、選択したＴＬＢ部において、入力される仮想
アドレスと格納されたアドレスとを比較する処理と、両
アドレスが一致したとき格納された物理アドレスから対
応する物理アドレスを出力する処理とを実行させること
を特徴とする。
【００１６】請求項１２記載の発明は、上記したカウン
ト信号が、入力された仮想アドレスと物理アドレスとを
比較して両アドレスが一致したときに、該比較を行った
比較手段を含むＴＬＢ部から、当該ＴＬＢ部に関連付け
られて設けられた分岐変換レジスタにアサートされたこ
とを特徴とする。
ト信号が、入力された仮想アドレスと物理アドレスとを
比較して両アドレスが一致したときに、該比較を行った
比較手段を含むＴＬＢ部から、当該ＴＬＢ部に関連付け
られて設けられた分岐変換レジスタにアサートされたこ
とを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の第１及び第２の実
施形態を図面と共に説明する。各実施形態は、ＴＬＢエ
ントリを小分割し、どの小ＴＬＢをアドレス変換に使用
するのかを、ＴＬＢアービタが巡回優先順位方式又は分
岐予測方式で管理することを特徴とする。
施形態を図面と共に説明する。各実施形態は、ＴＬＢエ
ントリを小分割し、どの小ＴＬＢをアドレス変換に使用
するのかを、ＴＬＢアービタが巡回優先順位方式又は分
岐予測方式で管理することを特徴とする。
【００１８】図１は本発明の第１の実施形態を示すブロ
ック図である。図１において、ＴＬＢアービタ５は、Ｍ
ＭＵ１に入力される仮想アドレス２を巡回優先順位方式
で第１のＴＬＢ６、第２のＴＬＢ７、第３のＴＬＢ８、
第４のＴＬＢ９の内、どれを変換バッファとして使うか
を選択する。
ック図である。図１において、ＴＬＢアービタ５は、Ｍ
ＭＵ１に入力される仮想アドレス２を巡回優先順位方式
で第１のＴＬＢ６、第２のＴＬＢ７、第３のＴＬＢ８、
第４のＴＬＢ９の内、どれを変換バッファとして使うか
を選択する。
【００１９】メモリ管理ユニット（ＭＭＵ）１は、仮想
アドレスバス２から仮想アドレスを入力し、物理アドレ
スバス３に物理アドレスを出力する機能を有している。
ＭＭＵ１は、ＴＬＢアービタ５及び第１のＴＬＢ６、第
２のＴＬＢ７、第３のＴＬＢ８、第４のＴＬＢ９を有す
る。ＴＬＢ６〜９は、それぞれ４つのエントリを持つ。
ＴＬＢアービタ５は、ＴＬＢ６〜９の内、どれを使用す
るのかを巡回優先順位方式で決定する。
アドレスバス２から仮想アドレスを入力し、物理アドレ
スバス３に物理アドレスを出力する機能を有している。
ＭＭＵ１は、ＴＬＢアービタ５及び第１のＴＬＢ６、第
２のＴＬＢ７、第３のＴＬＢ８、第４のＴＬＢ９を有す
る。ＴＬＢ６〜９は、それぞれ４つのエントリを持つ。
ＴＬＢアービタ５は、ＴＬＢ６〜９の内、どれを使用す
るのかを巡回優先順位方式で決定する。
【００２０】決定した後、ＴＬＢ６〜９にはＴＬＢ変換
許可信号１０〜１３がアサートされる。ＴＬＢ変換が行
われた後、ＴＬＢ変換カウント信号１４〜１７がアサー
トされ、ＴＬＢ通常変換カウント値レジスタ２２〜２５
のカウントがアップする。なお、レジスタ２６〜２９
は、後述する第２の実施形態による分岐予測方式を行う
ときに用いられる。
許可信号１０〜１３がアサートされる。ＴＬＢ変換が行
われた後、ＴＬＢ変換カウント信号１４〜１７がアサー
トされ、ＴＬＢ通常変換カウント値レジスタ２２〜２５
のカウントがアップする。なお、レジスタ２６〜２９
は、後述する第２の実施形態による分岐予測方式を行う
ときに用いられる。
【００２１】ＴＬＢカウントユニット初期化信号３０が
アサートされると、ＴＬＢ通常変換カウント値レジスタ
２２〜２５、及びＴＬＢ分岐変換カウントレジスタ２６
〜２９のカウント値が０に初期化される。仮想アドレス
バス２から入力された仮想アドレスが、ＴＬＢ６〜９の
いずれの仮想アドレス格納メモリの値と一致しない場合
には、ＴＬＢミスヒット信号３１がアサートされる。
アサートされると、ＴＬＢ通常変換カウント値レジスタ
２２〜２５、及びＴＬＢ分岐変換カウントレジスタ２６
〜２９のカウント値が０に初期化される。仮想アドレス
バス２から入力された仮想アドレスが、ＴＬＢ６〜９の
いずれの仮想アドレス格納メモリの値と一致しない場合
には、ＴＬＢミスヒット信号３１がアサートされる。
【００２２】タスク切替信号３２は、オペレーティング
システムによって、アドレス空間ＩＤが切り替えられた
ときにアサートされる。レジスタ３３は、ＴＬＢ６〜９
の内、どのＴＬＢで変換を行っているときにタスク切替
信号３２がアサートされたのかの番号を示しているレジ
スタである。番号はＴＬＢ６が１、ＴＬＢ７が２、ＴＬ
Ｂ８が３、ＴＬＢ９が４に対応している。
システムによって、アドレス空間ＩＤが切り替えられた
ときにアサートされる。レジスタ３３は、ＴＬＢ６〜９
の内、どのＴＬＢで変換を行っているときにタスク切替
信号３２がアサートされたのかの番号を示しているレジ
スタである。番号はＴＬＢ６が１、ＴＬＢ７が２、ＴＬ
Ｂ８が３、ＴＬＢ９が４に対応している。
【００２３】レジスタ３３は、タスク切替信号３２によ
って、１ずつ加算される。本実施形態では、ＴＬＢ６〜
９の４つが示されているので、３ビットのレジスタで構
成されており、レジスタの値が４（すなわち３’ｂ１０
０）になったときに、タスク切替信号３２がアサートさ
れると、レジスタの値は１に戻る。レジスタ３３の初期
値は１になっている。
って、１ずつ加算される。本実施形態では、ＴＬＢ６〜
９の４つが示されているので、３ビットのレジスタで構
成されており、レジスタの値が４（すなわち３’ｂ１０
０）になったときに、タスク切替信号３２がアサートさ
れると、レジスタの値は１に戻る。レジスタ３３の初期
値は１になっている。
【００２４】図２は、第１のＴＬＢ６の構成である。１
つのエントリには、仮想アドレスバス２から仮想アドレ
スが入力され、物理アドレスバス３に物理アドレスが出
力される。1 つのエントリは、仮想アドレス比較器１０
１、物理アドレス出力バッファ１０３、仮想アドレス格
納メモリ１０４、物理アドレス格納メモリ１０５、論理
積回路１０６で構成される。以下、エントリ２〜４も同
じ構成である。
つのエントリには、仮想アドレスバス２から仮想アドレ
スが入力され、物理アドレスバス３に物理アドレスが出
力される。1 つのエントリは、仮想アドレス比較器１０
１、物理アドレス出力バッファ１０３、仮想アドレス格
納メモリ１０４、物理アドレス格納メモリ１０５、論理
積回路１０６で構成される。以下、エントリ２〜４も同
じ構成である。
【００２５】さらに、各エントリ１〜４からは、物理ア
ドレス出力許可信号１０８〜１１１が出力されている。
エンコーダ１０７は、物理アドレス出力許可信号１０８
〜１１１の内、いずれか１つがアサートされたときにの
み、ＴＬＢ変換カウント信号１４をアサートする。ま
た、エンコーダ１０７は、物理アドレス出力許可信号１
０８〜１１１の内、複数のＴＬＢ変換許可信号がアサー
トされているときや、どのＴＬＢ変換許可信号もアサー
トされていないときには、ＴＬＢ変換カウント信号１４
をネゲートする。
ドレス出力許可信号１０８〜１１１が出力されている。
エンコーダ１０７は、物理アドレス出力許可信号１０８
〜１１１の内、いずれか１つがアサートされたときにの
み、ＴＬＢ変換カウント信号１４をアサートする。ま
た、エンコーダ１０７は、物理アドレス出力許可信号１
０８〜１１１の内、複数のＴＬＢ変換許可信号がアサー
トされているときや、どのＴＬＢ変換許可信号もアサー
トされていないときには、ＴＬＢ変換カウント信号１４
をネゲートする。
【００２６】仮想アドレスバス２から入力された仮想ア
ドレスと、仮想アドレス格納メモリ１０４の値とが等し
いときは、ヒット信号１０２がアサートされて、物理ア
ドレス出力バッファ１０３から物理アドレスバス３に物
理アドレスが出力される。ＴＬＢ変換許可信号１０がア
サートされていないときには、論理積回路１０６からの
出力がネゲートされるので、物理アドレス出力バッファ
１０３からの物理アドレスの出力はない。なお、上記説
明では、第１のＴＬＢ６について述べたが、ＴＬＢ７〜
９についても同じ構成及び動作である。
ドレスと、仮想アドレス格納メモリ１０４の値とが等し
いときは、ヒット信号１０２がアサートされて、物理ア
ドレス出力バッファ１０３から物理アドレスバス３に物
理アドレスが出力される。ＴＬＢ変換許可信号１０がア
サートされていないときには、論理積回路１０６からの
出力がネゲートされるので、物理アドレス出力バッファ
１０３からの物理アドレスの出力はない。なお、上記説
明では、第１のＴＬＢ６について述べたが、ＴＬＢ７〜
９についても同じ構成及び動作である。
【００２７】次に、図１の回路の動作について、図１、
図２、図３、図４を参照しながら説明する。図３、図４
は図１、図２の回路の動作を示すフローチャートであ
る。ＭＭＵ１を使用するための前処理として、オペレー
ティングシステムは、システム起動時に、ＴＬＢ６〜９
内の仮想アドレス格納メモリ１０４には仮想アドレス
を、物理アドレス格納メモリ１０５には物理アドレスを
登録する処理を行う。
図２、図３、図４を参照しながら説明する。図３、図４
は図１、図２の回路の動作を示すフローチャートであ
る。ＭＭＵ１を使用するための前処理として、オペレー
ティングシステムは、システム起動時に、ＴＬＢ６〜９
内の仮想アドレス格納メモリ１０４には仮想アドレス
を、物理アドレス格納メモリ１０５には物理アドレスを
登録する処理を行う。
【００２８】ＴＬＢ変換を開始すると、ＴＬＢアービタ
５は、ＴＬＢ変換許可信号１（１０）をアサートする
（ステップＡ１) 。これで、ＴＬＢ６は変換可能状態と
なり、ＴＬＢ変換処理を行う（ステップＡ２) 。第１の
ＴＬＢ６は、ＴＬＢ変換許可信号１（１０）がアサート
されると、入力された仮想アドレスと、仮想アドレス格
納メモリ１０４に格納されている値が等しいかどうかの
判定を、仮想アドレス比較器１０１にて行い（ステップ
Ａ３) 、等しい場合には、ヒット信号１０２がアサート
され、等しくない場合には、ヒット信号１０２はアサー
トされない（ステップＡ４) 。
５は、ＴＬＢ変換許可信号１（１０）をアサートする
（ステップＡ１) 。これで、ＴＬＢ６は変換可能状態と
なり、ＴＬＢ変換処理を行う（ステップＡ２) 。第１の
ＴＬＢ６は、ＴＬＢ変換許可信号１（１０）がアサート
されると、入力された仮想アドレスと、仮想アドレス格
納メモリ１０４に格納されている値が等しいかどうかの
判定を、仮想アドレス比較器１０１にて行い（ステップ
Ａ３) 、等しい場合には、ヒット信号１０２がアサート
され、等しくない場合には、ヒット信号１０２はアサー
トされない（ステップＡ４) 。
【００２９】ヒット信号１０２がアサートされていれ
ば、ＴＬＢ６は、物理アドレスを出力し、且つ物理アド
レス出力許可信号１０８をアサートするので、エンコー
ダ１０７はＴＬＢ変換カウント信号１（１４）をアサー
トし、ＴＬＢ変換カウントユニット１（１８）は、ＴＬ
Ｂ変換通常カウント値レジスタ１（２２）に保存されて
いる値をカウントアップする（ステップＡ５) 。
ば、ＴＬＢ６は、物理アドレスを出力し、且つ物理アド
レス出力許可信号１０８をアサートするので、エンコー
ダ１０７はＴＬＢ変換カウント信号１（１４）をアサー
トし、ＴＬＢ変換カウントユニット１（１８）は、ＴＬ
Ｂ変換通常カウント値レジスタ１（２２）に保存されて
いる値をカウントアップする（ステップＡ５) 。
【００３０】ヒット信号１０２が４つのエントリでどれ
もアサートされなければ、ＴＬＢ変換カウント信号１
（１４）はアサートされないので、ＴＬＢ変換通常カウ
ント値レジスタ１（２２）に保存されている値は変化せ
ず、ＴＬＢアービタ５は、ＴＬＢ変換許可信号１（１
０）をネゲートし、ＴＬＢ変換許可信号２（１１）をア
サートする（ステップＢ１) 。
もアサートされなければ、ＴＬＢ変換カウント信号１
（１４）はアサートされないので、ＴＬＢ変換通常カウ
ント値レジスタ１（２２）に保存されている値は変化せ
ず、ＴＬＢアービタ５は、ＴＬＢ変換許可信号１（１
０）をネゲートし、ＴＬＢ変換許可信号２（１１）をア
サートする（ステップＢ１) 。
【００３１】ＴＬＢ変換許可信号２（１１）がアサート
されると、ＴＬＢ７は変換可能状態となり、ＴＬＢ変換
処理を行う（ステップＢ２）。第２のＴＬＢ７は、ＴＬ
Ｂ変換許可信号２（１１）がアサートされると、入力さ
れた仮想アドレスと、仮想アドレス格納メモリに格納さ
れている値が等しいかどうかの判定を、仮想アドレス比
較器にて行い（ステップＢ３) 、等しい場合には、ヒッ
ト信号がアサートされ、等しくない場合には、ヒット信
号はアサートされない（ステップＢ４) 。
されると、ＴＬＢ７は変換可能状態となり、ＴＬＢ変換
処理を行う（ステップＢ２）。第２のＴＬＢ７は、ＴＬ
Ｂ変換許可信号２（１１）がアサートされると、入力さ
れた仮想アドレスと、仮想アドレス格納メモリに格納さ
れている値が等しいかどうかの判定を、仮想アドレス比
較器にて行い（ステップＢ３) 、等しい場合には、ヒッ
ト信号がアサートされ、等しくない場合には、ヒット信
号はアサートされない（ステップＢ４) 。
【００３２】ヒット信号がアサートされていれば、ＴＬ
Ｂ７は、物理アドレスを出力し、且つ物理アドレス出力
許可信号をアサートするので、エンコーダはＴＬＢ変換
カウント信号２（１５）をアサートし、ＴＬＢ変換カウ
ントユニット２（１９）は、ＴＬＢ変換通常カウント値
レジスタ２（２３）に保存されている値をカウントアッ
プする（ステップＢ５）。ヒット信号が４つのエントリ
でどれもアサートされなければ、ＴＬＢ変換カウント信
号２（１５）はアサートされないので、ＴＬＢ変換通常
カウント値レジスタ２（２３）に保存されている値は変
化せず、ＴＬＢアービタ５は、ＴＬＢ変換許可信号２
（１１）をネゲートし、ＴＬＢ変換許可信号３（１２）
をアサートする（ステップＣ１）。
Ｂ７は、物理アドレスを出力し、且つ物理アドレス出力
許可信号をアサートするので、エンコーダはＴＬＢ変換
カウント信号２（１５）をアサートし、ＴＬＢ変換カウ
ントユニット２（１９）は、ＴＬＢ変換通常カウント値
レジスタ２（２３）に保存されている値をカウントアッ
プする（ステップＢ５）。ヒット信号が４つのエントリ
でどれもアサートされなければ、ＴＬＢ変換カウント信
号２（１５）はアサートされないので、ＴＬＢ変換通常
カウント値レジスタ２（２３）に保存されている値は変
化せず、ＴＬＢアービタ５は、ＴＬＢ変換許可信号２
（１１）をネゲートし、ＴＬＢ変換許可信号３（１２）
をアサートする（ステップＣ１）。
【００３３】ＴＬＢ変換許可信号３（１２）がアサート
されると、ＴＬＢ８は変換可能状態となり、ＴＬＢ変換
処理を行う（ステップＣ２) 。第２のＴＬＢ８は、ＴＬ
Ｂ変換許可信号３（１２）がアサートされると、入力さ
れた仮想アドレスと、仮想アドレス格納メモリに格納さ
れている値が等しいかどうかの判定を、仮想アドレス比
較器にて行い（ステップＣ３) 、等しい場合には、ヒッ
ト信号がアサートされ、等しくない場合には、ヒット信
号はアサートされない（ステップＣ４) 。
されると、ＴＬＢ８は変換可能状態となり、ＴＬＢ変換
処理を行う（ステップＣ２) 。第２のＴＬＢ８は、ＴＬ
Ｂ変換許可信号３（１２）がアサートされると、入力さ
れた仮想アドレスと、仮想アドレス格納メモリに格納さ
れている値が等しいかどうかの判定を、仮想アドレス比
較器にて行い（ステップＣ３) 、等しい場合には、ヒッ
ト信号がアサートされ、等しくない場合には、ヒット信
号はアサートされない（ステップＣ４) 。
【００３４】ヒット信号がアサートされていれば、ＴＬ
Ｂ８は、物理アドレスを出力し、且つ物理アドレス出力
許可信号をアサートするので、エンコーダはＴＬＢ変換
カウント信号３（１６）をアサートし、ＴＬＢ変換カウ
ントユニット３（２０）は、ＴＬＢ変換通常カウント値
レジスタ３（２４）に保存されている値をカウントアッ
プする（ステップＣ５) 。
Ｂ８は、物理アドレスを出力し、且つ物理アドレス出力
許可信号をアサートするので、エンコーダはＴＬＢ変換
カウント信号３（１６）をアサートし、ＴＬＢ変換カウ
ントユニット３（２０）は、ＴＬＢ変換通常カウント値
レジスタ３（２４）に保存されている値をカウントアッ
プする（ステップＣ５) 。
【００３５】ヒット信号が４つのエントリでどれもアサ
ートされなければ、ＴＬＢ変換カウント信号３（１６）
はアサートされないので、ＴＬＢ変換通常カウント値レ
ジスタ３（２４）に保存されている値は変化せず、ＴＬ
Ｂアービタ５は、ＴＬＢ変換許可信号３（１２）をネゲ
ートし、ＴＬＢ変換許可信号４（１３）をアサートする
（ステップＤ１) 。
ートされなければ、ＴＬＢ変換カウント信号３（１６）
はアサートされないので、ＴＬＢ変換通常カウント値レ
ジスタ３（２４）に保存されている値は変化せず、ＴＬ
Ｂアービタ５は、ＴＬＢ変換許可信号３（１２）をネゲ
ートし、ＴＬＢ変換許可信号４（１３）をアサートする
（ステップＤ１) 。
【００３６】ＴＬＢ変換許可信号４（１３）がアサート
されると、ＴＬＢ９は変換可能状態となり、ＴＬＢ変換
処理を行う（ステップＤ２) 。第２のＴＬＢ９は、ＴＬ
Ｂ変換許可信号４（１３）がアサートされると、入力さ
れた仮想アドレスと、仮想アドレス格納メモリに格納さ
れている値が等しいかどうかの判定を、仮想アドレス比
較器にて行い（ステップＤ３) 、等しい場合には、ヒッ
ト信号がアサートされ、等しくない場合には、ヒット信
号はアサートされない（ステップＤ４) 。
されると、ＴＬＢ９は変換可能状態となり、ＴＬＢ変換
処理を行う（ステップＤ２) 。第２のＴＬＢ９は、ＴＬ
Ｂ変換許可信号４（１３）がアサートされると、入力さ
れた仮想アドレスと、仮想アドレス格納メモリに格納さ
れている値が等しいかどうかの判定を、仮想アドレス比
較器にて行い（ステップＤ３) 、等しい場合には、ヒッ
ト信号がアサートされ、等しくない場合には、ヒット信
号はアサートされない（ステップＤ４) 。
【００３７】ヒット信号がアサートされていれば、ＴＬ
Ｂ９は、物理アドレスを出力し、且つ物理アドレス出力
許可信号をアサートするので、エンコーダはＴＬＢ変換
カウント信号４（１７）をアサートし、ＴＬＢ変換カウ
ントユニット４（２１）は、ＴＬＢ変換通常カウント値
レジスタ４（２５）に保存されている値をカウントアッ
プする（ステップＤ５) 。
Ｂ９は、物理アドレスを出力し、且つ物理アドレス出力
許可信号をアサートするので、エンコーダはＴＬＢ変換
カウント信号４（１７）をアサートし、ＴＬＢ変換カウ
ントユニット４（２１）は、ＴＬＢ変換通常カウント値
レジスタ４（２５）に保存されている値をカウントアッ
プする（ステップＤ５) 。
【００３８】ヒット信号が４つのエントリでどれもアサ
ートされなければ、ＴＬＢ変換カウント信号４（１７）
はアサートされないので、ＴＬＢ変換通常カウント値レ
ジスタ４（２５）に保存されている値は変化せず、ＴＬ
Ｂアービタ５は、ＴＬＢ変換許可信号４（１３）をネゲ
ートし、ＴＬＢミスヒット信号３１をアサートする。
ートされなければ、ＴＬＢ変換カウント信号４（１７）
はアサートされないので、ＴＬＢ変換通常カウント値レ
ジスタ４（２５）に保存されている値は変化せず、ＴＬ
Ｂアービタ５は、ＴＬＢ変換許可信号４（１３）をネゲ
ートし、ＴＬＢミスヒット信号３１をアサートする。
【００３９】ＴＬＢカウントユニット初期化信号３０
は、ＴＬＢ変換許可信号１０〜１３がアサートされてい
る、いないに関わらず、常にアサートすることができ、
アサートによって、ＴＬＢ通常変換カウント値レジスタ
２２〜２５をすべて０に初期化する。
は、ＴＬＢ変換許可信号１０〜１３がアサートされてい
る、いないに関わらず、常にアサートすることができ、
アサートによって、ＴＬＢ通常変換カウント値レジスタ
２２〜２５をすべて０に初期化する。
【００４０】オペレーティングシステムによって、アド
レス空間ＩＤが切り替えられたときには、タスク切替信
号３２がアサートされ、レジスタ３３の値が１だけ加算
される。もし、レジスタ３３の値が４（３’ｂ１００）
ならば、レジスタ３３の値は１に戻る。例えば、レジス
タ３３の値が２のとき、すなわち、ＴＬＢ７にてＴＬＢ
変換を行っている時に、タスク切替信号３２がアサート
されたときには、レジスタ３３の値は３になり、これ以
降、ＴＬＢ８→ＴＬＢ９→ＴＬＢ６→ＴＬＢ７という順
番にてＴＬＢ変換を行う。
レス空間ＩＤが切り替えられたときには、タスク切替信
号３２がアサートされ、レジスタ３３の値が１だけ加算
される。もし、レジスタ３３の値が４（３’ｂ１００）
ならば、レジスタ３３の値は１に戻る。例えば、レジス
タ３３の値が２のとき、すなわち、ＴＬＢ７にてＴＬＢ
変換を行っている時に、タスク切替信号３２がアサート
されたときには、レジスタ３３の値は３になり、これ以
降、ＴＬＢ８→ＴＬＢ９→ＴＬＢ６→ＴＬＢ７という順
番にてＴＬＢ変換を行う。
【００４１】これらをまとめると、レジスタ３３の値が
１のときには、ＴＬＢ６→ＴＬＢ７→ＴＬＢ８→ＴＬＢ
９、レジスタ３３の値が２のときには、ＴＬＢ７→ＴＬ
Ｂ８→ＴＬＢ９→ＴＬＢ６、レジスタ３３の値が３のと
きには、ＴＬＢ８→ＴＬＢ９→ＴＬＢ６→ＴＬＢ７、レ
ジスタ３３の値が４のときには、ＴＬＢ９→ＴＬＢ６→
ＴＬＢ７→ＴＬＢ８、というようにＴＬＢ変換を行う順
番を変化させていく。
１のときには、ＴＬＢ６→ＴＬＢ７→ＴＬＢ８→ＴＬＢ
９、レジスタ３３の値が２のときには、ＴＬＢ７→ＴＬ
Ｂ８→ＴＬＢ９→ＴＬＢ６、レジスタ３３の値が３のと
きには、ＴＬＢ８→ＴＬＢ９→ＴＬＢ６→ＴＬＢ７、レ
ジスタ３３の値が４のときには、ＴＬＢ９→ＴＬＢ６→
ＴＬＢ７→ＴＬＢ８、というようにＴＬＢ変換を行う順
番を変化させていく。
【００４２】次に、本発明の第２の実施形態について、
図５を参照して説明する。本実施形態においては、分岐
アドレス変換要求信号４が追加されている。分岐アドレ
ス変換要求信号４は、ＴＬＢ変換を行う命令が分岐命令
（ｊｍｐ等) であったときにアサートされる。
図５を参照して説明する。本実施形態においては、分岐
アドレス変換要求信号４が追加されている。分岐アドレ
ス変換要求信号４は、ＴＬＢ変換を行う命令が分岐命令
（ｊｍｐ等) であったときにアサートされる。
【００４３】分岐アドレス変換要求信号４がアサートさ
れると、ＴＬＢ通常変換カウント値レジスタ２２〜２５
の代わりに、ＴＬＢ分岐変換カウント値レジスタ２６〜
２９が使われるように、ＴＬＢ変換カウントユニット１
８〜２１は制御を行う。ＴＬＢ変換カウント信号１４〜
１７がアサートされると、ＴＬＢ分岐変換カウント値レ
ジスタ２６〜２９の値は１加算される。
れると、ＴＬＢ通常変換カウント値レジスタ２２〜２５
の代わりに、ＴＬＢ分岐変換カウント値レジスタ２６〜
２９が使われるように、ＴＬＢ変換カウントユニット１
８〜２１は制御を行う。ＴＬＢ変換カウント信号１４〜
１７がアサートされると、ＴＬＢ分岐変換カウント値レ
ジスタ２６〜２９の値は１加算される。
【００４４】さらに、タスク切替信号３２と同時に、分
岐アドレス変換要求信号４がアサートされると、ＴＬＢ
アービタ５はＴＬＢ分岐変換カウント値レジスタ２６〜
２９の内、一番カウント値が大きいところのＴＬＢに対
してＴＬＢ変換要求信号をアサートする。例えば、ＴＬ
Ｂ分岐変換カウント値レジスタ２６〜２９の内、一番カ
ウント値が大きいのが、ＴＬＢ分岐変換カウント値レジ
スタ２７だったとすれば、ＴＬＢ変換要求信号２（１
１）がアサートされ、ＴＬＢ７→ＴＬＢ８→ＴＬＢ９→
ＴＬＢ６の順でＴＬＢ変換が行われることになる。
岐アドレス変換要求信号４がアサートされると、ＴＬＢ
アービタ５はＴＬＢ分岐変換カウント値レジスタ２６〜
２９の内、一番カウント値が大きいところのＴＬＢに対
してＴＬＢ変換要求信号をアサートする。例えば、ＴＬ
Ｂ分岐変換カウント値レジスタ２６〜２９の内、一番カ
ウント値が大きいのが、ＴＬＢ分岐変換カウント値レジ
スタ２７だったとすれば、ＴＬＢ変換要求信号２（１
１）がアサートされ、ＴＬＢ７→ＴＬＢ８→ＴＬＢ９→
ＴＬＢ６の順でＴＬＢ変換が行われることになる。
【００４５】これにより、分岐命令に使われるＴＬＢを
限定できるので、特定の分岐先が多いプログラムを実行
させるときには、特定のＴＬＢに分岐命令で使用する仮
想アドレス、物理アドレスを格納すればよいという特徴
を持つ。
限定できるので、特定の分岐先が多いプログラムを実行
させるときには、特定のＴＬＢに分岐命令で使用する仮
想アドレス、物理アドレスを格納すればよいという特徴
を持つ。
【００４６】以上述べた本発明の各実施の形態によれ
ば、仮想アドレスを比較する回数が少なくて済むと共
に、常に一つのＴＬＢのみを動作させるので、低消費電
力で動作が可能になる。
ば、仮想アドレスを比較する回数が少なくて済むと共
に、常に一つのＴＬＢのみを動作させるので、低消費電
力で動作が可能になる。
【００４７】次に、前述した従来の技術で例示した各公
報における技術と、本発明とを比較する。まず、上記特
開平４−３２８６５６号公報には、キャッシュのセンス
アンプの消費電力を削減することについて記載されてい
る。しかし、本発明はセンスアンプのオン・オフにより
低消費電力化を狙うものではない。本発明においては、
ＴＬＢでは、一度タグメモリを比較すると、そのタグを
比較し続けるという「局所性」を持っている。この局所
性により、上記公報の技術を行わなくても低消費電力化
を実現できてしまうことになる。また、本発明は、セン
スアンプのないタイプ、即ち、全てのＴＬＢをゲートア
レイで構成する場合にも適用することができる。
報における技術と、本発明とを比較する。まず、上記特
開平４−３２８６５６号公報には、キャッシュのセンス
アンプの消費電力を削減することについて記載されてい
る。しかし、本発明はセンスアンプのオン・オフにより
低消費電力化を狙うものではない。本発明においては、
ＴＬＢでは、一度タグメモリを比較すると、そのタグを
比較し続けるという「局所性」を持っている。この局所
性により、上記公報の技術を行わなくても低消費電力化
を実現できてしまうことになる。また、本発明は、セン
スアンプのないタイプ、即ち、全てのＴＬＢをゲートア
レイで構成する場合にも適用することができる。
【００４８】また、上記特開平９−１６１４８８号公報
は、ＣＡＭメモリを複数のブロックに分割し、さらに対
応する複数の比較部を並列動作させることにより、比較
部の回路規模を小さくするというものである。これに対
して本発明は、複数の比較部が同時に動作するのではな
く、常に一つの小ＴＬＢのみを動作させることによっ
て、低消費電力化を実現するものである。
は、ＣＡＭメモリを複数のブロックに分割し、さらに対
応する複数の比較部を並列動作させることにより、比較
部の回路規模を小さくするというものである。これに対
して本発明は、複数の比較部が同時に動作するのではな
く、常に一つの小ＴＬＢのみを動作させることによっ
て、低消費電力化を実現するものである。
【００４９】また、上記特開平１０−１１１８３２号公
報は、タグメモリを大小に分割して、大タグメモリをア
クセスする回数を減らすというものである。これに対し
て本発明は、タグメモリを分割するものではない。ま
た、上記公報のようにＮウェイのセットアソシアティブ
方式ではない。
報は、タグメモリを大小に分割して、大タグメモリをア
クセスする回数を減らすというものである。これに対し
て本発明は、タグメモリを分割するものではない。ま
た、上記公報のようにＮウェイのセットアソシアティブ
方式ではない。
【００５０】また、上記特公平６−１００９８７号公報
は、アドレス変換バッファを分割する／しないモードを
設け、分割モードでは、特定の領域をＯＳのアドレス変
換専用に割り当てるというものである。これに対して本
発明は、上記分割する／しないモードは存在しない。さ
らに、特定の領域をＯＳ専用にするのではなく、アドレ
ス変換の頻度が多いものを小ＴＬＢに割り当てておくこ
とにより、アドレス比較対象が減り、消費電力化を実現
することができる。
は、アドレス変換バッファを分割する／しないモードを
設け、分割モードでは、特定の領域をＯＳのアドレス変
換専用に割り当てるというものである。これに対して本
発明は、上記分割する／しないモードは存在しない。さ
らに、特定の領域をＯＳ専用にするのではなく、アドレ
ス変換の頻度が多いものを小ＴＬＢに割り当てておくこ
とにより、アドレス比較対象が減り、消費電力化を実現
することができる。
【００５１】なお、図１、図５の構成を、ＣＰＵやメモ
リから成るコンピュータシステムで制御する場合、上記
メモリは本発明による記憶媒体を構成する。この記憶媒
体には、図３、図４のフローチャートによる処理を実行
するためのプログラムが格納される。この記憶媒体とし
ては、半導体メモリ、光ディスク、光磁気ディスク、磁
気媒体等を用いることができる。
リから成るコンピュータシステムで制御する場合、上記
メモリは本発明による記憶媒体を構成する。この記憶媒
体には、図３、図４のフローチャートによる処理を実行
するためのプログラムが格納される。この記憶媒体とし
ては、半導体メモリ、光ディスク、光磁気ディスク、磁
気媒体等を用いることができる。
【００５２】
【発明の効果】以上の説明より明らかなように、本発明
のメモリ管理装置、方法及びプログラムを記憶した記憶
媒体によれば、仮想アドレスを比較する回数を少なくす
ることができる。その理由は、常に同時に仮想アドレス
を比較するのは、実施の形態の場合たかだか４つにすぎ
ないからである。
のメモリ管理装置、方法及びプログラムを記憶した記憶
媒体によれば、仮想アドレスを比較する回数を少なくす
ることができる。その理由は、常に同時に仮想アドレス
を比較するのは、実施の形態の場合たかだか４つにすぎ
ないからである。
【００５３】また、本発明のメモリ管理装置、方法及び
プログラムを記憶した記憶媒体によれば、低消費電力で
の動作が可能になる。その理由は、一つのＴＬＢが変換
処理中であるときには、そのほかのＴＬＢは変換処理を
行わないためである。
プログラムを記憶した記憶媒体によれば、低消費電力で
の動作が可能になる。その理由は、一つのＴＬＢが変換
処理中であるときには、そのほかのＴＬＢは変換処理を
行わないためである。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】図１のＴＬＢの部分の詳細な構成を示すブロッ
ク図である。
ク図である。
【図３】ＴＬＢアービタ５、及びＴＬＢ６〜９の動作を
示すフローチャートである。
示すフローチャートである。
【図４】図３の第１〜第４のＴＬＢの変換処理の詳細な
構成を示すブロック図である。
構成を示すブロック図である。
【図５】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図６】従来例を示すブロック図である。
１ ＭＭＵ
２ 仮想アドレスバス
３ 物理アドレスバス
４ 分岐アドレス変換要求信号
５ ＴＬＢアービタ
６ 第１のＴＬＢ
７ 第２のＴＬＢ
８ 第３のＴＬＢ
９ 第４のＴＬＢ
１０ ＴＬＢ変換許可信号１
１１ ＴＬＢ変換許可信号２
１２ ＴＬＢ変換許可信号３
１３ ＴＬＢ変換許可信号４
１４ ＴＬＢ変換カウント信号１
１５ ＴＬＢ変換カウント信号２
１６ ＴＬＢ変換カウント信号３
１７ ＴＬＢ変換カウント信号４
１８ ＴＬＢ変換カウントユニット１
１９ ＴＬＢ変換カウントユニット２
２０ ＴＬＢ変換カウントユニット３
２１ ＴＬＢ変換カウントユニット４
２２ ＴＬＢ通常変換カウント値レジスタ１
２３ ＴＬＢ通常変換カウント値レジスタ２
２４ ＴＬＢ通常変換カウント値レジスタ３
２５ ＴＬＢ通常変換カウント値レジスタ４
２６ ＴＬＢ分岐変換カウント値レジスタ１
２７ ＴＬＢ分岐変換カウント値レジスタ２
２８ ＴＬＢ分岐変換カウント値レジスタ３
２９ ＴＬＢ分岐変換カウント値レジスタ４
３０ ＴＬＢカウントユニット初期化信号
３１ ＴＬＢミスヒット信号
３２ タスク切替信号
３３ レジスタ
１０１ 仮想アドレス比較器
１０２ ヒット信号
１０３ 物理アドレス出力バッファ
１０４ 仮想アドレス格納メモリ
１０５ 物理アドレス格納メモリ
１０６ 論理積回路
１０７ エンコーダ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08 - 12/12
Claims (12)
- 【請求項１】 仮想アドレスと物理アドレスとを格納す
る格納手段と、 入力される仮想アドレスと前記格納手段により格納され
たアドレスとを比較する比較手段と、 前記両アドレスが一致したとき前記格納手段により格納
された物理アドレスから対応する物理アドレスを出力す
る出力手段とをそれぞれ含んで成る複数のＴＬＢ部と、アドレス空間ＩＤが切り替えられたときにカウント値を
加算するレジスタを有し、加算された該カウント値に関
連付けられたＴＬＢ部を 選択して動作させる制御手段と
を有することを特徴とするメモリ管理装置。 - 【請求項２】 前記制御手段は、前記選択されたＴＬＢ
部を動作させて前記比較手段により比較を行わせ前記両
アドレスが一致しない場合、前記複数のＴＬＢ部を巡回
的に動作させることを特徴とする請求項１記載のメモリ
管理装置。 - 【請求項３】 仮想アドレスと物理アドレスとを格納す
る格納手段と、 入力される仮想アドレスと前記格納手段により格納され
たアドレスとを比較する比較手段と、 前記両アドレスが一致したとき前記格納手段により格納
された物理アドレスから対応する物理アドレスを出力す
る出力手段とをそれぞれ含んで成る複数のＴＬＢ部と、ＴＬＢ変換を行う命令が分岐命令である場合に、前記複
数のＴＬＢ部のそれぞれに関連付けられて設けられてカ
ウント信号がアサートされるとカウント値を加算する分
岐変換レジスタを有して、カウント値が一番大きい分岐
変換レジスタに関連付けられたＴＬＢ部を 選択して動作
させる制御手段とを有することを特徴とするメモリ管理
装置。 - 【請求項４】 前記カウント信号は、前記比較手段によ
る前記比較により前記両アドレスが一致したときに、当
該比較手段を含むＴＬＢ部から、当該ＴＬＢ部に関連付
けられて設けられた分岐変換レジスタにアサートされる
ことを特徴と する請求項３記載のメモリ管理装置。 - 【請求項５】 アドレス空間ＩＤが切り替えられたとき
にカウント値を加算するレジスタを有するメモリ管理装
置におけるメモリ管理方法であって、 前記レジスタのカウント値に関連付けられたＴＬＢ部を
選択して動作させ、その選択したＴＬＢ部において、入
力される仮想アドレスと格納されたアドレスとを比較
し、両アドレスが一致したとき格納された物理アドレス
から対応する物理アドレスを出力することを特徴とする
メモリ管理方法。 - 【請求項６】 前記選択されたＴＬＢ部を動作させて前
記比較を行い、前記両アドレスが一致しない場合、前記
複数のＴＬＢ部を巡回的に動作させることを特徴とする
請求項５記載のメモリ管理方法。 - 【請求項７】 ＴＬＢ変換を行う命令が分岐命令である
場合に、前記複数のＴＬＢ部のそれぞれに関連付けられ
て設けられてカウント信号がアサートされるとカウント
値を加算する分岐変換レジスタを有するメモリ管理装置
におけるメモリ管理方法であって、 ＴＬＢ変換を行う命令が分岐命令である場合に、カウン
ト値が一番大きい分岐変換レジスタに関連付けられたＴ
ＬＢ部を 選択して動作させ、その選択したＴＬＢ部にお
いて、入力される仮想アドレスと格納されたアドレスと
を比較し、両アドレスが一致したとき格納された物理ア
ドレスから対応する物理アドレスを出力することを特徴
とするメモリ管理方法。 - 【請求項８】 前記カウント信号は、入力された仮想ア
ドレスと物理アドレスとを比較して両アドレスが一致し
たときに、該比較を行った比較手段を含むＴＬＢ部か
ら、当該ＴＬＢ部に関連付けられて設けられた分岐変換
レジスタにアサートされたことを特徴とする請求項７記
載のメモリ管理方法。 - 【請求項９】 アドレス空間ＩＤが切り替えられたとき
にカウント値を加算するレジスタを有するメモリ管理装
置のプログラムを記憶した記憶媒体であって、 前記メモリ管理装置に、 前記レジスタのカウント値に関連付けられたＴＬＢ部を
選択して動作させる処理と、 前記選択したＴＬＢ部において、入力される仮想アドレ
スと格納されたアドレスとを比較する比較処理と、 前記両アドレスが一致したとき格納された物理アドレス
から対応する物理アドレスを出力する処理とを実行させ
るためのプログラムを記憶した記憶媒体。 - 【請求項１０】 前記比較処理で前記両アドレスが一致
しない場合、前記複数のＴＬＢ部を巡回的に動作させる
ことを特徴とする請求項９記載のプログラムを記憶した
記憶媒体。 - 【請求項１１】 ＴＬＢ変換を行う命令が分岐命令であ
る場合に、前記複数のＴＬＢ部のそれぞれに関連付けら
れて設けられてカウント信号がアサートされるとカウン
ト値を加算する分岐変換レジスタを有するメモリ管理装
置のプログラムを記憶した記憶媒体であって、 前記メモリ管理装置に、 ＴＬＢ変換を行う命令が分岐命令である場合に、カウン
ト値が一番大きい分岐変換レジスタに関連付けられたＴ
ＬＢ部を 選択して動作させる処理と、 前記選択したＴＬＢ部において、入力される仮想アドレ
スと格納されたアドレスとを比較する処理と、 前記両アドレスが一致したとき格納された物理アドレス
から対応する物理アドレスを出力する処理とを実行させ
るためのプログラムを記憶した記憶媒体。 - 【請求項１２】 前記カウント信号は、入力された仮想
アドレスと物理アドレスとを比較して両アドレスが一致
したときに、該比較を行った比較手段を含むＴＬＢ部か
ら、当該ＴＬＢ部に関連付けられて設けられた分岐変換
レジスタにアサートされたことを特徴とする請求項１１
記載のプログラムを記憶した記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32256198A JP3447588B2 (ja) | 1998-11-12 | 1998-11-12 | メモリ管理装置、方法及びプログラムを記憶した記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32256198A JP3447588B2 (ja) | 1998-11-12 | 1998-11-12 | メモリ管理装置、方法及びプログラムを記憶した記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148589A JP2000148589A (ja) | 2000-05-30 |
| JP3447588B2 true JP3447588B2 (ja) | 2003-09-16 |
Family
ID=18145062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32256198A Expired - Fee Related JP3447588B2 (ja) | 1998-11-12 | 1998-11-12 | メモリ管理装置、方法及びプログラムを記憶した記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447588B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450675B1 (ko) | 2002-03-19 | 2004-10-01 | 삼성전자주식회사 | 성능향상 및 전력소모를 감소시킬 수 있는 ｔｌｂ |
| JP4026753B2 (ja) | 2002-07-25 | 2007-12-26 | 株式会社日立製作所 | 半導体集積回路 |
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