JPH0962582A - 疑似セットアソシアティブ方式キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】簡単な構成でありながら、最適なウェイ数で再
構築可能にする。 【解決手段】エントリ数ｎのディレクトリ部１１-0〜１
１-(N-1)と、エントリ数ｍのキャッシュデータ部１２-0
〜１２-(M-1)を設け、Ｎ＊ｎ＝Ｍ＊ｍ、ｍ＝２^k＊ｎの
関係を持たせる他、レジスタ１８の設定値をもとにセレ
クタ回路１９-0〜１９-(N-1)によりディレクトリのコン
フィギュレーションを行わせる。ヒット／ミス判定回路
１５-0〜１５-(N-1)は、ディレクトリ部１１-0〜１１-
(N-1)から読み出されるエントリ内容と要求アドレスと
回路１９-0〜１９-(N-1)の出力をもとにヒットチェック
を行う。カレントバンク制御回路１７は、レジスタ１６
の示すカレントバンク内のエントリでヒットしていれ
ば、そのエントリのデータを出力し、他のバンク内のエ
ントリでヒットしていれば、ヒットエントリのバンクか
らのデータ読み出しに切り替えると共に、当該バンクを
カレントバンクとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機等の情報処
理機器に設けられる疑似セットアソシアティブ方式キャ
ッシュメモリ装置に関する。

【０００２】

【従来の技術】一般に計算機等の情報処理機器では、主
記憶アクセスの高速化のために、主記憶の一部のデータ
の写しが置かれるキャッシュメモリ装置が設けられてい
る。一方、ＬＳＩ技術の進歩やアーキテクチャの改良に
よって、情報処理機器の演算制御部はますます高速化し
ており、主記憶装置との動作速度差が広がっている。

【０００３】このため、演算制御部と主記憶装置との間
に位置するバッファ装置としてのキャッシュメモリ装置
を効果的に実現することにより、演算制御部の性能を最
大限に引き出すことが重要になってきている。

【０００４】ところで、キャッシュメモリは高速計算機
システムを実現するための必須技術となっているが、そ
の構成には、マッピング方式、主記憶更新方式、置き換
え方式、アドレッシング方式、コヒーレンス維持方式な
どについて、幾つかの方式がある。

【０００５】その中で、マッピング方式は、キャッシュ
メモリと主記憶とのデータの対応関係の違いから、大き
くフルセットアソシアティブ、セットアソシアティブ及
びダイレクトマッピングの３種類に分類することができ
る。

【０００６】実現論理の複雑さで比較した場合、フルセ
ットアソシアティブ＞セットアソシアティブ＞ダイレク
トマッピングの順番になり、ダイレクトマッピング方式
は比較的単純に実現し得る。これに対して、ヒット率の
面では、フルセットアソシアティブ＞セットアソシアテ
ィブ＞ダイレクトマッピングの順番になる。このため、
キャッシュメモリ容量は大きくできないが、ヒット率が
問題となる場合にはフルセットアソシアティブ方式を、
キャッシュメモリ容量を大きくできるときはセットアソ
シアティブ方式またはダイレクトマッピング方式をとる
ことが多い。

【０００７】そこで通常は、プロセッサ内部に保持して
いる１次キャッシュはフルセットアソシアティブ方式ま
たはセットアソシアティブ方式で構成することが多い。
この１次キャッシュは、高速（通常はプロセッサ内部の
動作クロックで動作）ではあるが、容量的には非常に小
容量である。このため、より高速に動作することが必要
な情報処理機器では、プロセッサの外部に２次キャッシ
ュを設けることが一般的である。この２次キャッシュは
ダイレクトマッピング方式（またはセットアソシアティ
ブ）により構成され、１次キャッシュよりは遅い（また
は同等の）アクセス速度ではあるが、容量を大容量にす
ることによってヒット率の向上を図っている。このほ
か、プロセッサ内部の１次キャッシュをセットアソシア
ティブ方式またはダイレクトマッピング方式で構成して
いる場合もある。

【０００８】

【発明が解決しようとする課題】フルアソシアティブ、
セットアソシアティブ及びダイレクトマッピングの各方
式で同時にアクセスするウエイ（ＷＡＹ）数を考えてみ
ると、フルアソシアティブは全ウェイを同時にアクセス
するのに対して、Ｎ面（Ｎウェイ数）のセットアソシア
ティブは、Ｎウェイを同時に、ダイレクトマッピングで
は１面のみアクセスすることになる。

【０００９】これは、同一ＬＳＩ内で実現している場合
には、それぞれ［１エントリのビット数］＊［エントリ
数］、［１エントリのビット数］＊［ウェイ数］、［１
エントリのビット数］の本数分だけ信号線の配線領域が
必要であることを示している。同様に、ＲＡＭを含んだ
複数のＬＳＩを使用して実現する場合には、必要な信号
線数分だけＬＳＩの入出力ピンが必要なため、セット数
を増やすことは物理的に困難な場合が多い。

【００１０】図５に、従来技術で２ウェイでセットアソ
シアティブ方式のキャッシュメモリ装置を構成する場合
の概略を示す。この図５に示す２ウェイセットアソシア
ティブ方式のキャッシュメモリ装置は、２つのディレク
トリ部（バンク＃０，＃１のディレクトリ部）５１-0，
５１-1と、２つのキャッシュデータ部（バンク＃０，＃
１のキャッシュデータ部）５２-0，５２-1とを備えてい
る。この構成では、ディレクトリ部５１-0，５１-1と、
キャッシュデータ部５２-0，５２-1のそれぞれにおい
て、アドレス線は共有されているが、データ線は、ディ
レクトリ部５１-0，５１-1及びキャッシュデータ部５２
-0，５２-1ともバンク＃０／＃１で独立させなければな
らない。

【００１１】このため、大容量のキャッシュメモリが必
要な場合は、少ないウェイ数（例えばウェイ数１）で制
御論理を簡単にして、ＬＳＩの信号線数を含めた論理規
模を最小にしながら、ヒット率の向上を図ることが多
い。

【００１２】さころが、ダイレクトマッピングとセット
アソシアティブでは、主記憶上の複数のアドレスの内容
がキャッシュメモリのウェイ数分のエントリに対してマ
ッピングされている。このため、あるエントリに対応す
る主記憶上の候補同士が非常に使用頻度が高い場合、衝
突（コンフリクト）が頻繁に発生することがある。

【００１３】例えば、ダイレクトマッピング方式のキャ
ッシュメモリ装置において、エントリが衝突するタスク
Ａの処理ａとタスクＢの処理ｂの２つのタスクが時分割
で処理されており、ａとｂの処理が交互に実行される場
合を考えてみる。

【００１４】処理ａの終了時にはキャッシュメモリには
処理ａ（のプログラムデータ）が登録されているため、
次に実行される処理ｂの実行時には必ずキャッシュミス
ヒットとなり、下位のメモリ階層（例えば主記憶）から
メモリ内容を取り出さなければならない。同様に、処理
ｂの終了時にはキャッシュメモリには処理ｂ（のプログ
ラムデータ）が登録されているため、次の処理ａの実行
時には必ずキャッシュミスヒットとなる。

【００１５】このようなコンフリクトが頻繁に発生する
ときは、キャッシュミスヒットが多発するため、キャッ
シュメモリが存在しないのと同様な動作となり、情報処
理機器のスループットが非常に低下するという問題があ
った。

【００１６】特にリアルタイム処理においては、オペレ
ーティングシステムやユーザプログラムのタスク間でコ
ンフリクトが発生する場合、リアルタイム処理における
割り込み反応最大時間などの制約を保証できなくなるな
どの問題があった。

【００１７】本発明は上記事情を考慮してなされたもの
でその目的は、簡単なハードウェア構成でありながら、
必要に応じて最適なウェイ数で再構築可能にしつつコン
フリクト発生機会を低減できる疑似セットアソシアティ
ブ方式キャッシュメモリ装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明の第１の観点に係
るキャッシュメモリ装置は、キャッシュディレクトリ情
報を保持するためのエントリをｎ個有し、要求アドレス
中のディレクトリエントリアドレスの指定により同時に
読み出しが可能なＮバンク（Ｎは２以上の整数）のディ
レクトリ部と、キャッシュデータを保持するためのエン
トリをｍ個（ｍ＝２^k ＊ｎ、但しｋは０以上の整数）有
し、独立にアクセス可能なＭバンク（ＭはＮ＊ｎ＝Ｍ＊
ｍを満足する整数）のキャッシュデータ部と、上記Ｎバ
ンクの各ディレクトリ部から読み出される各エントリの
内容、要求アドレス及びＮを上限とする設定ウェイ数を
もとに、各ディレクトリ部毎にヒットかミスヒットかを
判定するヒット／ミス判定手段と、上記Ｍバンクの各キ
ャッシュデータ部のうち、最初に読み出すべきバンクを
カレントバンクとして示すカレントバンク指定手段と、
このカレントバンク指定手段の指定内容に応じて対応す
るキャッシュデータ部のエントリからのキャッシュデー
タの読み出しを行うカレントバンク制御手段であって、
上記各ディレクトリ部毎のヒット／ミス判定手段の判定
結果及びカレントバンク指定手段の指定内容をもとに、
キャッシュデータを読み出すべきバンクを切り替えるカ
レントバンク制御手段とを備えたことを特徴とするもの
である。

【００１９】ここで、各ディレクトリ部は、要求アドレ
ス及び設定ウェイ数をもとに有効であるか無効であるか
が決定され、無効と決定されるディレクトリ部について
はヒット／ミス判定手段にてミスヒットと判定されるこ
とをも特徴とする。

【００２０】この第１の観点に係るキャッシュメモリ装
置においては、ディレクトリ部の物理的なウェイ数（バ
ンク数）をＮウェイ（Ｎバンク）としながら、それ以下
のウェイ数（バンク数）のキャッシュデータをアクセス
することが可能となる。

【００２１】本発明の第２の観点に係るキャッシュメモ
リ装置は、キャッシュディレクトリ情報を保持するため
のエントリをｎ個有し、要求アドレス中のディレクトリ
エントリアドレスの指定により同時に読み出しが可能な
Ｎバンク（Ｎ＝２^L 、但しＬは１以上の整数）のディレ
クトリ部と、キャッシュデータを保持するためのエント
リをｍ個（ｍは２^k ＊ｎ、但しｋは０≦ｋ≦Ｌを満足す
る整数）有し、要求アドレス中のディレクトリエントリ
アドレス及び当該エントリアドレスの上位側につながる
ｋビットからなるキャッシュデータエントリアドレスの
指定により独立にアクセス可能なＭバンク（ＭはＮ＊ｎ
＝Ｍ＊ｍを満足する整数）のキャッシュデータ部と、Ｎ
を上限とする疑似的なウェイ数を指定するためのコンフ
ィギュレーション情報が設定されるコンフィギュレーシ
ョン設定手段と、このコンフィギュレーション情報をも
とに、ディレクトリのウェイ数のコンフィギュレーショ
ンを行うためのウェイ数コンフィギュレーション手段
と、上記Ｎバンクの各ディレクトリ部から読み出される
各エントリの内容、要求アドレス及びウェイ数コンフィ
ギュレーション手段のコンフィギュレーション結果をも
とに、各ディレクトリ部毎にヒットかミスヒットかを判
定するヒット／ミス判定手段と、上記Ｍバンクの各キャ
ッシュデータ部のうち、最初に読み出すべきバンクをカ
レントバンクとして示すカレントバンク指定手段と、こ
のカレントバンク指定手段の指定内容に応じて対応する
キャッシュデータ部のエントリからのキャッシュデータ
の読み出しを行うカレントバンク制御手段であって、上
記各ディレクトリ部毎のヒット／ミス判定手段の判定結
果及びカレントバンク指定手段の指定内容をもとに、キ
ャッシュデータを読み出すべきバンクを切り替えるカレ
ントバンク制御手段とを備えたことを特徴とするもので
ある。

【００２２】ここで、上記ウェイ数コンフィギュレーシ
ョン手段を、コンフィギュレーション情報の示すウェイ
数が２^w （ｗは０≦ｗ≦Ｌを満足する整数）の場合に、
上記Ｎバンクのディレクトリ部をＮ／２^w 個単位で２^w
組に分割し、各組毎にそれぞれ１つの有効なディレクト
リ部を上記Ｌビット中の下位ｗビットをもとに決定する
構成とし、無効と決定されたディレクトリ部については
ヒット／ミス判定手段にてミスヒットと判定される構成
とすることをも特徴とする。

【００２３】この第２の観点に係るキャッシュメモリ装
置においては、ディレクトリ部の物理的なウェイ数（バ
ンク数）をＮとしながらも、コンフィギュレーション情
報の指定に応じて疑似的に１以上Ｎ以下の任意のウェイ
数（２^w ）のキャッシュ構成を構築できる。

【００２４】

【発明の実施の形態】以下、本発明の一実施形態につき
図面を参照して説明する。図１は本発明の一実施形態に
係る疑似セットアソシアティブ方式キャッシュメモリ装
置の構成を示すブロック図である。

【００２５】図１のキャッシュメモリ装置は、最大Ｎウ
ェイ（Ｎ面：ＮはＬを１以上の整数とすると２^L で表さ
れる２以上の整数）のセットアソシアティブ方式が適用
可能であり、Ｎ面に対応するバンク＃０〜＃Ｎ−１のＮ
個のディレクトリ部１１-0〜１１-(N-1)と、キャッシュ
しているデータを保持するためのバンク＃０〜＃Ｍ−１
のＭ個（但し、Ｍ≦Ｎ）のキャッシュデータ部１２-0〜
１２-(M-1)とを備えている。

【００２６】各ディレクトリ部１１-0〜１１-(N-1)のエ
ントリ数はｎ、各キャッシュデータ部１２-0〜１２-(M-
1)のエントリ数はｍである。ここでＮ，ｎ，Ｍ，ｍは、
Ｎ＊ｎ＝Ｍ＊ｍの関係を持っている。つまり、本発明に
おいては、Ｎ個のディレクトリ部１１-1〜１１-(N-1)の
全エントリ総計（Ｎ＊ｎ）に対応するＭ個のキャッシュ
データ部１２-0〜１２-(M-1)の全エントリ総計は等しく
構成されている。

【００２７】また、ｍ，ｎはｍ＝２^k ＊ｎ（但し、ｋは
０≦ｋ≦Ｌを満足する整数）の関係を持つ。これは、１
個のキャッシュデータ部には、１個以上（２^k 個）のデ
ィレクトリ部に対応するデータを持つことを意味してい
る。

【００２８】ディレクトリ部１１-0〜１１-(N-1)及びキ
ャッシュデータ部１２-0〜１２-(M-1)は、読み出し／書
き込み可能メモリ、例えばＲＡＭから構成される。ディ
レクトリ部１１-0〜１１-(N-1)の各エントリは、キャッ
シングしているデータのタグ情報（Ｔａｇ＋［Ｌ］）を
保持するためのタグフィールド１１１と、当該エントリ
（中のタグ）が有効であるか否かを示す有効ビット（Ｖ
ビット）を保持するためのフィールド（Ｖフィールド）
１１２とを有する。

【００２９】タグフィールド１１１に設定されるタグ情
報は、タグ部（Ｔａｇ）とその下位側につながる拡張タ
グ部（［Ｌ］）から構成される。タグ部（Ｔａｇ）に
は、対応するアドレス（要求アドレス）の上位アドレス
部分をなすタグ部（ｔａｇ）が用いられ、拡張タグ部
（［Ｌ］）には、タグ部（ｔａｇ）の下位側につながる
Ｌビットのフィールドの内容が用いられる。

【００３０】この要求アドレス中のＬビットフィールド
は、図１のキャッシュメモリ装置がとるキャッシュ構成
（最大Ｎウェイのキャッシュ構成）により、拡張された
タグ部として用いられる他、ディレクトリエントリ指定
部の上位側につながる拡張されたエントリ指定部として
も用いられる。そこで、この要求アドレス中のＬビット
フィールドを拡張タグ／エントリ指定部と称することに
する。

【００３１】例えば、Ｎウェイのキャッシュ構成の場合
には、この拡張タグ／エントリ指定部が全て拡張タグ部
として位置付けられる。また、２ウェイのキャッシュ構
成の場合には、拡張タグ／エントリ指定部の最上位ビッ
トが拡張タグ部として、残りのＬ−１ビットが拡張エン
トリ指定部（具体的には、各ウェイを構成するＮ／２個
のディレクトリ部のうちの１つを指定するアドレス部
分）として位置付けられる。また、ダイレクトマッピン
グのキャッシュ構成の場合には、拡張タグ／エントリ指
定部全体が、Ｎ個のディレクトリ部１１-0〜１１-(N-1)
のうちの１つを指定する拡張エントリ指定部として位置
付けられる。これを実現するのが、後述するコンフィギ
ュレーションセレクタ回路１９-0〜１９-(N-1)である。

【００３２】要求アドレス中の拡張タグ／エントリ指定
部（Ｌヒットフィールド）の下位側につながるアドレス
部分はディレクトリ部１１-0〜１１-(N-1)内のエントリ
を指定するディレクトリエントリ指定部（ディレクトリ
エントリアドレス）として用いられる。また、上記拡張
タグ／エントリ指定部中の下位ｋビットとその下位側に
つながるディレクトリエントリ指定部からなるアドレス
部分は、キャッシュデータ部１２-0〜１２-(M-1)内のエ
ントリを指定するキャッシュデータエントリ指定部（キ
ャッシュデータエントリアドレス）として用いられる。

【００３３】ディレクトリ部１１-0〜１１-(N-1)は、共
通のアドレス線１３により要求アドレス中のディレクト
リエントリ指定部と接続され（独立のアドレス線により
接続されるものであっても構わない）、キャッシュデー
タ部１２-0〜１２-(M-1)は共通のアドレス線１４により
要求アドレス中のキャッシュデータエントリ指定部と接
続されている。また、キャッシュデータ部１２-0〜１２
-(M-1)は、共通のデータ線２０に接続されている。即ち
データ線２０は、キャッシュデータ部１２-0〜１２-(M-
1)により共有されている。

【００３４】さて、図１の構成では、ディレクトリ部の
数Ｎとキャッシュデータ部の数Ｍとの間には、Ｍ≦Ｎの
関係があることから、Ｎ面の中で同時にアクセスできる
のはＭ面のみである。言い換えれば、各キャッシュデー
タ部１２-0〜１２-(M-1)に含まれるディレクトリ部の数
２^kは同時にはアクセスすることができない。そこで、
アクセス要求が発生した場合に同時に読み出し可能なキ
ャッシュデータ部（ここではキャッシュデータ部１２-0
〜１２-(M-1)）をバンク（キャッシュデータバンク）と
呼び、その際に最初に読み出すバンクをカレントバンク
と呼ぶことにする。

【００３５】図１のキャッシュメモリ装置はまた、ディ
レクトリ部１１-0〜１１-(N-1)の各エントリから同時に
読み出される内容及び要求アドレス等により、対応する
ディレクトリがヒットしたか否かを判定するヒット／ミ
ス判定回路１５-0〜１５-(N-1)と、キャッシュデータの
読み出すべきバンク（カレントバンク）を保持するカレ
ントバンクレジスタ１６と、ヒット／ミス判定回路１５
-0〜１５-(N-1)の判定結果とカレントバンクレジスタ１
６の内容をもとにキャッシュデータの読み出すべきバン
クを切り替えると共に、そのバンク切り替え結果をもと
にカレントバンクレジスタ１６を更新するカレントバン
ク制御回路１７とを備えている。

【００３６】図１のキャッシュメモリ装置は、以上の構
成に加えて、本来のＮ個のバンク（Ｎウェイ）をとれる
状態から、Ｎ以下のバンク数にするためのバンク数（ウ
ェイ数）指定に用いられる（上記拡張タグ／エントリ指
定部のビット数に一致する）Ｌビットのコンフィギュレ
ーションレジスタ１８と、このレジスタ１８の内容（Ｌ
ビットのコンフィギュレーションレジスタ値）をもとに
（Ｎを上限とする）ディレクトリの疑似的なウェイ数の
コンフィギュレーションを行うためのＮ個のコンフィギ
ュレーションセレクタ回路１９-0〜１９-(N-1)とを更に
備えている。

【００３７】セレクタ回路１９-0〜１９-(N-1)は、ディ
レクトリ部１１-0〜１１-(N-1)に対応して設けられてお
り、要求アドレス中の拡張タグ／エントリ指定部のＬビ
ットまたは当該セレクタ回路１９-0〜１９-(N-1)に固有
の値（即ちディレクトリ部１１-0〜１１-(N-1)に固有の
値）のＬビットを、コンフィギュレーションレジスタ１
８の内容の各ビットの値に応じてビット単位でヒット／
ミス判定回路１５-0〜１５-(N-1)に選択出力する機能を
有する。セレクタ回路１９-0〜１９-(N-1)はまた、コン
フィギュレーションレジスタ１８の値と要求アドレス中
の拡張タグ／エントリ指定部のＬビットをもとに、対応
するディレクトリ部１１-0〜１１-(N-1)を有効とするか
否かを示す選択信号１９０-0〜１９０-(N-1)を出力する
機能をも有する。この選択信号出力機能は、例えばデコ
ーダにより実現される。

【００３８】ここで、Ｎ（＝２^L ）個のセレクタ回路１
９-0〜１９-(N-1)に固有の値は、Ｌビットの取り得る２
^L 通りの値であり、“００…００”（オール“０”）〜
“１１…１１”（オール“１”）である。したがって、
図では示されていないが、例えばセレクタ回路１９-1，
１９-2，１９-(N-2)に固有の値は、“００…０１”，
“００…１０”，…“１１…１０”である。

【００３９】セレクタ回路１９-0〜１９-(N-1)は、図２
に示すように、いずれもＬ個の２入力１出力の１ビット
セレクタ１９１-0〜１９１-(L-1)を含んでいる。各セレ
クタ１９１-0〜１９１-(L-1)は、要求アドレス中の拡張
タグ／エントリ指定部（Ｌビット）の最上位ビット〜最
下位ビットを“１”側入力、対応するセレクタ回路に固
有のＬビット値の最上位ビット〜最下位ビットを“０”
側入力とし、その“１”側入力または“０”側入力をコ
ンフィギュレーションレジスタ１８のＬビット値の最上
位ビット（ビット0 ）〜最下位ビット（ビットL-1 ）の
状態に応じて選択する。

【００４０】図３に、コンフィギュレーションレジスタ
１８の内容（コンフィギュレーションレジスタ値）とキ
ャッシュ構成との関係例を示す。本実施形態において、
コンフィギュレーションレジスタ値（Ｌビット値）が
“００…００”（オール“０”）の場合は、ダイレクト
マッピング（ウェイ数＝１）のキャッシュ構成が指定さ
れ、バンク＃０〜＃Ｎ−１（ディレクトリ部１１-0〜１
１-(N-1)）のうちの１バンク（１ディレクトリ部）のみ
有効となる。この場合における各バンク＃０〜＃Ｎ−１
（ディレクトリ部１１-0〜１１-(N-1)）の有効／無効
は、そのバンク（ディレクトリ部）に対応するコンフィ
ギュレーションセレクタ回路１９-0〜１９-(N-1)によっ
て、要求アドレス中の拡張タグ／エントリ指定部の全ビ
ット（Ｌビット）をもとに決定される。

【００４１】例えば、Ｌビットの拡張タグ／エントリ指
定部が“００…００”（１０進表現で０）の場合には、
セレクタ回路１９-0によりディレクトリ部１１-0が有効
であると決定されて、論理“１”の選択信号１９０-0が
出力され、“００…０１”（１０進表現で１）の場合に
は、セレクタ回路１９-1（図示せず）によりディレクト
リ部１１-1（図示せず）が有効であると決定されて、論
理“１”の選択信号１９０-1が出力される。同様に、
“１１…１１”（１０進表現で２^L −１）の場合には、
セレクタ回路１９-(N-1)によりディレクトリ部１１-(N-
1)が有効であると決定されて、論理“１”の選択信号１
９０-(N-1)が出力される。

【００４２】即ちコンフィギュレーションレジスタ値
（Ｌビット値）が“００…００”の場合には、Ｎ個のデ
ィレクトリ部１１-0〜１１-(N-1)全体が疑似的にＮ＊ｎ
エントリを持つ１つの連続するディレクトリ部として扱
われ、そのＮ＊ｎエントリ中の１エントリが、要求アド
レス中のＬビットの拡張タグ／エントリ指定部及びディ
レクトリエントリ指定部からなるアドレス部分によって
指定される。したがって、ディレクトリのアドレスはリ
ニアとなり、Ｎ個のディレクトリ部１１-0〜１１-(N-1)
を持った構成でありながら、ダイレクトマッピングのキ
ャッシュ構成が可能となる。

【００４３】また、コンフィギュレーションレジスタ値
（Ｌビット値）が上記のようにダイレクトマッピングの
キャッシュ構成を指定する“００…００”の場合、セレ
クタ回路１９-0〜１９-(N-1)は、要求アドレス中の拡張
タグ／エントリ指定部のＬビットに代えて、当該セレク
タ回路１９-0〜１９-(N-1)に固有のＬビット値“００…
００”〜“１１…１１”を選択する。これは、疑似的に
ダイレクトマッピングのキャッシュ構成をとる場合に
は、要求アドレス中の拡張タグ／エントリ指定部のＬビ
ット全てを固有のＬビット値“００…００”〜“１１…
１１”によりマスクし、拡張タグ部として用いられない
ようにするためである。

【００４４】次に、コンフィギュレーションレジスタ値
が“１０…００”の場合には、２ウェイのキャッシュ構
成が指定され、２バンク（２ディレクトリ部）のみ有効
となる。この場合における各バンク＃０〜＃Ｎ−１（デ
ィレクトリ部１１-0〜１１-(N-1)）の有効／無効は、そ
のバンク（ディレクトリ部）に対応するコンフィギュレ
ーションセレクタ回路１９-0〜１９-(N-1)によって要求
アドレス中の拡張タグ／エントリ指定部の最上位ビット
を除く残りＬ−１ビット（下位Ｌ−１ビット）をもとに
決定される。

【００４５】例えば、拡張タグ／エントリ指定部の下位
Ｌ−１ビットが“００…００”の場合には、ディレクト
リ部１１-0〜１１-(N-1)をＮ／２個単位で２分割した各
組の先頭のディレクトリ部（ディレクトリ部１１-0と図
示せぬディレクトリ部１１-N/2）が、“００…０１”の
場合には上記各組の２番目のディレクトリ部（図示せぬ
ディレクトリ部１１-1，１１-(N/2+1)）が、それぞれ有
効と決定される。同様に、“１１…１１”（オール
“１”）の場合には上記各組の最終のディレクトリ部
（図示せぬディレクトリ部１１-(N/2-1)とディレクトリ
部１１-(N-1)）が有効と決定される。

【００４６】即ちコンフィギュレーションレジスタ値
（Ｌビット値）が“１０…００”の場合には、ディレク
トリ部１１-0〜１１-(N-1)をＮ／２個単位で２分割した
ディレクトリ部１１-0側の１組全体と、ディレクトリ部
１１-(N-1)側の１組全体が、それぞれ疑似的に（Ｎ／
２）＊ｎエントリを持つ１つの連続するディレクトリ部
として扱われ、その疑似的な２組（２ウェイ）のディレ
クトリ部の（Ｎ／２）＊ｎエントリ中の１エントリが、
要求アドレス中の拡張タグ／エントリ指定部の下位Ｌ−
１ビット及びディレクトリエントリ指定部からなるアド
レス部分によって指定される。

【００４７】また、コンフィギュレーションレジスタ値
（Ｌビット値）が上記のように２ウェイのキャッシュ構
成を指定する“１０…００”の場合、セレクタ回路１９
-0〜１９-(N-1)は、要求アドレス中の拡張タグ／エント
リ指定部の最上位ビットをそのまま選択すると共に、残
りのＬ−１ビットに代えて当該セレクタ回路１９-0〜１
９-(N-1)に固有のＬビット値“００…００”〜“１１…
１１”の下位Ｌ−１ビットを選択する。これは、疑似的
に２ウェイのキャッシュ構成をとる場合には、要求アド
レス中の拡張タグ／エントリ指定部の最上位ビットだけ
が拡張タグ部として用いられ、残りのＬ−１ビットにつ
いては、固有のＬビット値“００…００”〜“１１…１
１”の下位Ｌ−１ビットによりマスクし、拡張タグ部と
して用いられないようにするためである。

【００４８】次に、コンフィギュレーションレジスタ値
が“１１…１１”の場合は、Ｎウェイ（２^L ウェイ）の
キャッシュ構成が指定され、Ｎ個のバンク＃０〜＃Ｎ−
１（Ｎ個のディレクトリ部１１-0〜１１-(N-1)）の全て
が要求アドレス中の拡張タグ／エントリ指定部に無関係
に有効であると、コンフィギュレーションセレクタ回路
１９-0〜１９-(N-1)によって決定される。

【００４９】即ちコンフィギュレーションレジスタ値
（Ｌビット値）が“１１…１１”の場合には、Ｎ個のデ
ィレクトリ部１１-0〜１１-(N-1)がそのままＮウェイを
なす独立のディレクトリ部として扱われ、各ディレクト
リ部１１-0〜１１-(N-1)中のエントリが、要求アドレス
中のディレクトリエントリ指定部によって共通に指定さ
れる。

【００５０】また、コンフィギュレーションレジスタ値
（Ｌビット値）が上記のようにＮウェイのキャッシュ構
成を指定する“１１…１１”の場合、セレクタ回路１９
-0〜１９-(N-1)は、要求アドレス中の拡張タグ／エント
リ指定部のＬビットをそのまま選択する。これは、疑似
的にＮウェイのキャッシュ構成をとる場合には、要求ア
ドレス中の拡張タグ／エントリ指定部のＬビット全て
を、拡張タグ部としてそのまま用いるためである。

【００５１】さて、ヒット／ミス判定回路１５-0は、要
求アドレス中のタグ部（ｔａｇ）とディレクトリ部１１
-0から読み出されるエントリ中のタグフィールド１１１
のタグ部（Ｔａｇ）とを比較する比較器（ＣＭＰ）１５
１と、セレクタ回路１９-0から選択出力されるＬビット
と当該タグフィールド１１１の拡張タグ部（［Ｌ］）と
を同一位置のビット同士比較するためのＬ個の比較器
（ＣＭＰ）１５２-0〜１５２-(L-1)と、これら比較器１
５１，１５２-0〜１５２-(L-1)の出力、セレクタ回路１
９-0から出力される選択信号１９０-0及びディレクトリ
部１１-0から読み出されるエントリ中のＶフィールド１
１２の内容（Ｖビット）の論理積をとって対応するディ
レクトリがヒットしたか否かを判定するためのアンドゲ
ート１５３から構成される。

【００５２】なお、ヒット／ミス判定回路１５-0以外の
ヒット／ミス判定回路の構成についても、ヒット／ミス
判定回路１５-0と同様である。次に、図１のキャッシュ
メモリ装置における動作を、（１）Ｎウェイのキャッシ
ュ構成の場合と、（２）ダイレクトマッピングのキャッ
シュ構成の場合を例に、順に説明する。 （１）Ｎウェイのキャッシュ構成の場合 図１のキャッシュメモリ装置においてＮウェイのキャッ
シュ構成をとる必要がある場合には、図示せぬプロセッ
サの制御により、コンフィギュレーションレジスタ１８
にオール“１”のＬビット値（コンフィギュレーション
情報）が設定される。

【００５３】このコンフィギュレーションレジスタ１８
の設定後における通常動作モード時の動作は次の通りで
ある。まず、図１のキャッシュメモリ装置に対してリー
ドアクセス要求がある場合、アドレス線１３を介して与
えられる要求アドレス中のディレクトリエントリ指定部
（ディレクトリエントリアドレス）の指定により、Ｎ個
のディレクトリ部１１-0〜１１-(N-1)内の対応するエン
トリの内容が同時に読み出される。

【００５４】このときＭ個のキャッシュデータ部１２-0
〜１２-(M-1)のエントリが、要求アドレス中のキャッシ
ュデータエントリ指定部（キャッシュデータエントリア
ドレス）、即ち要求アドレス中のディレクトリエントリ
指定部とその上位側につながるｋビットからなるキャッ
シュデータエントリ指定部により、アドレス線１４を介
して指定される。同時に、Ｍ個のキャッシュデータ部１
２-0〜１２-(M-1)（即ちバンク＃０〜＃Ｍ−１のキャッ
シュデータ部）のうち、カレントバンクレジスタ１６に
よりカレントバンクとして示されているキャッシュデー
タ部が、カレントバンク制御回路１７によって出力イネ
ーブル状態に設定される。このキャッシュデータ部の出
力イネーブル状態は、当該キャッシュデータ部のＯＥ
（出力イネーブル）端子を真にすることで設定される。

【００５５】これにより、Ｎ個のディレクトリ部１１-0
〜１１-(N-1)内のエントリの内容が読み出されると同時
に、そのエントリに対応するカレントバンク（キャッシ
ュデータ部）のエントリのデータがデータ線２０に読み
出される。

【００５６】ここで、例えばｋ＝１の場合、即ちキャッ
シュデータ部１２-0〜１２-(M-1)のエントリ数ｍがディ
レクトリ部１１-0〜１１-(N-1)のエントリ数ｎの２倍の
場合には、キャッシュデータエントリ指定部の最上位ビ
ット（ディレクトリエントリ指定部の上位側につながる
１ビット）が“０”であれば、カレントバンクのキャッ
シュデータ部をアドレス方向に２等分した前側領域（ア
ドレスが小さい側）内の対応エントリ内容の読み出しが
行われ、“１”であれば、後側領域（アドレスが大きい
側）内の対応エントリ内容の読み出しが行われる。

【００５７】同様に、例えばｋ＝２の場合、即ちキャッ
シュデータ部１２-0〜１２-(M-1)のエントリ数ｍがディ
レクトリ部１１-0〜１１-(N-1)のエントリ数ｎの４倍の
場合には、キャッシュデータエントリ指定部の上位２ビ
ット（ディレクトリエントリ指定部の上位側につながる
２ビット）が“００”であれば、カレントバンクのキャ
ッシュデータ部をアドレス方向に４等分した先頭領域内
の対応エントリ内容の読み出しが行われ、“１１”であ
れば、最終領域内の対応エントリ内容の読み出しが行わ
れる。

【００５８】さて、上記要求アドレス中のＬビットの拡
張タグ／エントリ指定部は、コンフィギュレーションセ
レクタ回路１９-0〜１９-(N-1)に入力される。このセレ
クタ回路１９-0〜１９-(N-1)には、当該セレクタ回路１
９-0〜１９-(N-1)に固有の（ディレクトリ部１１-0〜１
１=(N-1)に固有の）Ｌビット値“００…００”〜“１１
…１１”が常時入力されている。

【００５９】コンフィギュレーションセレクタ回路１９
-0〜１９-(N-1)は、要求アドレス中のＬビットの拡張タ
グ／エントリ指定部または当該セレクタ回路１９-0〜１
９-(N-1)に固有の（ディレクトリ部１１-0〜１１=(N-1)
に固有の）Ｌビット値を、コンフィギュレーションレジ
スタ１８の内容の各ビットの値に応じてビット単位で選
択する。

【００６０】この例のように、コンフィギュレーション
レジスタ１８の内容がオール“１”の場合には、セレク
タ回路１９-0〜１９-(N-1)は、いずれも拡張タグ／エン
トリ指定部側の各ビットを選択する。

【００６１】またセレクタ回路１９-0〜１９-(N-1)は、
コンフィギュレーションレジスタ１８及び上記Ｌビット
の拡張タグ／エントリ指定部の内容をデコードすること
で、対応するディレクトリ部１１-0〜１１-(N-1)（から
読み出されるエントリ内容）を有効とするか否かを示す
選択信号１９０-0〜１９０-(N-1)を出力する。この例の
ように、コンフィギュレーションレジスタ１８の内容が
オール“１”の場合には、セレクタ回路１９-0〜１９-
(N-1)からは対応するディレクトリ部１１-0〜１１-(N-
1)（から読み出されるエントリ内容）を有効とする論理
“１”の選択信号１９０-0〜１９０-(N-1)が出力され
る。

【００６２】セレクタ回路１９-0〜１９-(N-1)により選
択されたＬビット（ここでは要求アドレス中の拡張タグ
／エントリ指定部の内容）は要求アドレス中のタグ部
（ｔａｇ）と共にヒット／ミス判定回路１５-0〜１５-
(N-1)に共通に送られる。このヒット／ミス判定回路１
５-0〜１５-(N-1)には、セレクタ回路１９-0〜１９-(N-
1)から出力された選択信号１９０-0〜１９０-(N-1)、及
び対応するディレクトリ部１１-0〜１１-(N-1)から読み
出された指定エントリの内容（Ｔａｇ＋［Ｌ］，Ｖ）も
送られる。

【００６３】これにより、次のサイクルでは、ヒット／
ミス判定回路１５-0〜１５-(N-1)において、対応するデ
ィレクトリ部１１-0〜１１-(N-1)のヒットチェックが行
われる。このヒット／ミス判定回路１５-0〜１５-(N-1)
におけるヒットチェックの詳細を、ヒット／ミス判定回
路１５-0の例で以下に述べる。

【００６４】まずヒット／ミス判定回路１５-0内の比較
器１５１では、要求アドレス中のタグ部（ｔａｇ）と、
対応するディレクトリ部１１-0から読み出された指定エ
ントリの内容中のタグ部（Ｔａｇ）とが比較され、一致
の有無が検出される。

【００６５】またヒット／ミス判定回路１５-0内の比較
器１５２-0〜１５２-(L-1)では、セレクタ回路１９-0に
より選択されたＬビットの各ビット（ビット0 〜L-1 ）
と、対応するディレクトリ部１１-0から読み出された指
定エントリの内容中の拡張タグ部［Ｌ］の各ビット（ビ
ット0 〜L-1 ）とが比較される。ここで、セレクタ回路
１９-0により選択されたＬビットは、コンフィギュレー
ションレジスタ１８のＬビットの内容がオール“１”の
例では、前記したように要求アドレス中の拡張タグ／エ
ントリ指定部、即ちタグ部（ｔａｇ）とディレクトリエ
ントリ指定部との間のＬビットである。

【００６６】したがってコンフィギュレーションレジス
タ１８のＬビットの内容がオール“１”の場合、ヒット
／ミス判定回路１５-0内では、要求アドレス中のタグ部
（ｔａｇ）及びその下位側につながるＬビットの拡張タ
グ／エントリ指定部と、ディレクトリ部１１-0から読み
出された指定エントリのタグフィールド１１１の内容
（Ｔａｇ＋［Ｌ］）とが比較されて、その一致／不一致
が検出されることになる。

【００６７】この一致／不一致検出結果、即ち比較器１
５１，１５２-0〜１５２-(L-1)の出力は、セレクタ回路
１９-0から出力された（論理“１”の）選択信号１９０
-0、及びディレクトリ部１１-0から読み出された指定エ
ントリのＶフィールド１１２の内容（Ｖビット）と共に
アンドゲート１５３に入力される。そして、この例のよ
うに選択信号１９０-0が論理“１”の場合には、上記の
一致／不一致検出結果が一致を示し（即ち比較器１５
１，１５２-0〜１５２-(L-1)の出力が全て“１”で）、
且つＶビットが“１”の場合に、アンドゲート１５３の
出力は“１”となり、対応するディレクトリ部１１-0で
のヒットが示される。それ以外の場合には、アンドゲー
ト１５３の出力は“０”となり、対応するディレクトリ
部１１-0でのミスヒットが示される。

【００６８】以上のヒット／ミス判定回路１５-0での対
応するディレクトリ部１１-0のヒットチェックと並行し
て、他のヒット／ミス判定回路においても対応するディ
レクトリ部のヒットチェックが同様に行われる。

【００６９】さて、ヒット／ミス判定回路１５-0〜１５
-(N-1)でのヒットチェック結果はカレントバンク制御回
路１７に送られる。カレントバンク制御回路１７は、こ
のヒット／ミス判定回路１５-0〜１５-(N-1)でのヒット
チェック結果及びカレントバンクレジスタ１６の内容を
もとに全体のヒット／ミスを判定する。ここで判定され
るヒット／ミスの状態には、（ａ）カレントバンク内の
エントリでヒットしている場合、（ｂ）カレントバンク
内ではヒットしていないが、他のバンクではヒットして
いる場合、（ｃ）カレントバンクを含めて、全バンクで
ミスヒットの場合、の３種類がある。

【００７０】なお、カレントバンク制御回路１７では、
ディレクトリ部１１-0〜１１-(N-1)とキャッシュデータ
部１２-0〜１２-(M-1)との対応関係がｍ（ディレクトリ
部のエントリ数），ｎ（キャッシュデータ部のエントリ
数）をもとに管理されている。例えばｍ＝２ｎ（即ちｋ
＝１）の例では、ディレクトリ部１１-0と次のディレク
トリ部１１-1（図示せず）がキャッシュデータ部１２-0
（バンク＃０）に対応し、ディレクトリ部１１-(N-2)
（図示せず）とディレクトリ部１１-(N-1)がキャッシュ
データ部１２-(M-1)（バンク＃Ｍ）に対応するというよ
うに、２つのディレクトリ部を単位に１つのキャッシュ
データ部（のバンク）に対応する。同様に、ｍ＝４ｎ
（即ちｋ＝２）の例では、４つのディレクトリ部を単位
に１つのキャッシュデータ部（のバンク）に対応する。

【００７１】さて、カレントバンク制御回路１７は、判
定したヒット／ミスの状態が上記（ａ）〜（ｃ）のいず
れであるかにより、動作を切り替える。このカレントバ
ンク制御回路１７の動作を、（ａ）〜（ｃ）の各状態の
それぞれについて説明する。

【００７２】（ａ）カレントバンク内のエントリでヒッ
トしている場合 この場合、カレントバンク制御回路１７は、キャッシュ
データ部１２-0〜１２-(M-1)のうちカレントバンクとし
てカレントバンクレジスタ１６により示されているキャ
ッシュデータ部からデータ線２０に読み出されているヒ
ットエントリのデータを要求アドレスに対応するデータ
としてそのまま要求（アクセス）元（通常はプロセッ
サ）に供給する。

【００７３】（ｂ）カレントバンク内ではヒットしてい
ないが、他のバンクではヒットしている場合 この場合、カレントバンク制御回路１７は、キャッシュ
ミスヒットであることをアクセス元に通知し、その間
に、出力イネーブル状態にあるバンク（キャッシュデー
タバンク）をカレントバンクからヒットしているディレ
クトリ部に対応するバンク（キャッシュデータ部）に切
り替えて、その切り替え後のバンクのエントリからデー
タ線２０上にデータを読み出してアクセス元に供給す
る。この場合、ディレクトリ部にはヒットしていなが
ら、ディレクトリ部とキャッシュデータ部とが１対１で
対応する従来のＮウェイセットアソシアティブ方式のキ
ャッシュメモリ装置に比べて、最低１サイクルの遅れ
（１サイクルのキャッシュミスペナルティ）となる。

【００７４】またカレントバンク制御回路１７は、上記
のデータ読み出しと並行してカレントバンクレジスタ１
６の内容を更新して、カレントバンクをヒットしていた
バンクに変更する。これにより、次の同一エントリに対
するアクセスからは、カレントバンクでヒットすること
になる。

【００７５】（ｃ）カレントバンクを含めて、全バンク
でミスヒットの場合 この場合、ＬＲＵ（Least Recently Used)法などを用い
たリプレースエントリ決定部（図示せず）により決定さ
れたエントリを対象として、主記憶等の下位メモリ階層
からのリプレース動作（キャッシュメモリ・フィル（fi
ll）動作）が行われる。このリプレース動作では、ディ
レクトリ部１１-0〜１１-(N-1)のうちの上記決定された
ディレクトリ部内のエントリのタグフィールド１１１
に、要求アドレス中のタグ部（ｔａｇ）とその下位側に
つながるＬビットの拡張タグ／エントリ指定部が、Ｔａ
ｇ＋［Ｌ］として登録され、Ｖフィールド１１２のＶビ
ットがオンされる。また、このエントリに対応するキャ
ッシュデータ部のエントリに、下位メモリ階層からの対
応するデータが登録される。以上の下位メモリ階層から
のリプレース動作のキャッシュミスペナルティは通常１
０〜数１０サイクルである。

【００７６】カレントバンク制御回路１７は、下位メモ
リ階層からのリプレース動作が行われると、カレントバ
ンクレジスタ１６の内容を更新して、カレントバンクを
リプレースされたエントリを含むバンク（キャッシュデ
ータ部）に変更する。

【００７７】以上のように、本実施形態においては、デ
ィレクトリ部１１-0〜１１-(N-1)とキャッシュデータ部
１２-0〜１２-(M-1)が必ずしも１対１で対応していなく
ても、コンフィギュレーションレジスタ１８にＮウェイ
を指定する情報（ここではオール“１”のＬビットデー
タ）を設定することで、疑似的にＮウェイのキャッシュ
構成を実現できる。 （２）ダイレクトマッピングのキャッシュ構成の場合 次に、ダイレクトマッピングのキャッシュ構成の場合の
動作を説明する。

【００７８】図１のキャッシュメモリ装置においてダイ
レクトマッピングのキャッシュ構成をとる必要がある場
合には、プロセッサの制御によりコンフィギュレーショ
ンレジスタ１８にオール“０”のＬビット値（コンフィ
ギュレーション情報）が設定される。

【００７９】このコンフィギュレーションレジスタ１８
の設定後における通常動作モード時の動作は次の通りで
ある。まず、図１のキャッシュメモリ装置に対してリー
ドアクセス要求がある場合、前記したように要求アドレ
スに応じてＮ個のディレクトリ部１１-0〜１１-(N-1)内
の対応するエントリの内容が同時に読み出される。

【００８０】これと同時にカレントバンク制御回路１７
は、要求アドレス中のＬビットの拡張タグ／エントリ指
定部の値で決まる有効なディレクトリ部に対応するキャ
ッシュデータ部を出力イネーブル状態に設定し、そのキ
ャッシュデータ部の対応するエントリ内容をデータ線２
０上に読み出す。有効なディレクトリ部は、前記したよ
うに要求アドレス中のＬビットの拡張タグ／エントリ指
定部の値が“００…００”ときはディレクトリ部１１-0
となり、“００…０１”の場合にはディレクトリ部１１
-1となる。以下同様に、“１１…１１”のときはディレ
クトリ部１１-(N-1)となる。

【００８１】コンフィギュレーションセレクタ回路１９
-0〜１９-(N-1)は、要求アドレス中の拡張タグ／エント
リ指定部のＬビット値または当該セレクタ回路１９-0〜
１９-(N-1)に固有の（ディレクトリ部１１-0〜１１=(N-
1)に固有の）Ｌビット値を、コンフィギュレーションレ
ジスタ１８の内容の各ビットの値に応じてビット単位で
選択する。

【００８２】この例のように、コンフィギュレーション
レジスタ１８の内容がオール“０”の場合には、セレク
タ回路１９-0〜１９-(N-1)は、全てセレクタ回路１９-0
〜１９-(N-1)に固有のＬビット値を選択する。したがっ
て、セレクタ回路１９-0からは“００…００”（１０進
表現で０）が、セレクタ回路１９-1（図示せず）からは
“００…０１”（１０進表現で１）が、セレクタ回路１
９-2（図示せず）からは“００…１０”（１０進表現で
２）が選択される。以下同様に、セレクタ回路１９-(N-
2)（図示せず）からは“１１…１０”（１０進表現で２
^L −２）が、セレクタ回路１９-(N-1)（図示せず）から
は“１１…１１”（１０進表現で２^L −１）が選択され
る。

【００８３】またセレクタ回路１９-0〜１９-(N-1)は、
コンフィギュレーションレジスタ１８及び上記Ｌビット
の拡張タグ／エントリ指定部の内容をデコードすること
で、対応するディレクトリ部１１-0〜１１-(N-1)（から
読み出されるエントリ内容）を有効とするか否かを示す
選択信号１９０-0〜１９０-(N-1)を出力する。

【００８４】この例のように、コンフィギュレーション
レジスタ１８の内容がオール“０”の場合には、セレク
タ回路１９-0〜１９-(N-1)は、拡張タグ／エントリ指定
部の内容が自身に固有の値“００…００”〜“１１…１
１”のときだけ、対応するディレクトリ部１１-0〜１１
-(N-1)（から読み出されるエントリ内容）を有効とする
論理“１”の選択信号１９０-0〜１９０-(N-1)を出力す
る。即ち、コンフィギュレーションレジスタ１８の内容
がオール“０”の場合には、拡張タグ／エントリ指定部
のＬビットの値で決まる１つのディレクトリ部だけが有
効とされる。

【００８５】セレクタ回路１９-0〜１９-(N-1)により選
択されたＬビット（ここではセレクタ回路１９-0〜１９
-(N-1)に固有のＬビット値）は要求アドレス中のタグ部
（ｔａｇ）と共にヒット／ミス判定回路１５-0〜１５-
(N-1)に共通に送られる。このヒット／ミス判定回路１
５-0〜１５-(N-1)には、セレクタ回路１９-0〜１９-(N-
1)から出力された選択信号１９０-0〜１９０-(N-1)、及
び対応するディレクトリ部１１-0〜１１-(N-1)から読み
出された指定エントリの内容（Ｔａｇ＋［Ｌ］，Ｖ）も
送られる。

【００８６】これにより、次のサイクルでは、ヒット／
ミス判定回路１５-0〜１５-(N-1)において対応するディ
レクトリ部１１-0〜１１-(N-1)のヒットチェックが行わ
れる。

【００８７】即ちヒット／ミス判定回路１５-0〜１５-
(N-1)においては、要求アドレス中のタグ部（ｔａｇ）
と対応するディレクトリ部１１-0〜１１-(N-1)から読み
出された指定エントリのタグフィールド１１１の内容中
のタグ部（Ｔａｇ）とが（比較器１５１により）比較さ
れる。

【００８８】同時に、セレクタ回路１９-0〜１９-(N-1)
により選択されたＬビット、即ちセレクタ回路１９-0〜
１９-(N-1)に固有のＬビット値と対応するディレクトリ
部１１-0〜１１-(N-1)から読み出された指定エントリの
タグフィールド１１１の内容中の［Ｌ］（拡張タグ部）
とが同一ビット位置同士（比較器１５２-0〜１５２-(L-
1)により）比較される。

【００８９】さて、ヒット／ミス判定回路１５-0〜１５
-(N-1)では、要求アドレス中のタグ部（ｔａｇ）と対応
するディレクトリ部１１-0〜１１-(N-1)から読み出され
た指定エントリのタグフィールド１１１の内容中のタグ
部（Ｔａｇ）とが一致すると共に、セレクタ回路１９-0
〜１９-(N-1)により選択されたＬビット、即ちセレクタ
回路１９-0〜１９-(N-1)に固有のＬビット値と当該指定
エントリのタグフィールド１１１の内容中の［Ｌ］（拡
張タグ部）とが一致し、且つ対応するセレクタ回路１９
-0〜１９-(N-1)からの選択信号１９０-0〜１９０-(N-1)
及び当該指定エントリのＶフィールド１１２の内容（Ｖ
ビット）が“１”の場合だけ、ヒットを判定する。

【００９０】カレントバンク制御回路１７は、ヒット／
ミス判定回路１５-0〜１５-(N-1)でのヒットチェック結
果を受けて有効ディレクトリ部のエントリのヒット／ミ
ス、言い換えれば読み出しているキャッシュデータ部の
エントリのヒット／ミスを判定する。

【００９１】もし、読み出しているキャッシュデータ部
のエントリにヒットしていると判定した場合には、カレ
ントバンク制御回路１７は、そのヒットしているエント
リからデータ線２０に読み出されているデータを要求ア
ドレスに対応するデータとしてそのままアクセス元に供
給する。

【００９２】これに対し、読み出しているキャッシュデ
ータ部のエントリにミスヒットしていると判定した場合
には、下位メモリ階層からのリプレース動作（キャッシ
ュメモリ・フィル動作）が行われる。このリプレース動
作では、ディレクトリ部１１-0〜１１-(N-1)のうちの
（要求アドレス中のＬビットの拡張タグ／エントリ指定
部の値で決まる）有効ディレクトリ部内の指定エントリ
のタグフィールド１１１に、要求アドレス中のタグ部
（ｔａｇ）とその下位側につながるＬビットの拡張タグ
／エントリ指定部が、Ｔａｇ＋［Ｌ］として登録され、
Ｖフィールド１１２のＶビットがオンされる。また、こ
のエントリに対応するキャッシュデータ部のエントリ
に、下位メモリ階層からの対応するデータが登録され
る。

【００９３】以上のように、本実施形態においては、Ｎ
個のディレクトリ部１１-0〜１１-(N-1)とＭ個のキャッ
シュデータ部１２-0〜１２-(M-1)を備えた構成でありな
がら、コンフィギュレーションレジスタ１８にダイレク
トマッピングを指定する情報（ここではオール“０”の
Ｌビットデータ）を設定することで、ダイレクトマッピ
ングのキャッシュ構成を実現できる。

【００９４】以上、図１の構成のキャッシュメモリ装置
の動作を、（１）Ｎウェイのキャッシュ構成の場合と、
（２）ダイレクトマッピングのキャッシュ構成の場合を
例に説明したが、本実施形態においては、コンフィギュ
レーションレジスタ１８に設定する値により、２ウェ
イ、４ウェイ等、他のキャッシュ構成も疑似的に実現で
きる。

【００９５】なお、本実施形態のセレクタ回路１９-0〜
１９-(N-1)においては、要求アドレス中の拡張タグ／エ
ントリ指定部のうち、コンフィギュレーションレジスタ
１８の値（の指定するキャッシュ構成）で決まる拡張タ
グとして用いられる部分だけをそのまま選択し、他の部
分については、代わりに当該セレクタ回路１９-0〜１９
-(N-1)に固有のＬビット値の対応するビット部分をマス
クデータとして選択出力するものとして説明したが、こ
れに限るものではない。例えば、要求アドレス中の拡張
タグ／エントリ指定部をコンフィギュレーションレジス
タ１８の値（の指定するキャッシュ構成）に無関係にそ
のままヒット／ミス判定回路１５-0〜１５-(N-1)に出力
して、ディレクトリ部１１-0〜１１-(N-1)から読み出さ
れるエントリ内容中の拡張タグ部［Ｌ］との比較に用い
られるようにしても構わない。

【００９６】

【実施例】次に、本発明の一実施例につき図面を参照し
て説明する。図４は本発明の一実施例に係るキャッシュ
メモリ装置の構成を示すブロック図である。この図４の
キャッシュメモリ装置は、図１のキャッシュメモリ装置
において、アドレス（要求アドレス）を３２ビット、ア
ドレス中のタグ部（ｔａｇ）をビット0 〜13の１４ビッ
ト、拡張タグ／エントリ指定部をビット14の１ビット
（Ｌ＝１）、ディレクトリエントリ指定部をビット15〜
27の１３ビットとすると共に、Ｎの値を２^L ＝２¹ ＝
２、Ｍの値をＮと同じ２、ｎ＝ｍ（即ちｋ＝１）、ｎ，
ｍの値を８Ｋ（Ｋ＝１０２４）とした場合である。

【００９７】即ち図４のキャッシュメモリ装置は、最大
２ウェイ（２面）のセットアソシアティブ方式が適用可
能であり、２面に対応するバンク＃０，＃１の２個のデ
ィレクトリ部４１-0，４１-1と、バンク＃０，＃１の２
個のキャッシュデータ部４２-0，４２-1とを備えてい
る。各ディレクトリ部４１-0，４１-1のエントリ数ｎは
８Ｋ、各キャッシュデータ部４２-0，４２-1のエントリ
数ｍも８Ｋである。

【００９８】ディレクトリ部４１-0，４１-1の各エント
リは、対応するアドレスのビット0〜14（タグ部とその
下位側につながる拡張タグ／エントリ指定部の１ビッ
ト）が登録されるタグフィールド４１１とＶフィールド
４１２とを有する。

【００９９】ディレクトリ部４１-0，４１-1は、１３ビ
ットの共通のアドレス線４３により要求アドレス中のデ
ィレクトリエントリ指定部（ビット15〜27）と接続さ
れ、キャッシュデータ部４２-0，４２-1は１３ビットの
共通のアドレス線４４により要求アドレス中の（ディレ
クトリエントリ指定部に一致する）キャッシュデータエ
ントリ指定部（ビット15〜27）と接続されている。ま
た、キャッシュデータ部４２-0，４２-1内のエントリに
は２⁴ （＝１６）バイトのキャッシュデータが登録され
るようになっており、当該キャッシュデータ部４２-0，
４２-1は１２８ビット（１６バイト）の共通のデータ線
５０に接続されている。

【０１００】図４のキャッシュメモリ装置はまた、ディ
レクトリ部４１-0，４１-1に対応したヒット／ミス判定
回路４５-0，４５-1と、１ビットのカレントバンクレジ
スタ４６と、カレントバンク制御回路４７と、疑似的な
２ウェイをとるキャッシュ構成とするかダイレクトマッ
ピングのキャッシュ構成とするかを指定するための１ビ
ットのコンフィギュレーションレジスタ４８と、ディレ
クトリ部４１-0，４１-1に対応して設けらたコンフィギ
ュレーションセレクタ回路４９-0，４９-1とを備えてい
る。

【０１０１】セレクタ回路４９-0，４９-1は、コンフィ
ギュレーションレジスタ４８の設定値（“１”または
“０”）に従い、ディレクトリ部４１-0，４１-1のディ
レクトリアドレスをリニアにするか、共通にするかを選
択するためのものである。セレクタ回路４９-0，４９-1
は、要求アドレス中のビット14または当該セレクタ回路
４９-0，４９-1に固有の（即ちディレクトリ部４１-0，
４１-1に固有の）１ビット値０，１を、１ビットのコン
フィギュレーションレジスタ１８の設定値に応じてヒッ
ト／ミス判定回路４５-0，４５-1に選択出力する。また
セレクタ回路４９-0，４９-1は、コンフィギュレーショ
ンレジスタ１８の１ビット設定値及び要求アドレス中の
ビット14をもとに、論理“１”または“０”の選択信号
４９０-0，４９０-1を出力する。

【０１０２】ヒット／ミス判定回路４５-0は、要求アド
レス中のタグ部（ｔａｇ）とディレクトリ部４１-0から
読み出されるエントリ中のタグフィールド４１１のタグ
部（アドレス中のビット0 〜13に相当する部分）とを比
較する比較器（ＣＭＰ）４５１と、セレクタ回路４９-0
から選択出力される１ビットと当該タグフィールド４１
１の内容の残りの１ビット（アドレス中のビット14に相
当する部分）とを比較する比較器（ＣＭＰ）４５２と、
これら比較器４５１，４５２の出力（比較結果）、セレ
クタ回路４９-0から出力されるの選択信号４９０-0及び
ディレクトリ部１１-0から読み出されるエントリ中のＶ
フィールド４１２の内容（Ｖビット）の論理積をとって
対応するディレクトリがヒットしたか否かを判定するた
めのアンドゲート４５３から構成される。このヒット／
ミス判定回路４５-0の構成は、ヒット／ミス判定回路４
５-1においても同様である。

【０１０３】次に、図４のキャッシュメモリ装置におけ
る動作を、（１）２ウェイのキャッシュ構成の場合と、
（２）ダイレクトマッピングのキャッシュ構成の場合を
例に、順に説明する。 （１）２ウェイのキャッシュ構成の場合 図４のキャッシュメモリ装置において２ウェイのキャッ
シュ構成をとる必要がある場合には、コンフィギュレー
ションレジスタ４８に“１”（値が“１”の１ビットデ
ータ）が設定される。

【０１０４】コンフィギュレーションレジスタ４８の値
が“１”の場合、ディレクトリアドレスはディレクトリ
部４１-0，４１-1で共通であり、キャッシュメモリ装置
は疑似的に２ウェイの構成となっている。

【０１０５】このような状態で、図４のキャッシュメモ
リ装置に対してリードアクセス要求がある場合、要求ア
ドレス中のビット15〜27（１３ビットのディレクトリエ
ントリ指定部）の指定するディレクトリ部４１-0，４１
-1のエントリの内容が同時に読み出される。

【０１０６】同時に、キャッシュデータ部４２-0，４２
-1（バンク＃０，＃１）のうち、カレントバンクレジス
タ４６の示すカレントバンクのＯＥ端子がイネーブルさ
れて、要求アドレス中のビット15〜27の指定するカレン
トバンク（キャッシュデータ部）のエントリのデータ
（２⁴ バイト＝１６バイト＝１２８ビット）が１２８ビ
ットのデータ線５０に読み出される。なお、データ線５
０に代えて例えば６４ビット（８バイト）のデータ線を
用いる場合には、１エントリのデータを６４ビット単位
で２回に分けて読み出せばよい。

【０１０７】また、本実施例のようにコンフィギュレー
ションレジスタ４８の値が“１”の場合、セレクタ回路
４９-0，４９-1により、いずれも要求アドレス中のビッ
ト14が選択されると共に、論理“１”の選択信号４９０
-0，４９０-1が出力される。

【０１０８】次のサイクルでは、ヒット／ミス判定回路
４５-i（ｉ＝０，１）において、対応するディレクトリ
部４１-iのヒットチェックが行われる。ここでは、要求
アドレス中のビット0 〜14（ビット0 〜13のタグ部とビ
ット14の拡張タグ／エントリ指定部）と、ディレクトリ
部４１-iから読み出されるエントリ中のタグフィールド
４１１の内容とが比較され、その比較結果、セレクタ回
路４９-iからの選択信号４９０-i（ここでは論理
“１”）及び当該エントリ中のＶフィールド４１２の内
容（Ｖビット）のＡＮＤ条件の成立の有無により、ヒッ
トチェックが行われる。

【０１０９】カレントバンク制御回路４７は、ヒット／
ミス判定回路４５-0，４５-1のヒットチェック結果及び
カレントバンクレジスタ４６の内容をもとに全体のヒッ
ト／ミスを判定する。ここで判定されるヒット／ミスの
状態には、（ａ）カレントバンク内のエントリでヒット
している場合、（ｂ）カレントバンク内ではヒットして
いないが、もう一方のバンクではヒットしている場合、
（ｃ）カレントバンクを含めて、全バンクでミスヒット
の場合、の３種類がある。

【０１１０】カレントバンク制御回路４７は、判定した
ヒット／ミスの状態が上記（ａ）〜（ｃ）のいずれであ
るかにより、以下に述べるように動作を切り替える。 （ａ）カレントバンク内のエントリでヒットしている場
合 この場合、カレントバンク制御回路４７は、キャッシュ
データ部４２-0，４２-1のうちカレントバンクとしてカ
レントバンクレジスタ１６により示されているキャッシ
ュデータ部からデータ線５０に読み出されているヒット
エントリのデータを要求アドレスに対応するデータとし
てそのままアクセス元に供給する。

【０１１１】（ｂ）カレントバンク内ではヒットしてい
ないが、もう一方のバンクではヒットしている場合 この場合、カレントバンク制御回路４７は、キャッシュ
ミスヒットであることをアクセス元に通知し、その間
に、出力イネーブル状態にあるバンクをカレントバンク
からヒットしているバンク（キャッシュデータ部）に切
り替えて、その切り替え後のバンクのエントリからデー
タ線５０上にデータを読み出してアクセス元に供給す
る。

【０１１２】またカレントバンク制御回路４７は、上記
のデータ読み出しと並行してカレントバンクレジスタ４
６の内容を更新して、カレントバンクをヒットしていた
バンクに変更する。これにより、次の同一エントリに対
するアクセスからは、カレントバンクでヒットすること
になる。

【０１１３】（ｃ）カレントバンクを含めて、全バンク
でミスヒットの場合 この場合、ＬＲＵ法などを用いたリプレースエントリ決
定部（図示せず）により決定されたエントリを対象とし
て、下位メモリ階層からのリプレース動作（キャッシュ
メモリ・フィル動作）が行われる。このリプレース動作
では、ディレクトリ部４１-0，４１-1のうちの上記決定
されたディレクトリ部内のエントリのタグフィールド４
１１に、要求アドレス中のビット0 〜14が登録され、Ｖ
フィールド４１２のＶビットがオンされる。また、この
エントリに対応するキャッシュデータ部のエントリに、
下位メモリ階層からの対応するデータ（３２ビットの要
求アドレス中の下位４ビットを除くビット0 〜27で指定
される１６バイトデータ）が登録される。

【０１１４】カレントバンク制御回路４７は、下位メモ
リ階層からのリプレース動作が行われると、カレントバ
ンクレジスタ４６の内容を更新して、カレントバンクを
リプレースされたエントリを含むバンク（キャッシュデ
ータ部）に変更する。 （２）ダイレクトマッピングのキャッシュ構成の場合 次に、ダイレクトマッピングのキャッシュ構成の場合の
動作を説明する。

【０１１５】図４のキャッシュメモリ装置においてダイ
レクトマッピングのキャッシュ構成をとる必要がある場
合には、コンフィギュレーションレジスタ４８に“０”
が設定される。

【０１１６】コンフィギュレーションレジスタ４８の値
が“０”の場合、ディレクトリアドレスは（ディレクト
リ部４１-0，４１-1で共通でなく）リニアであり、キャ
ッシュメモリ装置は疑似的にダイレクトマッピングの構
成となっている。

【０１１７】このような状態で、図４のキャッシュメモ
リ装置に対してリードアクセス要求がある場合、要求ア
ドレス中のビット15〜27（ディレクトリエントリ指定
部）の指定するディレクトリ部４１-0，４１-1のエント
リの内容が同時に読み出される。このとき、ディレクト
リアドレスはリニアであるため、ディレクトリ部４１-
0，４１-1のうち有効なエントリが存在するディレクト
リは、いずれか一方である。ここでは、以下に述べるよ
うに要求アドレス中のビット14が“０”ならばディレク
トリ部４１-0が有効に、“１”ならばディレクトリ部４
１-1が有効になる。

【０１１８】さて、ディレクトリ部４１-0，４１-1から
のエントリ内容の読み出しが行われる際には、同時にキ
ャッシュデータ部４２-0，４２-1（バンク＃０，＃１）
のうちの一方のＯＥ端子がイネーブルされて、要求アド
レス中のビット15〜27の指定するエントリのデータがデ
ータ線５０に読み出される。ここでは、要求アドレス中
のビット14が“０”ならばキャッシュデータ部４２-0の
ＯＥ端子が、“１”ならばキャッシュデータ部４２-1の
ＯＥ端子がイネーブルにされる。

【０１１９】また、本実施例のようにコンフィギュレー
ションレジスタ４８の値が“０”の場合、セレクタ回路
４９-0，４９-1により、それぞれ当該セレクタ回路４９
-0，４９-1（ディレクトリ部４１-0，４１-1）に固有の
値“０”，“１”が選択される。同時に、セレクタ回路
４９-0，４９-1により選択信号４９０-0，４９０-1が出
力される。

【０１２０】この選択信号４９０-0，４９０-1の論理値
は、要求アドレス中のビット14の論理値に応じて決定さ
れ、ビット14が“０”のときはそれぞれ“０”，“１”
となり、“１”のときはそれぞれ“１”，“０”とな
る。

【０１２１】このように、コンフィギュレーションレジ
スタ４８の値がダイレクトマッピングのキャッシュ構成
を指定する“０”の場合には、要求アドレス中のビット
14が“０”であれば選択信号４９０-0だけが論理“１”
となって、ディレクトリ部４１-0が有効となり、当該ビ
ット14が“１”であれば選択信号４９０-1だけが論理
“１”となって、ディレクトリ部４１-1が有効となる。

【０１２２】次のサイクルでは、ヒット／ミス判定回路
４１-i（ｉ＝０，１）において、対応するディレクトリ
部４１-iのヒットチェックが行われる。ここでは、要求
アドレス中のビット0 〜13（タグ部）と、ディレクトリ
部４１-iから読み出されるエントリ中のタグフィールド
４１１のビット0 〜13に相当する部分との比較が行われ
ると共に、セレクタ回路４９-iにより選択出力される当
該セレクタ回路４９-i（ディレクトリ部４１-i）に固有
の１ビット値（ｉ＝０なら“０”、ｉ＝１なら“１”）
と、上記タグフィールド４１１のビット14に相当する部
分との比較が行われる。

【０１２３】ヒット／ミス判定回路４５-iにおいては、
上記の両比較結果、セレクタ回路４９-iからの選択信号
４９０-i（論理“１”または“０”）及びディレクトリ
部４１-iから読み出されるエントリ中のＶフィールド４
１２の内容（Ｖビット）のＡＮＤ条件の成立の有無によ
り、ヒットチェックが行われる。

【０１２４】カレントバンク制御回路４７は、ヒット／
ミス判定回路４５-0，４５-1でのヒットチェック結果を
受けて有効ディレクトリ部のエントリのヒット／ミス、
言い換えれば読み出しているキャッシュデータ部のエン
トリのヒット／ミスを判定する。

【０１２５】もし、読み出しているキャッシュデータ部
のエントリにヒットしていると判定した場合には、カレ
ントバンク制御回路４７は、そのヒットしているエント
リからデータ線５０に読み出されているデータを要求ア
ドレスに対応するデータとしてそのままアクセス元に供
給する。

【０１２６】これに対し、読み出しているキャッシュデ
ータ部のエントリにミスヒットしていると判定した場合
には、下位メモリ階層からのリプレース動作（キャッシ
ュメモリ・フィル動作）が行われる。

【０１２７】以上のように、本実施例においては、２個
のディレクトリ部４１-0，４１-1と２個のキャッシュデ
ータ部４２-0，４２-1を備えた構成でありながら、コン
フィギュレーションレジスタ４８に“０”を設定するこ
とで、２個のディレクトリ部４１-0，４１-1のアドレス
をリニアにすることができ、ダイレクトマッピングのキ
ャッシュ構成を実現できる。

【０１２８】また、従来のキャッシュメモリ装置で２面
（２ウェイ）を実現するためには、２ウェイのキャッシ
ュデータ部のデータ線として、各面（キャッシュデータ
部）毎に独立のデータ線を必要としていたが、本実施例
においては、共通のデータ線（データ線５０）でよい。
しかも、共通のデータ線でありながら、コンフリアト発
生確率を１面以上（２面相当）にすることができる。

【０１２９】

【発明の効果】以上詳述したように本発明によれば、簡
単なハードウェア構成でありながら、必要に応じて最適
なウェイ数で再構築可能にしつつコンフリクト発生機会
を低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るキャッシュメモリ装
置の構成を示すブロック図。

【図２】図１中のコンフィギュレーションセレクタ回路
１９-0〜１９-(N-1)のセレクタ構成と、そのセレクタと
コンフィギュレーションレジスタ１８との接続関係を示
す図。

【図３】図１中のコンフィギュレーションレジスタ１８
の設定値（コンフィギュレーションレジスタ値）とキャ
ッシュ構成の関係とを示す図。

【図４】本発明の一実施例に係る最大２ウェイのセット
アソシアティブ方式が適用可能なキャッシュメモリ装置
の具体的な構成を示すブロック図。

【図５】従来の２ウェイセットアソシアティブ方式のキ
ャッシュメモリ装置の概略構成を示すブロック図。

【符号の説明】

１１-0〜１１-(N-1)，４１-0，４１-1…ディレクトリ
部、１２-0〜１２-(M-1)，４２-0，４２-1…キャッシュ
データ部、１３，１４，４３，４４…アドレス線、１５
-0〜１５-(N-1)，４５-0，４５-1…ヒット／ミス判定回
路、１６…カレントバンクレジスタ（カレントバンク指
定手段）、１７…カレントバンク制御回路、１８…コン
フィギュレーションレジスタ（コンフィギュレーション
設定手段）、１９-0〜１９-(N-1)，４９-0，４９-1…コ
ンフィギュレーションセレクタ回路（ウェイ数コンフィ
ギュレーション手段）、２０，５０…データ線、１５１
-0，１５２-1〜１５２-(L-1)，４５１，４５２…比較器
（ＣＭＰ）、１５３，４５３…アンドゲート、１９１-0
〜１９１-(L-1)…セレクタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 最大Ｎウェイのセットアソシアティブ方
   式が適用可能なキャッシュメモリ装置であって、 キャッシュディレクトリ情報を保持するためのエントリ
   をｎ個有し、要求アドレス中のディレクトリエントリア
   ドレスの指定により同時に読み出しが可能なＮバンク
   （Ｎは２以上の整数）のディレクトリ部と、 キャッシュデータを保持するためのエントリをｍ個（ｍ
   はｋを０以上の整数とすると２^k ＊ｎ）有し、独立にア
   クセス可能なＭバンク（ＭはＮ＊ｎ＝Ｍ＊ｍを満足する
   整数）のキャッシュデータ部と、 前記Ｎバンクの各ディレクトリ部から読み出される各エ
   ントリの内容、前記要求アドレス及びＮを上限とする設
   定ウェイ数をもとに、各ディレクトリ部毎にヒットかミ
   スヒットかを判定するヒット／ミス判定手段と、 前記Ｍバンクの各キャッシュデータ部のうち、最初に読
   み出すべきバンクをカレントバンクとして示すカレント
   バンク指定手段と、 前記カレントバンク指定手段の指定内容に応じて対応す
   るキャッシュデータ部のエントリからのキャッシュデー
   タの読み出しを行うカレントバンク制御手段であって、
   前記各ディレクトリ部毎の前記ヒット／ミス判定手段の
   判定結果及び前記カレントバンク指定手段の指定内容を
   もとに、キャッシュデータを読み出すべきバンクを切り
   替えるカレントバンク制御手段とを具備することを特徴
   とするキャッシュメモリ装置。
2. 【請求項２】 前記各ディレクトリ部は、前記要求アド
   レス及び設定ウェイ数をもとに有効であるか無効である
   かが決定され、前記ヒット／ミス判定手段は、無効と決
   定されるディレクトリ部についてはミスヒットを判定す
   ることを特徴とする請求項１記載のキャッシュメモリ装
   置。
3. 【請求項３】 最大Ｎウェイ（ＮはＬを１以上の整数と
   すると２^L で表される２以上の整数）のセットアソシア
   ティブ方式が適用可能なキャッシュメモリ装置であっ
   て、 キャッシュディレクトリ情報を保持するためのエントリ
   をｎ個有し、要求アドレス中のディレクトリエントリア
   ドレスの指定により同時に読み出しが可能なＮバンクの
   ディレクトリ部と、 キャッシュデータを保持するためのエントリをｍ個（ｍ
   はｋを０≦ｋ≦Ｌを満足する整数とすると２^k ＊ｎ）有
   し、前記要求アドレス中の前記ディレクトリエントリア
   ドレス及び当該エントリアドレスの上位側につながるｋ
   ビットからなるキャッシュデータエントリアドレスの指
   定により独立にアクセス可能なＭバンク（ＭはＮ＊ｎ＝
   Ｍ＊ｍを満足する整数）のキャッシュデータ部と、 Ｎを上限とする疑似的なウェイ数を指定するためのコン
   フィギュレーション情報が設定されるコンフィギュレー
   ション設定手段と、 このコンフィギュレーション設定手段に設定されている
   コンフィギュレーション情報をもとに、ディレクトリの
   ウェイ数のコンフィギュレーションを行うためのウェイ
   数コンフィギュレーション手段と、 前記Ｎバンクの各ディレクトリ部から読み出される各エ
   ントリの内容、前記要求アドレス及び前記ウェイ数コン
   フィギュレーション手段のコンフィギュレーション結果
   をもとに、各ディレクトリ部毎にヒットかミスヒットか
   を判定するヒット／ミス判定手段と、 前記Ｍバンクの各キャッシュデータ部のうち、最初に読
   み出すべきバンクをカレントバンクとして示すカレント
   バンク指定手段と、 前記カレントバンク指定手段の指定内容に応じて対応す
   るキャッシュデータ部のエントリからのキャッシュデー
   タの読み出しを行うカレントバンク制御手段であって、
   前記各ディレクトリ部毎の前記ヒット／ミス判定手段の
   判定結果及び前記カレントバンク指定手段の指定内容を
   もとに、キャッシュデータを読み出すべきバンクを切り
   替えるカレントバンク制御手段とを具備することを特徴
   とするキャッシュメモリ装置。
4. 【請求項４】 前記ウェイ数コンフィギュレーション手
   段は、前記コンフィギュレーション情報及び要求アドレ
   ス中の前記ディレクトリエントリアドレスの上位側につ
   ながるＬビットをもとに前記各ディレクトリ部のそれぞ
   れについて有効であるか無効であるかを決定し、前記ヒ
   ット／ミス判定手段は、無効と決定されたディレクトリ
   部についてはミスヒットを判定することを特徴とする請
   求項３記載のキャッシュメモリ装置。
5. 【請求項５】 前記ウェイ数コンフィギュレーション手
   段は、前記コンフィギュレーション情報の示すウェイ数
   が２^w （ｗは０≦ｗ≦Ｌを満足する整数）の場合に、前
   記Ｎバンクのディレクトリ部をＮ／２^w 個単位で２^w 組
   に分割し、各組毎にそれぞれ１つの有効なディレクトリ
   部を前記Ｌビット中の下位ｗビットをもとに決定するこ
   とを特徴とする請求項４記載のキャッシュメモリ装置。