JPS63244248A - キヤツシユ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、連想方式のキャッシュ・メモリ装置に関し、
さらに詳細には、キャッシュ・メモリ装置を、ＣＰＵ素
子、メモリ素子などの集積回路を用いてマルチ・チップ
構成で実現する場合の、キャッシュ制御用集積回路に関
する。

従来の技術 従来の典型的なセット・アソシアティヴ方式のキャッシ
ュ・メモリの構成例を第７図に示す。

第７図に示すキャッシュ制御装置は、アドレス・バッフ
ァ３０１、アドレス・インデクス・フィールド・デコー
ダ３０２、キャッシュ・アドレス・メモリ３０３、比較
器３０４、リブレース用アドレス・タグ・マルチプレク
サ３０５、無効化指示メモリ３０６、ＬＲＵステータス
・メモリ３０７、ラッチ３０８．３０９、無効化ブロッ
ク優先制御器３１０、ＬＲＵブロック優先制御器３１１
、ＬＲＵブロックエンコータ３１２、リブレース・ブロ
ック決定手段３２１１キャッシュ・アドレス・ストロー
ブ３５１．３５２．３５３．３５４、アドレス・バス・
インデクス・フィールド３６１、アドレス・バス・タグ
・フィールド３６２．３６３　、リブレース・ディレク
トリ・バンク指示バス３６４、アドレス・インデクス・
フィールド・デコード信号３６５、無効化ブロック指示
信号線３６６、ヒツトブロック指示信号線３６７が図示
のように結合されて構成されている。

更に、第８図に、キャッシュ・データ・メモリの構成例
を示す。第８図に示すキャッシュ・データ・メモリは、
キャッシュ・アクセス・アドレス４０１、キャッシュ制
御装置（第７図会体に対応）４０２、メモリ素子４０３
、双方向性バッファ４０４、プル・アップ抵抗４０５、
データ・バス４５１を具備している。

キャッシュ・アクセスの１サイクルは、次のように実行
される。０２口などのキャッシュ・アクセスにおけるホ
スト・プロセッサの出力するアドレス３０１．４０１は
、一方では、キャッシュ・ディレクトリの検索に用いら
れ（第７図）、もう一方では、キャッシュ・データ・メ
モリのアクセスに用いられる（第８図）。アドレス３０
１のアドレス・インデクス・フィールド３６１によって
選択されるキャッシュ・アドレス・メモリ３０３のカラ
ムが、３０３　ａ　−３０３ｄの４つに対して同時に読
み出され、それとアドレス３０１のアドレス・タグ・フ
ィールド３６２と比較される。無効化指示メモリ３０６
からの無効化ブロック指示信号３６６を含めた比較結果
が、キャッシュ・アドレス・ストローブ３５１．３５２
．３５３．３５４としてメモリ素子群４０３の人出力バ
ツファ４０４に伝えられ、対応するメモリ内容とデータ
・バス４５１０間で転送が実行される。

比較結果は、ヒツトブロック指示信号３６７として、リ
ブレース・ブロック決定手段３２１にも通知されるニヒ
ットしたブロックは、最も最近アクセスされたブロック
としてＬＲＵブロック優先制御器３１１に通知される。

制御器３１１はその情報に従ってＬＲＵステータス・メ
モリ３０７の内容を変換する。また、それより前に、無
効化ブロック指示信号３６６を用いて無効化ブロック優
先制御器３１０が、無効化ブロックを優先してキャッシ
ュから追い出すようなＬＲＵステータスの変換を行なう
事もできる。

制御器３１１の出力は、エンコーダ３１２によって、キ
ャッシュ・ミス時のリブレース・ディレクトリ・バンク
を指示するリブレース・ディレクトリ・バンク指示信号
３６４に変換される。この例のような、連想単位数４セ
ツト・アソシアテイヴ方式のキャッシュ・メモリでは、
この信号は４ブロツクのＬＲＵブロックそのものを指示
することになる。

発明が解決しようとする問題点 従来の「メイン・フレーム」と呼ばれる大型計算機、あ
るいは上位のミニコンにおいては、主記憶アクセスの高
速化を達成するために、キャッシュ・メモリ装置は必須
のものである。これらの大規模〜中規模システムにおけ
るキャッシュ・メモリは、ＣＰＵに対して密に結合した
状態で設計され、そのＣＰＵに対して最適のコスト・パ
ーフオマンスが達成されるようになっているのが普通で
ある。言い換えれば、キャッシュ・メモリに関係するロ
ジック部は、ＣＰＵと深く融合・一体化しており、キャ
ッシュの部分がモジュール化・部品化されているわけで
はない。

これに対し、パソコンや、エンジニアリング・ワークス
テーションのような「小規模システム」のハードウェア
・ロジックは、汎用の集積回路によるマルチチップ構成
を採り、数枚〜士数枚のボードによって成り立っている
場合がほとんどである。昨今の情勢からすれば、このよ
うなシステムにおいても、実用上メイン・フレーム並の
性能向上が要求されているが、それが達成可能な技術的
背景は十分整ってきている。よって、この場合における
キャッシュの必要性については言うに及ばない。シング
ル・ボード・コンビコータ上において、そのＣＰＵの性
能を最大限に引き出すように、ディスクリートＩＣによ
るキャッシュ・メモリを構成した製品も登場している。

「小規模システム」構成上の特徴は、システムＬＳＩの
巧みな利用と、それらの部品化された機構による装置構
成の融通性にある。これは、民生機器的な性格を持つシ
ステムの大量生産の可能性と、装置の多品種化に伴う多
品種少量生産の可能性という、−見矛盾した２つの課題
のいずれに対しても、「小規模システム」が対応できる
ことを示している。実際「小規模システム」とはいえ、
パソコンとエンジニアリング・ワークステーションとで
は、アプリケーションからの要求性能、専用／汎用性、
許容される製造コストが異なり、よって、コスト／性能
などのトレード・オフに対して、選択される平衡点は当
然具なってくる。

「小規模システム」上で実現されるキャッシュのコスト
／性能のトレード・オフの平衡点を求めることは非常に
難しい。ここでは、性能およびコストを決定する要因に
ついて、更に詳細なパラメータを列挙してみる。

キャッシュの性能は、メモリ平均アクセス時間Ｔａｖｅ
で決定される： Ｔａｖｅ＝ｆｌ　（ｈ、　Ｔｃａｃ、　ｔｍｉｓ）　＝
ｈｘＴｃａｃ＋（１−ｈ）　ＸＴｍ１ｓここでｈ　：キ
ャッシュ・ヒツト率 Ｔｃａｃ　：キャッシュ・アクセス・タイムＴｍ１ｓ　
：ミス・ヒツト処理時間 さらに、キャッシュ・ヒツト率、キャッシュ・アクセス
・タイム、ミス・ヒツト処理時間は、概ね次に示すパラ
メータで決定される。

ｈ＝ｆ２　（Ｃｔｓ、　Ｃｂｓ、　Ｃａｎ、　Ｃｆａ、
　　・−・）ここでＣｔｓ　：キャッシュ・トータル・
サイズＣｂｓ　：キャッシュ・ブロック・サイズＣａｎ
　：連想単位数（アソシアティビティ、ｎ−ｗａｙ） Ｃｆａ　：フエツチ・アルゴリズム Ｔｃａｃ＝ｆ３　（Ｔｃｒｉｔｉｃａｌ）＝ｆ３　（ｆ
ＣＹＣ，Ｔｏｕｔｄ、　Ｔｉｎ５ｅｔｕｐ、・−）ここ
でｆＣＹＣ：キャッシュ・アクセス動作クロック周波数 Ｔｏｕｔｄ　：各素子出力遅延時間 Ｔｉｎ５ｅｔｕｐ　　：各素子入力設定時間Ｔｍ１ｓ＝
ｆ４（Ｌｂｉ、　ＢＷｂ、　ＴＲｂ、　−−・・）ここ
でＬｂｉ　：バス・インターフェース論理素子量 ｅｗｂ　：バス転送スピード ＴＲｂ　：バス使用率 一方、キャッシュの製造コストは、 Ｃａｖｅ＝ｇｌ　（Ｃｕｐ、　Ｌｔｏｔａｌ、　Ｃｅｔ
ｃ、−−−−）ここでＣｕｐ　：使用素子単価 Ｌｔｏｔａｌ　　：総論理素子量 Ｃｅｔｃ　　：固定費など などで主に決定され、さらに詳細には、次のように考え
られる。

Ｃｕｐ　＝ｇ２（Ｃｔｓ、　Ｔｏｕｔｄ、　Ｔｉｎ５ｅ
ｔｕｐ、−・）Ｌｔｏｔａｌ＝ｇ３（Ｌｔｓ、　　Ｌｂ
ｓ、　　Ｌａｎ、　　Ｌｂｉ、−・・・）ここでｔ、ｔ
ｓ　：キャッシュ・トータル・サイズＬｂｓ　：キャッ
シュ・ブロック・サイズＬａｎ　：連想単位数（アソシ
アティビイティ、叶ｗａｙ） Ｌｂｉ　：バス・インターフェース論理素子量 キャッシュ・アクセス・タイムや、キャッシュ・ヒツト
率の向上するようなキャッシュ構成技法が、性能の向上
に重要である一方、製造コストは、必要となる部品単価
、部品点数や実装面積に直接かかわる。処理性能を増す
ようなハードウェア構成を採れば、コストが増加するの
は自明である。

コストとトレード・オフの関係にあるのは、性能ばかり
ではない。信頼性の向上をはかるための、部品上の冗長
性（待機系の準備、縮退運転など）に対するコストの増
加は否めない。

高性能な「部品」としてのキャッシュ制御装置を提供す
る場合に、以上のトレード・オフへの対処法としては、
部品それ自身としては、集積技術を最大限に駆使して高
性能・高機能な製品を製造するのはもちろんのことであ
るが、その部品を用いた場合の周辺部品が、トレード・
オフのいくつかの平衡点、即ち、システム設計の幾つか
の典型的な構成法に対して柔軟に対処できるものである
ことが重要なポイントとなる。即ち、装置構成の融通性
を考えながら、必要不可欠な部分を容量よくまとめ、シ
ステムＬＳＩとして部品化するのである。

もちろん部品自身を、トレード・オフの各平衡点に応じ
て多品種少量生産することもひとつの解決策かもしれな
い。しかし、大量生産によってのみスケールメリットの
でる半導体集積回路において、現在の製造技術における
多品種少量生産は、部品自体のコスト増を招き、好まし
くない。特に明確なターゲット・システムがない限りは
、部品自身を汎用にしておくことが、多岐にわたる装置
の構成技法に対応する上で有利である。

本発明の目的は、これまでの議論のうちで、特に連想単
位数に関してメモリ素子数／キャッシュ・ヒツト率の間
で生ずるトレード・オフに対し、その幾つかの平衡点に
対処できるような、汎用のキャッシュ制御装置を提供す
ることにある。連想単位数をプログラム可能にすること
により、低コストのキャッシュ制御装置で、幾つかの典
型的なシステム構成法に対処するにはどうすべきかとい
う問題に対する一つの解決法を与えている。

連想単位数は、その値が大きいほどメモリのキャッシュ
に対するマツピングの自由度が向上し、よって、キャッ
シュ・ヒツト率の向上、即ち平均アクセス時間の向上、
性能の向上にとつながる。

但し、それと同時に、読み出される可能性をもつメモリ
の選択コストが増加し、適当な性能を得るためには、並
列（同時）に、連想単位数と等しい数のメモリ素子をア
クセスする装置構成が必要となり、部品点数の増加を招
く。

連想単位数が小さいほど、メモリのキャッシュに対する
マツピングの自由度が減少するが、同時に、読み出され
る可能性をもつメモリの選択コストが減少し、メモリ素
子数を減少させることができる。昨今のメモリ集積度の
向上を考慮すると、ある程度大容量なメモリ素子を用い
れば、連想単位数を削減することによりキャッシュ・ヒ
ツト率を補い得る。連想単位数を２から４に増加（キャ
ッシュ容量一定）することと、キャッシュ容量を４倍に
増加（連想単位数一定）することによりキャッシュ・ヒ
ツト率の改善は同程度であることが読み取れる文献が存
在する。

従来の、連想単位数の可変でないキャッシュ制御装置に
おいては、−品種で、この判断の困難なトレード・オフ
に対し、柔軟に対処できず、すなわち、そのまま部品化
したとしても、部品としての汎用性がないという欠点を
有していた。

問題点を解決するための手段 本発明のキャッシュ制御装置は、キャッシュ・ブロック
のアドレス・タグ部を保持する１つ以上のディレクトリ
・バンクを有し、更に、その内容と現参照アドレスのタ
グ部との比較手段を前記ディレクトリ・バンク毎にもつ
連想方式のキャッシュ制御装置であって、前記キャッシ
ュ制御装置の連想単位数を保持する手段と、前記保持手
段の内容に従って、キャッシュ・リブレースの際に、リ
ブレースされるキャッシュ・ブロックを含むディレクト
リ・バンクを指示するリブレース・ブロック決定手段と
を有し、前言己連想単位数の指定に応じて、リブレース
される前記ディレクトリ・バンクを制限することで、該
キャッシュ・メモリ装置の連想単位数を指定変更できる
ようになされている。

本発明の好ましい態様においては、前記キャッシュ制御
装置は、前記保持手段の内容と、前記現参照アドレスの
タグ部の一部の内容に従ってリブレースされるキャッシ
ュ・ブロックを含むディレクトリ・バンクを指示するリ
ブレース・ブロック決定手段を有し、前記連想単位数の
指定に応じて、リブレースされる前記ディレクトリ・バ
ンクを、複数のディレクトリ・バンク群を１つの連想単
位として動作するように指定できるようになされる。

五」 以上のように構成される本発明によるキャッシュ制御装
置に採用されている連想単位数のシステム構成時におけ
る指定の概念は、従来のキャッシュには全く見いだされ
ない。その最も大きな理由は、既に述べたとおり、従来
のキャッシュ制御装置が部品化／汎用化されておらず、
連想単位数が、キャッシニ毎に固有の値をもつように設
計されていたからである。即ち、キャッシュ・メモリの
基本方式として連想単位数やキャッシュ・メモリ容量が
設定され、それに応じた比較器、及び周辺論理が設計さ
れる。

本発明によるキャッシュ制御装置は、従来技術によるも
のと異なり、キャッシュ・ディレクトリと、複数の比較
器を一体と考えた部品を提供する。

従って、本発明を適用したキャッシュ制御装置を、高速
メモリ素子と共に使用することで、少ない部品点数でキ
ャッシュ・システムの構築を可能にするとともに、部品
としての汎用性をもたせ、性能／コストのトレード・オ
フにかかわるシステム設計手法の変化に対して一品種で
柔軟に対処可能であるという独創性を有する。

実施例 以下、添付図面を参照して本発明によるキャッシュ制御
装置の実施例を説明する。しかし、以下に説明しまた添
付図面に示す実施例は、本発明によるキャッシュ制御装
置を例示するものである。

従って、本発明は、それら実施例に限定されるものでは
なく、特許請求の範囲の記載の範囲内において様々な態
様で実現できるものである。

実施例１ 本発明の実施例を図面を用いて説明する。

第１図は、本発明のキャッシュ制御装置の１つの実施例
を示すブロック図である。なお、第１図に示すキャッシ
ュ制御装置において、第７図に示す従来のキャッシュ制
御装置の各部と同一または同一機能の部分には同一の参
照番号を付しである。

図示のキャッシュ制御装置は、 アドレス・バッファ３０１、アドレス・インデクス・フ
ィールド・デコーダ３０２、キャッシュ・アドレス・メ
モリ３０３　ａ　−ｄ　、比較器３０４　ａ　−ｄ、リ
ブレース用アドレス・タグ・マルチプレクサ３０５、無
効化指示メモリ３０６、ＬＲＵステータス・メモリ３０
７、リブレース・ブロック決定手段３２０、連想単位数
保持手段１０６、キャッシュ・アドレス・ストローブ３
５１．３５２．３５３．３５４、アドレス・バス・イン
デクス・フィールド３６１、アドレス・バス・タグ・フ
ィールド３６２．３６３、リブレース・ディレクトリ・
バンク指示バス３６４、アドレス・インデクス・フィー
ルド・デコード信号３６５、無効化ブロック指示信号線
３６６、ヒツトブロック指示信号線３６７　’ｔｙ＜図
示のように結合されて構成されている。

第２図は、第１図に示すキャッシュ制御装置に組み込ま
れているリブレース・ブロック決定手段３２０の詳細を
表わす。第２図に示すように、リブレース・ブロック決
定手段３２０は、ラッチ１０１．１０２汎用無効化ブロ
ツク優先制御器１０３、汎用ＬＲＵブロック優先制御器
１０４、汎用リブレース・ディレクトリ・バンク用エン
コーダ１０５、ＬＲＬＩステータス転送バス１５１、連
想単位指示バス１５２、ＬＲＬＩステータス・ライト許
可信号１５３、無効化ブロック指示信号線１５４、ヒツ
トブロック指示信号’ＩＩＡ　１５５、アクセス・アド
レス・バス（−り１５６、リブレース・ディレクトリ・
バンク指示バス１５７が図示のように結合されて構成さ
れている。

第３図は、第１図に示すキャッシュ制御装置に組み込ま
れている汎用無効化ブロック優先制御器１０３の詳細を
表わす。第３図に示すように、汎用無効化ブロック優先
制御器１０３は、ＡＮＤゲート１１１、マルチプレクサ
１１３、マルチプレクサ選択ロジック１１４、及び制御
器３１０を図示の如く結合して構成されている。なお、
また、制御器３１０は、第７図の従来例のものと同一で
ある。

第４図は、第１図に示すキャッシュ制御装置に組み込ま
れている汎用ＬＲＵブロック優先制御器１０４の詳細を
表わす。第３図に示すように、汎用ＬＲＵブロック優先
制御器１０４は、ＯＲゲート１１２、マルチプレクサ１
１３、マルチプレクサ選択ロジック１１４、及び制御器
３１１を図示の如く結合して構成されている。なお、制
御器３１１は、第７図の従来例のものと同一である。

第５図は、第１図に示すキャッシュ制御装置に組み込ま
れている汎用リブレース・ディレクトリ・バンク用エン
コーダ１０５の詳細を表わす。第５図に示すように、汎
用リブレース・ディレクトリ・バンク用エンコータ１０
５は、マルチプレクサ１．１３、マルチプレクサ選択ロ
ジック１１５．１１６、エンコ−ダ３１２を図示の如く
結合して構成されている。

なお、エンコーダ３１２は、第７図の従来例のものと同
一である。

本実施例のうち、リブレース・ブロック決定手段３２０
を除く部分については、従来例として示した第７図と同
様の動作を行なう。ここでは、第７図と第１図の差異、
すなわち第２図から第５図に関連する部分を中心に本実
施例の説明を行なう。

本実施例における従来例との最大の相違点は、連想単位
数保持手段１０６によって、リブレース決定手段３２０
の動作内容が指示され、その結果、連想単位数の設定に
対して、その条件を満たすキャッシュ制御が提供できる
ことにある。すなわち、第７図で示される従来例のうち
、制御器３１０、制御器３１１、エンコーダ３１２の各
々に対して連想単位数指示信号１５２を与え、各連想単
位数に対するリブレース・ディレクトリ・バンク指示信
号１５７を生成しようとする点で従来の方式とは異なる
。

さらに、第３図、第４図及び第５図に示されるように、
本実施例は、従来例で示された制御器３１０、制御器３
１１、エンコーダ３１２の各々に対して若干の回路を付
加する事で実現されている。

特に、第３図、第４図及び第５図では、４ウエイ・セッ
ト・アソシアティブ方式（以下単に「４ウエイ」と略す
）、２ウエイ・セット・アソシアティブ方式（以下単に
「２ウエイ」と略す）、ダイレクト・マツピング方式の
３つの方式を指示可能な例を示している。

第３図では、無効化ブロック指示信号線１５４に対して
、２ウエイの場合のみ、信号線１５４ａ、１５４ｂで示
される２つのブロックと、信号線１５４　ｃ　、　１５
４　ｄで示される２つのブロックが、両方とも無効化さ
れた時に、両者の無効化信号が出るように制御する回路
が制御器３１０に対して付加されている（ＡＮＤゲート
１１１およびマルチプレクサ１１３）。これは、信号線
１５４　ｃ　、　　１５４　ｄで示される２つのブロッ
ク、及び信号線１５４　ｃ　、　　１５４　ｄで示され
る２つのブロックが、それぞれの連想性を縮退して一体
化した状態で無効化される状態を実現している。

第４図では、ヒツトブロック指示信号線１５５に対して
、２ウエイの場合のみ、信号線１５４　ａ　、　１５４
　ｂで示される２つのブロックと、信号線１５４　ｃ　
、　１５４　ｄで示される２つのブロックが、一方でも
ヒツトした時に、両者のヒツト信号が出るように制御す
る回路が制御器３１１に対して付加されている（ＯＲゲ
ート１１２およびマルチプレクサ１１３）。制御器３１
１については、よって、通常のケースとは異なり、複数
のヒツト信号が印加されることになる。しかし、そのよ
うな場合にも対処できる。これは、信号線１５４Ｃ１１
５４ｄで示される２つのブロック、及び信号線１５４Ｃ
１１５４ｄで示される２つのブロックが、それぞれの連
想性を縮退して一体化した状態でヒツトする状態を実現
している。

第５図では、ＬＲＵブロック・エンコーダ３１２の出力
と、ミス・ヒツトした現在のキャッシユ・アクセス・ア
ドレスのタグ・フィールドの下位１５６とを連想単位数
指示番号１５２に応じてマルチプレクサする回路が、エ
ンコーダ３１２に対して付加されている（マルチプレク
サ１１３およびマルチプレクサ選択ロジック１１５．１
１６）。４ウエイの場合は、アドレス１５６に全く依存
せずにエンコーダ３１２の出力がそのままリブレース・
ディレクトリ・バンク指示信号１５７となる。一方、ダ
イレクト・マツピング方式の場合は、エンコーダ３１２
の出力に全く依存せずにアドレス１５６がそのままリブ
レース・ディレクトリ・バンク指示信号１５７となる。

２ウエイの場合、アドレス１５６の上位部分と、エンコ
ーダ３１２の下位部分の混合によって、リブレース・デ
ィレクトリ・バンク指示信号１５７が生成される。

実施例２ 本発明によるキャッシュ制御装置の他の実施例を、第６
図を参照して説明する。

第６図は、本発明の実施例２の一部分のブロック図を示
している。第６図の装置は、ラッチ２０１．２０２．２
０３．２０４、無効化ブロック優先制御器（４ｗａｙ用
）２０５、無効化ブロック指示器（２ｗａｙ用）２０６
、無効化ブロック優先制御器（２ｗａｙ用）２０７、エ
ラーブロック最低優先度指示器２０８、ＬＲＵブロック
優先制御器（４ｗａｙ用）２０９、ＬＲＵブ０７り指示
器（２ｗａｙ用）２１０、リブレース・ディレクトリ・
バンク用エンコーダ（２ｗａｙ用）２１Ｌラツチ２１２
．２１３．２１４、ＬＲＵステータス転送バス２５１、
連想単位数指示バス２５２、ＬＲＵステータス・ライト
許可信号２５３、無効化ブロック指示信号線２５４、ヒ
ツトブロック指示信号線２５５、エラーブロック指示信
号線２５６、アクセス・アドレス・バス（−１＞　　２
５７．　　リブレース・ディレクトリ・バンク指示バス
２５８が図示のように結合されて構成されている。

本実施例２における実施例１との最大の相違点は、第１
図における汎用無効化ブロック優先制御器１０３および
汎用ＬＲＵブロック優先制御器１０４が、各連想単位数
に対して別個に専用のものとして準備されている点であ
る。すなわち、前者は、無効化ブロック優先制御器（４
ｗａｙ用）２０５と、無効化ブロック優先制御器（２ｗ
ａｙ用）２０７とに、後者は、ＬＲＵブＣ１７り優先制
御器（４ｗａｙ用）２０９とＬＲＵブロック指示器（２
ｗａｙ用）２１０とに、各々分離されている。特に、制
御器２０７の出力は、２ウエイの場合、高と低の２段階
の優先度のみ故、１ビツトで十分である。さらに注意す
べき点は、２ウエイの場合の２段階の優先度は、新たな
ＬＲＬＩステータスの計算に際し、以前のＬＲ（Ｊステ
ータス値を必要としないことである。

本実施例の方式は、実施例１に比べ、−膜性／汎用性に
欠け、論理回路量が増えるというデメリットがあるが、
回路の理解しやすさ、すなわち人手による検証が容易で
ある。

連想単位指示バス２５２は、ＬＲＵステータス転送ハス
２５１や、リブレース・ディレクトリ・バンク指示バス
２５８のインターフェース部分における最終結果の転送
時ラッチ指示（２０１，２０２，３０３または２１２．
２３１．２４１）に用いられる。

無効化ブロック指示器（２ｗａｙ用）２０６は、第３図
のＡＮＤゲート１１１に対応する部分であり、４つのバ
ンクを２つのグループに分けたときの各無効化状態を示
す信号を生成する。

ＬＲＵブロック指示器（２ｗａｙ用）２１０は、第４図
のＯＲゲート１１２に対応する部分であり、４つのバン
クを２つのグループに分けたときの各ビット状態を示、
す信号を生成する。

リブレース・ディレクトリ・バンク用エンコーダ（２ｗ
ａｙ用）２１１は、アドレス２５７の上位部分と、無効
化ブロック優先制御器（２ｗａｙ用）２０７の出力を結
合するものである。

エラーブロック最低優先指示器２０８は、パリティ・エ
ラーなどの故障に対して、そのブロックを使用しないよ
うにするための信号（エラーブロック指示信号線２５６
）をＬＲＵ判定に反映させるための論理である。

以上のような本発明のキャッシュ制御装置の使用により
、次に述べるような効果が期待できる。

第８図は、本発明のキャッシュ制御装置の実施例（１１
２の何れでもよい）を用いて、４ウエイ・セット・アソ
シアティブ方式のキャッシュ・メモリを構成した場合の
素子構成図である。第８図に示すキャッシュ・データ・
メモリは、キャッシュ・アクセス・アドレス４０１、キ
ャッシュ制御装置４０２、メモリ素子４０３、双方向性
バッファ４０４、プル・アップ抵抗４０５、データ・バ
ス４５１を具備している。

特に、第８図では、メモリ素子４０３として、１１ビツ
ト・アドレスで指定され、８ビツト・データを出力する
ような２Ｋｘ３ｂｉｔ　ＲＡＭを、また幅３２ビットの
データ・バス４５１を、それぞれ想定している。

キャッシュ制御装置が出力する４つの信号線３５１．３
５２．３５３．３５４は、各連想単位に対するアクセス
指示に対応する。第８図上で、メモリ素子４０３に付さ
れた座標（ｍ、ｎ）において、ｍが、その連想単位の座
標を示す。これに対し、ｎは、データ・バスのバイト座
標を示している。

キャッシュ・ヒツトの場合、４つの信号線３５１．３５
２．３５３．３５４のうちの１つがアクティブになり、
ある連想単位を指定したとき、選択されたメモリ素子群
４０３とデータ・バス４５１との間でデータ転送が実行
される。

第９図は、本発明のキャッシュ制御装置の実施例（１，
２の何れでもよい）を用いて、グイレクト・マツピング
方式のキャッシュ・メモリを構成した場合の素子構成図
である。第９図に示すキャッシュ・データ・メモリは、
キャッシュ・アクセス・アドレス４０１、キャッシュ制
御装置４０２、双方向性バッファ４０４、プル・アップ
抵抗４０５、データ・バス４５１、メモリ素子５旧を具
備している。

特に、第９図では、メモリ素子５０１として、１３ビツ
ト・アドレスで指定され、８ビツト・データを出力する
ような８Ｋｘ８ｂｉｔ　ＲＡＭを想定している。

キャッシュ制御装置４０２が出力する４つの信号線３５
１．３５２．３５３．３５４は、アドレス・タグ・フィ
ールドの最下位部に対応するアクセス指示を示す。ダイ
レクト・マツピング方式の場合、連想単位は１であり、
これらの信号の持つ意味は、ディレクトリ・バンクのア
ドレス情報のみとなる。

１３ビツト・アドレスで指定されるＲＡＭを使用する場
合は、すべてのバンクを１つの素子で実現できるため、
キャッシュ制御装置４０２の出力するバンク情報は冗長
であり、そのストローブ・タイミングのみが問題となる
。よって、第９図に示されるように、４つの信号線３５
１．３５２．３５３．３５４はワイアード・ＯＲされ、
プルアップ抵抗４０５に出力される。この仕様を満たす
ために、キャッシュ制御装置４０２の４つの信号線３５
１．３５２．３５３．３５４は、オープン・ドレイン／
オープン・コレクタ出力でなければならない。

キャッシュ・ヒツトの場合、４つの信号線３５１．３５
２．３５３．３５４のうちの１つがアクティブになると
、メモリ素子群５０１とデータ・バス４５１との間でデ
ータ転送が実行される。

第８図で示されるキャッシュ構成方式と、第９図のそれ
とを比較した場合、第８図は素子数の点で、第９図のも
のより多くなるが、アソシアティビティの向上により、
キャッシュのヒツト率を向上させている。また、それに
伴う信頼性の向上も図りやすい。

しかし、第９図のメモリ素子の容量は、上記の例で示し
たように第８図のそれより大きく取ることができ、キャ
ッシュのヒツト率の低下を補うことも可能である。但し
、キャッシュのアクセス・タイムを満たすことができる
ような、大容量のメモリが高価なことも事実である。

このような、判断の困難なトレード・オフに対し、本発
明のキャッシュ制御装置は柔軟に対処でき、よって、小
規模な高性能システムの設計上、汎用かつ有用な部品を
提供するうえで、重要な意義を有している。

発明の効果 以上の説明から明らかなように、本発明を適用したキャ
ッシュ制御装置は、高速メモリ素子と共に使用すること
で、少ない部品点数でキャッシュ・システムの構築を可
能する。従って、部品としての汎用性をもたせ、性能／
コストのトレード・オフにかかわるシステム設計手法の
変化に対して一品種で柔軟に対処できる。

【図面の簡単な説明】

第１図は、本発明によるキャッシュ制御装置の実施例１
のブロック図、 第２図は、リブレース・ブロック決定手段の詳細を示す
ブロック図、 第３図は、汎用無効化ブロック優先制御器の詳細を示す
ブロック図、 第４図は、汎用ＬＲＵブロック優先制御器の詳細を示す
ブロック図、 第５図は、汎用リブレース・ブイレフ）　ＩＪ・バンク
用エンコーダの詳細を示すブロック図、第６図は、本発
明によるキャッシュ制御装置の実施例２のブロック図、 第７図は、キャッシュ制御装置の従来例を示すブロック
図、 第８図は、本発明のキャッシュ制御装置を用いた場合の
キャッシュ・データ・メモリの素子構成法の１つを示し
ている図、 第９図は、本発明のキャッシュ制御装置を用いた場合の
キャッシュ・データ・メモリの素子構成法の別の１つを
示している図である。 （主な参照番号） １０１．１０２・・ラッチ １０３：汎用無効化ブロック優先制御器１０４：汎用Ｌ
ＲＵブロック優先制御器１０５：汎用リブレース・ディ
レクトリ・バンク用エンコーダ １５１：ＬＲＵステータス転送バス １５２：連想単位指示バス １５３：ＬＲＵステータス・ライト許可信号１５４：無
効化ブロック指示信号線 １５５：ヒツトブロック指示信号線 １５６　：アクセス・アドレス・バス（一部）１５７：
リブレース・ディレクトリ・バンク指示バス２旧、２０
２．２０３．２０４：ラッチ２０５：無効化ブロック優
先制御器（４ｗａｙ用）２０６：無効化ブロック指示器
（２ｗａｙ用）２０７：無効化ブロック優先制御器（２
ｗａｙ用）２０８：エラーブロック最低優先度指示器２
０９：ＬＲＵブロック優先制御器（４ｗａｙ用）２１０
：ＬＲＵブロック指示器（２ｗａｙ用）２１１：リブレ
ース・ディレクトリ・バンク用エンコーダ（２ｗａｙ用
） ２１２．２１３．２１４：ラッチ ２５１：ＬＲＵステータス転送バス ２５２：連想単位数指示バス ２５３：ＬＲＵステータス・ライト許可信号２５４：無
効化プロ歩り指示信号線 ２５５：ヒットブロック指示信号線 ２５６：エラーブロツク指示信号線 ２５７：アクセス・アドレス・バス（一部）２５８：リ
ブレース・ディレクトリ・バンク指示バス３０１ニアド
レス・バッファ ３０２ニアドレス・インデクス・フィールド・デコーダ ３０３：キャッシュ・アドレス・メモリ３０４：比較器 ３０５：リブレース用アドレス・タグ・マルチプレクサ ３０６：無効化指示メモリ ３０７：ＬＲＵステータス・メモリ ３０８．３０９：ラッチ ３１０：無効化ブロック優先制御器 ３１１：ＬＲＵブロック優先制御器 ３１２：ＬＲＵブロックエンコーダ ３２１　：　！Ｊプレース・ブロック決定手段３５１．
３５２．３５３．３５４： キャッシュ・アドレス・ストローブ ３６１　ニアドレス・バス・インデクス・フィールド３
６２．３６３ニアドレス・バス・タグ・フィールド３６
４：リブレース・ディレクトリ・バンク指示器くス ３６５ニアドレス・インデクス・フィールド・デコード
信号 ３６６：無効化ブロック指示信号線 ３６７：ヒツトブロツク指示信号線 ４０１：キャッシュ・アクセス・アドレス４０２：キャ
ッシュ制御装置 ４０３：メモリ素子 ４０４：双方向性バッファ ４０５ニブル・アップ抵抗 ４５１：データ・バス ５０１：メモリ素子

Claims (1)

【特許請求の範囲】
1. キャッシュ・ブロックのアドレス・タグ部を保持する１
   つ以上のディレクトリ・バンクを有し、更に、その内容
   と現参照アドレスのタグ部との比較手段を前記ディレク
   トリ・バンク毎にもつ連想方式のキャッシュ制御装置に
   おいて、前記キャッシュ制御装置の連想単位数を保持す
   る手段と、前記保持手段の内容に従って、キャッシュ・
   リブレースの際に、リブレースされるキャッシュ・ブロ
   ックを含むディレクトリ・バンクを指示するリブレース
   ・ブロック決定手段とを有し、前記連想単位数の指定に
   応じて、リブレースされる前記ディレクトリ・バンクを
   制限することで、該キャッシュ・メモリ装置の連想単位
   数を指定変更できることを特徴とするキャッシュ制御装
   置。