JPH0635798A

JPH0635798A - メモリ回路

Info

Publication number: JPH0635798A
Application number: JP19419892A
Authority: JP
Inventors: Yukihiro Seki; 行宏関; Kazumi Kubota; 一実窪田; Ryuichi Hattori; 隆一服部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-07-21
Filing date: 1992-07-21
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】データバッファＬＳＩの同時スイッチングノ
イズを減らしたメモリ回路を提供できる。【構成】上位３２ビット、下位３２ビットからなる６
４ビット幅を持つホストデータバス１２と、上位３２ビ
ット、下位３２ビットからなる６４ビット幅のメモリデ
ータバス１１７１，１１７２を持つ二つのメモリバンク
ｇ１８１，ｈ１８２とを、データバッファＬＳＩｄ１１
９２にはホストデータバス１２の上位と二つのメモリバ
ンクｇ１８１，ｈ１８２のそれぞれ上位メモリデータバ
スを接続し、データバッファＬＳＩｃ１１９１にはホス
トデータバス１２の下位と二つのメモリバンクｇ１８
１，ｈ１８２のそれぞれ下位メモリデータバスを接続す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパーソナルコンピュータ
などの情報処理装置のメモリ回路に関し、特にデータバ
ッファ部分に関する。

【０００２】

【従来の技術】パーソナルコンピュータやワークステー
ションなどの心臓部であるＣＰＵ（中央処理装置）チッ
プは、年々高速化の一途を辿っている。それに対応し
て、メモリシステムの高速化も必須の課題となってい
る。

【０００３】ＣＰＵのメモリアクセスを高速化するため
に、高速小容量のメモリ素子を階層的に置くキャッシュ
メモリがよく使われる。

【０００４】また、ＤＲＡＭを用いたメモリシステムの
高速化に対しては、高速ページモード、スタティックカ
ラムモード、インターリーブ制御などが採用されること
が多い。

【０００５】本発明はこのうちのインターリーブ制御に
関するので、まず、インターリーブ制御をしていない基
本的なメモリシステム（図３、図５（ａ））を説明し、
その後インターリーブ制御をしているメモリシステム
（図５（ｂ），（ｃ））について説明する。

【０００６】まずＤＲＡＭを用いた基本的なメモリシス
テムを図３に示す。１はＣＰＵ、２はホストデータバ
ス、３はアドレスバス、４はアクセス開始を示すADS-N
信号、５はアクセス終了を示すRDY-N信号、６はクロッ
ク、７はメモリコントローラである。メモリコントロー
ラ７からは、ＤＲＡＭメモリモジュール１８で構成され
たメモリバンク８の行選択信号RAS-N９、列選択信号CAS
-N１０、書き込み信号WE-N１１、列／行アドレス切り替
え信号RA/CA-N１２、データバッファイネーブル信号OE-
N１３が出力される。１４は行アドレスと列アドレスと
を切り替えてメモリ８にメモリアドレスバス１５として
与えるマルチプレクサ、１６はメモリ８の出力をデータ
バス２に接続するためのデータバッファ、１７はメモリ
データバスである。

【０００７】さて、インターリーブ制御とは、メモリバ
ンクを複数設け、交互にアクセスする方法である。ウェ
イ数としては、２、４ないしは８程度である。

【０００８】図５（ａ）は、図３に対応するものであ
り、インタリーブではない場合の構成例で、ＣＰＵ１の
アドレスは、メモリバンク８１に対し、１：１で対応す
る。同図（ｂ）は２ウェイインターリーブの場合の構成
例であり、ＣＰＵ１のアドレスは、メモリバンクａ８２
とメモリバンクｂ８３に交互に対応する。同図（ｃ）は
４ウェイインターリーブの構成例であり、ＣＰＵ１のア
ドレスはメモリバンクｃ８４，ｄ８５，ｅ８６，ｆ８７
に図のように順に対応する。このような対応付けはメモ
リコントローラ７から各メモリバンクｃ８４，ｄ８５，
ｅ８６，ｆ８７に出力されるメモリバンクの行選択信号
RAS-N９（バンクと１対１に対応させて、バンク数分だ
けこの信号線が設けられる）の結線で決まる。メモリコ
ントローラ７から各メモリバンクに出力されるメモリバ
ンクの行選択信号RAS-N９が２ウェイの場合は、２本
（メモリコントローラ７に入力されるアドレスの最下位
ビットA0（例えば、データバスが３２ビットとし、最上
位ビットをA31、最下位ビットをA0とした場合)に従っ
て、メモリコントローラ７が選択する）、４ウェイの場
合は、４本（メモリコントローラ７に入力されるアドレ
スの下位２ビットであるA0とA1とに従って、メモリコン
トローラ７が選択する）設けられて、メモリバンクの選
択が行われる。すなわち、２ウェイインターリーブで
は、アドレスバス３の最下位ビットA0によってメモリバ
ンクａ８２とメモリバンクｂ８３が選択され、同様に４
ウェイインターリーブではアドレスバス３の下位２ビッ
トであるA0とA1とによってメモリバンクｃ８４からメモ
リバンクｆ８７までが選択される。

【０００９】次に、インターリーブ時のメモリコントロ
ーラ７の動作について簡単に説明する。図４はＣＰＵ１
がメモリバンク８１を連続してアクセスした場合のタイ
ミング例である。時刻C0をアクセス開始とする。ＣＰＵ
１からはアクセス開始を示すADS-N４が出力される。時
刻C1において、メモリコントローラ７はADS-N４をトリ
ガとしてRAS-N９をアクティブにする。続く時刻C3にお
いてCAS-N１０をアクティブにする。しかるのち、メモ
リバンク８１は時間T1後に有効なデータを出力する。こ
れを見込んで時刻C5でメモリコントローラ７はRDY-N５
をアクティブにし、時刻C6でＣＰＵ１はこのRDY-N５と
ホストデータバス２上の有効なデータをサンプリングし
サイクルを終了する。

【００１０】さて、ここでＣＰＵ１は連続的に次のアク
セスに移るとする。前のサイクルが終了した時刻C6で再
びADS-N４を出力する。時刻C7でメモリコントローラ７
が起動される。しかしこの時点では、メモリモジュール
１８を構成するＤＲＡＭに必要なＲＡＳプリチャージが
終了していない。ＲＡＳプリチャージとは、ＤＲＡＭ素
子として規定されている時間であり、おおよそ60ns〜90
ns程度である。このため、本来なら時刻C7でRAS-N４を
アクティブにしたいのであるが、プリチャージ時間T3だ
け待って時刻C9でRAS-N９をアクティブにするよう、メ
モリコントローラは内部で制御する。しかるに、２回目
のＣＰＵ１のアクセスは、T4だけの時間がかかる。

【００１１】一方、図５（ｂ）のような２ウェイインタ
ーリーブ時のタイミング例は図４（ｂ）のようになる。
図５（ｂ）のようにＣＰＵ１のアドレスを交互にメモリ
バンク８に割り当てたとすると、ＣＰＵ１が連続したア
ドレスにアクセスした場合は、メモリバンクａ８２用の
RAS0-N９１、メモリバンクｂ８３用のRAS1-N９２を交互
にアクティブにすればよい。すなわち、他のメモリバン
クをアクセスしている間に、ＲＡＳプリチャージが隠れ
てしまうので、図４（ａ）のインターリーブなしの場合
に比べ、高速にアクセスができる。ＣＰＵ１は、命令フ
ェッチなどで連続したアドレスからのアクセスを行うの
で、このようなインターリーブは性能向上に効果が大き
い。

【００１２】さて、インターリーブ方式はＤＲＡＭのプ
リチャージ時間を見かけ上なくす効果があるが、メモリ
のバンク数を増やすことで実現するため、メモリデータ
バス１７の幅を実質的に広げることになる。

【００１３】例えば４ウェイインターリーブの場合は図
６のようになる。ＣＰＵ１のホストデータバス２１が３
２ビットであれば、メモリデータバス１７１はその４倍
で１２８ビットとなる。そのため、このようなインター
リーブ構成時にデータバッファ１６は１２８ビット分必
要であり、これを一般的な７４ＬＳ２４５のようなＴＴ
ＬＩＣで実現すると、１個当たり８ビットなので１６
個必要になってくる。さらに、データバッファ１６にラ
ッチ機能を持たせたりパリティジェネレータ／チェッカ
ー機能を持たせたりすれば、その物量はバス幅に比例し
て増大する。

【００１４】そこで、近年では、ＣＰＵ１のバス幅が広
がってきたのに合わせて、データバッファ１６部分をＬ
ＳＩ化し、小型化するようになってきている。例えば、
図６で、一点鎖線部のように回路を切り分けてＬＳＩ化
するのが、もっとも簡単なデータバッファＬＳＩ１９の
構成である。

【００１５】また、図７のような構成例もある。これ
は、３２ビットのホストデータバス２２を１６ビットず
つ二つに分割し、データバッファＬＳＩ１９１は、奇数
ビット２２１、２２２を受け持ち、データバッファＬＳ
Ｉ１９２は、偶数ビット２２３、２２４を受け持ち、デ
ータバッファＬＳＩ１９１、１９２でそれぞれ１６ビッ
トずつ受け持つように構成したものである。図６の場
合、ホストデータバス２１の負荷が１２８ビット分ある
が、図７のように構成すると、ホストデータバス２２の
負荷がデータバッファＬＳＩ１９１、１９２、２つ分に
なり、ビット数でいうと６４ビットとなり、負荷容量
（キャパシティ）増大による信号遅延を防げる。さら
に、図７の場合は、データバッファＬＳＩ１９１、１９
２の出力は、指定されたメモリバンクにたいしてのみ出
力するため、１チップ当たりで、最大で１６本（パリテ
ィがあれば１８本）の同時変化で済むため、同時スイッ
チングノイズ（出力ピン数の増大に伴うチップ内におけ
る電源電圧の低下、またはグラウンド電位の上昇による
誤動作）の発生が小さくなる。図７のような構成例を採
用しているものに、米国Ｉｎｔｅｌ社の82353がある。

【００１６】

【発明が解決しようとする課題】ところで図６に示した
データバッファＬＳＩ１９の構成例では、次世代の６４
ビットＣＰＵ１を採用したときに問題となる。すなわ
ち、ホストデータバス２１側、及びメモリデータバス１
７１側の信号線が、それぞれ６４ビットとなるため、Ｌ
ＳＩの同時スイッチングノイズが増大し、誤動作を招い
たり、不要電磁輻射を生じたりする。なお、図６におい
てメモリモジュール１８１は、増設メモリを示す。

【００１７】また、図７において６４ビットのデータバ
スに対応した構成のメモリ回路２０とし、１つのメモリ
回路２０内に４個のメモリバンクを有するとすると、６
４ビットを３２ビットに２分割して各データバッファＬ
ＳＩ１９１、１９２に担当させるため、同時スイッチン
グの問題はそれほど大きくないと考えられる。しかし、
図から分かるように、データバッファＬＳＩ１９１、１
９２２個と４組の６４ビットのメモリバンク７８１、
７８２、７８３、７８４は切り放せないので、データバ
スが６４ビットの場合に４個のメモリバンクを１つの基
板上に実装しようとすると以下のようにメモリの個数が
多くなるという問題が生じる。メモリは通常８ビットの
データバスを有するために、１つのメモリバンクには８
個のメモリが必要となり、４つのメモリバンクでは３２
個のメモリが必要となる。故に、このメモリ回路２０部
分だけをメモリ基板として実装することが物量的に実質
上不可能になる。

【００１８】このため、図７においては、従来からある
３２ビットのデータバスに対応した構成のメモリ回路２
０のままとし、これを２組設けて６４ビットメモリとす
る構成も考えられる。その場合はデータバッファＬＳＩ
（１９１，１９２が２個ずつ）は四つ必要である。この
場合に、メモリバンク７８１、７８２、７８３、７８４
のエラーチェックにＥＣＣを採用すると、新たに次のよ
うな問題が生じる。

【００１９】ＥＣＣの動作の詳細については省略する
が、メモリ内容のエラーに対して、１ビットの誤り訂正
と、２ビットの誤り検出の能力を持たせることができ
る。そのような性能を実現する場合、本来のデータビッ
トに加え、冗長ビットを付加する必要があり、データ幅
が１６ビットなら冗長は６ビット、３２ビットなら７ビ
ット、６４ビットなら８ビットである。なお、一般的な
パリティでは、バイト（８ビット）のデータに対しパリ
ティビットを１ビット付加する。

【００２０】図７において、メモリバス１７２を四分割
したとき、パリティでは単純にデータビットと同様にパ
リティビットも分割すればよい。しかし、ＥＣＣの冗長
ビットは、データビット全体から生成する。つまり８ビ
ットの冗長ビットを四分割することはできず、新たに１
６ビットのデータに対し６ビットの冗長ビットを付加し
なければならない。すなわち、（１６＋６）×４＝８８
ビットとなってしまい、メモリ素子の数と、併せてＥＣ
Ｃ回路を各データバッファＬＳＩ１９１、１９２にいれ
ることを考えると、コスト増となり非現実的となる。な
お、図７において３２ビットごとにＥＣＣの冗長ビット
を設けることも考えられるが、図７においては、１度に
入出力される３２ビットのデータが奇数ビットと偶数ビ
ットに分けられてデータバッファＬＳＩ１９１、１９２
にいれられているために、３２ビットごとにＥＣＣの冗
長ビットを設けるには、以下の点から無理がある。ＥＣ
Ｃの冗長ビットは、データバッファＬＳＩ１９１、１９
２で生成されているため、データバッファＬＳＩ１９１
で生成するときは、データバッファＬＳＩ１９２に入出
力されているデータが必要になり、３２ビットのデータ
を奇数ビットと偶数ビットに分けてデータバッファＬＳ
Ｉ１９１、１９２にいれている効果がなくなってしま
う。

【００２１】以上をまとめると、従来の図６のメモリ構
成を６４ビットシステムに適用した場合、データバッフ
ァＬＳＩの同時スイッチングノイズが大きくなる、メモ
リの増設方法に制限を生じる、ＥＣＣを採用したときに
冗長ビット数が極端に増大する、という問題があった。

【００２２】本発明は、データバッファＬＳＩの同時ス
イッチングノイズを減らしたメモリ回路を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】本発明では上記問題を解
決するために、ｍビット幅を持つデータバスに接続さ
れ、ｋビット幅を持つメモリバスと、上記メモリバスに
接続される複数のメモリバンクと、上記データバスのｍ
ビットを上位ビットから下位ビットにかけて、順に、ｍ
１ビット，ｍ２ビット，ｍ３ビット，…，ｍｐビットと
ｐ個に分割した各々に接続される、上記両バス間におか
れ、上記複数のメモリバンクとの間でデータを入出力す
る、ｐ個のデータバッファ用回路とを有するメモリ回路
であって、上記データバッファ用回路の各々は、メモリ
バンクの指定信号を受けて、指定されたメモリバンクに
対して、データバッファ用回路ごとに決められた、ｋ１
ビット，ｋ２ビット，ｋ３ビット，…，ｋｐビット（ｋ
＝ｋ１＋ｋ２＋ｋ３＋…＋ｋｐとする）のデータを複数
のメモリバンクと入出力することとしたものである。

【００２４】

【作用】ｍビット幅を持つデータバスに接続され、ｋビ
ット幅を持つメモリバスと、上記メモリバスに接続され
る複数のメモリバンクと、上記データバスのｍビットを
上位ビットから下位ビットにかけて、順に、ｍ１ビッ
ト，ｍ２ビット，ｍ３ビット，…，ｍｐビットとｐ個に
分割した各々に接続される、上記両バス間におかれ、上
記複数のメモリバンクとの間でデータを入出力する、ｐ
個のデータバッファ用回路とを有するメモリ回路におい
て、上記データバッファ用回路全体がメモリバンクと入
出力するビット数は、データバスのビットの総数と同じ
であるため、メモリバンク数が複数になっても同時スイ
ッチングノイズがメモリバンクに比例して増加するとい
うことがない。

【００２５】

【実施例】本発明の一実施例を図面を用いて説明する。
上位ｎビット、下位ｎビットからなる２ｎビット幅を持
つホストデータバス１２と、上位ｎビット、下位ｎビッ
トからなる２ｎビット幅のメモリデータバス１１７１、
１１７２を持つ二つのメモリバンクｇ１８１、ｈ１８２
とを、データバッファ用ＬＳＩで接続する際、データバ
ッファＬＳＩｃ１１９１、ｄ１１９２の二つを用意し、
データバッファＬＳＩ１１９２にはホストデータバス１
２の上位と二つのメモリバンクｇ１８１、ｈ１８２のそ
れぞれ上位メモリデータバスを接続し、データバッファ
ＬＳＩ１１９２にはホストデータバス１２の下位と二つ
のメモリバンクｇ１８１、ｈ１８２のそれぞれ下位メモ
リデータバスを接続したものである。

【００２６】このように、６４ビットのメモリバンクｇ
１８１、ｈ１８２を３２ビットずつ上位と下位に分け、
それぞれ別のデータバッファＬＳＩで入出力制御を行う
ため、データバス１２とデータバッファＬＳＩの間で
は、１つのチップについて見ると、３２本のピンが変化
するのみであり、同時に６４本のピンが変化することは
なく、同時スイッチングノイズは増大しない。

【００２７】また、２ウェイを一単位とするため、増設
単位がそれほど大きくならない。また、増設によって４
ウェイ、８ウェイと増やすこともできる。

【００２８】また、ＥＣＣを採用した場合は、データビ
ット部分が二分割されるので３２ビット×２になり、冗
長ビットは７ビット×２となって、若干増加するが、従
来技術ほどではない。

【００２９】以下詳細に実施例を説明する。

【００３０】まずＤＲＡＭを用いた情報処理装置である
メモリシステムを図８に示す。本システムは、ＣＰＵ１
と、ホストデータバス２と、アドレスバス３と、アクセ
ス開始を示すADS-N信号４と、アクセス終了を示すRDY-N
信号５と、クロック６と、メモリ回路１２０と、制御部
であるメモリコントローラ８７とを有する。メモリ回路
１２０は、データバッファであるＬＳＩｃ１１９１と、
データバッファＬＳＩｄ１１９２と、メモリバンクｇ１
８１と、メモリバンクｈ１８２とを有する。

【００３１】メモリコントローラ８７からは、メモリバ
ンクｇ１８１と、メモリバンクｈ１８２の行選択信号RA
S-N９（バンクの選択も行う）、列選択信号CAS-N１０、
書き込み信号WE-N１１、列／行アドレス切り替え信号RA
/CA-N１２、データバッファイネーブル信号OE-N１３が
出力される。１４は行アドレスと列アドレスとを切り替
えてメモリバンクｇ１８１と、メモリバンクｈ１８２に
メモリアドレスバス１５として与えるマルチプレクサ、
１１７１，１１７２はメモリバスである。

【００３２】図１において、データバッファＬＳＩｃ１
１９１をホストデータバス２の下位３２ビットに接続す
る。合わせてメモリバンクｇ１８１の下位３２ビットと
メモリバンクｈ１８２の下位３２ビットを接続する。上
位バス側についても、データバッファＬＳＩｄ１１９２
について同様である。

【００３３】ＣＰＵ１がメモリバンクｇ１８１を読み書
きするときは、データ系の下位３２ビットはデータバッ
ファＬＳＩｃ１１９１が、データ系の上位はデータバッ
ファＬＳＩｄ１１９２が受け持つ。すなわち一つのデー
タバッファＬＳＩに着目すると、３２ビットの入出力と
なるため、入出力ピンの同時スイッチングノイズが増大
することはない。また、特にピン数が増加するというこ
ともない。

【００３４】またこのような構成をとると、メモリバン
クｇ１８１とメモリバンクｈ１８２とをインターリーブ
動作させることができる。その場合の動作は、メモリコ
ントローラ７が受け持つが、その内部回路は、従来のイ
ンターリーブ動作技術とで違いはない。

【００３５】次に、インターリーブ時のメモリコントロ
ーラ８７の動作について簡単に説明する。図４（ｂ）は
ＣＰＵ１がメモリバンクｇ１８１と、メモリバンクｈ１
８２を連続してアクセスした場合のタイミング例であ
る。時刻C0をアクセス開始とする。ＣＰＵ１からはアク
セス開始を示すADS-N４が出力される。時刻C1におい
て、メモリコントローラ８７はADS-N４をトリガとして
メモリバンクｇ１８１用のRAS0-N９１、メモリバンクｈ
１８２用のRAS1-N９２を交互にアクティブにする。続く
時刻C3においてCAS-N１０をアクティブにする。しかる
のち、メモリバンクｇ１８１と、メモリバンクｈ１８２
は時間T1後に有効なデータを出力する。これを見込んで
時刻C5（メモリバンクｇ１８１の場合）でメモリコント
ローラ７はRDY-N５をアクティブにし、時刻C6（メモリ
バンクｇ１８１の場合）でＣＰＵ１はこのRDY-N５とホ
ストデータバス２上の有効なデータをサンプリングしサ
イクルを終了する。

【００３６】ＣＰＵ１は、命令フェッチなどで連続した
アドレスからのアクセスを行うので、このようなインタ
ーリーブは性能向上に効果が大きい。

【００３７】次に、従来技術において問題となった基板
上に実装するときの物量の点に関しては、以下のように
なる。データバスが６４ビットの場合に２個のメモリバ
ンクを１つの基板上に実装すると以下のようにメモリ個
数が求まる。メモリは通常８ビットのデータバスを有す
るために、１つのメモリバンクには８個のメモリが必要
となり、２つのメモリバンクでは１６個のメモリが必要
となる。故に、このメモリ装置２０部分だけをメモリ基
板として実装することが物量的に可能になる。

【００３８】また、ＥＣＣを本発明に採用した場合の構
成を図２に示す。６４ビット幅のメモリバンクをデータ
ビット２１部分を３２ビット×２に分割し、上位、下位
それぞれに冗長ビット２２を７ビットずつを付加する。
本来なら６４ビットのＥＣＣを実現するには冗長ビット
２２は８ビットなので、本発明では７×２−８＝６ビッ
トの増加となるが、他の効果を考慮すればそれほど問題
とはならない。特に従来の３２ビット機用に開発された
３２＋７ビットのメモリモジュール２１８を共用するこ
とができ、新たに６４＋８ビットのメモリモジュール２
１８を開発する必要がない。

【００３９】従来技術においては、図７に示すように、
メモリバスを四分割したとき、ＥＣＣの冗長ビットは、
データビット全体から生成し、新たに１６ビットのデー
タに対し６ビットの冗長ビットを付加しなければならな
い。すなわち、（１６＋６）×４＝８８ビットなってし
まうという問題があったが、本発明では、１つのデータ
バッファＬＳＩｅ２１９１とｆ２１９２が３２ビットを
扱っているために、３２ビット単位でＥＣＣを生成でき
る。

【００４０】ＥＣＣ回路としては、データバッファＬＳ
Ｉｅ２１９１とｆ２１９２に、それぞれ３２ビットＥＣ
Ｃの回路２３を内蔵する必要がある。この場合でも、回
路的には倍近い規模になるが、従来の３２ビットのＥＣ
Ｃ回路３２をそのまま使用することができるという利点
がある。したがって６４ビットにしても新規設計の分量
が少なくてすむ。

【００４１】また、本実施例の構成では、データバッフ
ァＬＳＩ単体に着目すれば、３２ビットで２ウェイイン
ターリーブ構成となっている。すなわち、６４ビット用
に開発した本発明のデータバッファＬＳＩを、３２ビッ
トシステムにも共用することができるという効果もあ
る。

【００４２】なお、本発明においては、上位ｎビット、
下位ｎビットからなる２ｎビット幅を持つホストデータ
バスと、上位ｎビット、下位ｎビットからなる２ｎビッ
ト幅のメモリデータバスを持つ二つのメモリバンクと
を、データバッファ用ＬＳＩで接続する際、データバッ
ファＬＳＩを二つ用意し、データバッファＬＳＩの一つ
にはホストデータバスの上位と二つのメモリバンクの片
方の上位のメモリバスと一方メモリバンクの下位のメモ
リデータバスが接続し、データバッファＬＳＩの残りの
一つにはホストデータバスの下位と二つのメモリバンク
の片方の下位メモリデータバスと一方のメモリバンクの
上位のメモリデータバスを接続したものとしてもよい。

【００４３】また、本発明においてメモリを増設する場
合、二つの方法が考えられる。まず図１においてメモリ
モジュール１１８のみを増設する方法がある。

【００４４】他の方法としては、図１の破線で囲ったメ
モリ装置１２０をホストデータバス２に複数接続して増
設してもよい。これを図９に示す。すなわちデータバッ
ファＬＳＩのドライブ能力に限りがある（１つのデータ
バッファＬＳＩに接続できるメモリモジュール１１８の
数には限りがある）ので、メモリモジュール１１８を増
設するには限界があるためである。図９は、上位ｎビッ
ト、下位ｎビットからなる２ｎビット幅を持つホストデ
ータバス１２と、上位ｎビット、下位ｎビットからなる
２ｎビット幅のメモリデータバス１１７１、１１７２を
持つ二つのメモリバンクｉ１８１、ｊ１８２とを、デー
タバッファ用ＬＳＩで接続する際、データバッファＬＳ
Ｉｅ１１９３、ｆ１１９４の二つを用意し、データバッ
ファＬＳＩ１１９４にはホストデータバス１２の上位と
二つのメモリバンクｉ１８１、ｊ１８２のそれぞれ上位
メモリデータバスを接続し、データバッファＬＳＩ１１
９３にはホストデータバス１２の下位と二つのメモリバ
ンクｉ１８１、ｊ１８２のそれぞれ下位メモリデータバ
スを接続したものである。

【００４５】このようにメモリ装置１２０全体を単位と
して増設した場合の追加分のメモリモジュール１１８の
制御の仕方として、二つの方法がある。一つは、メモリ
モジュール１１８の各々を既にある２ウェイの各ウェイ
に追加して、各ウェイの容量が増えたとして扱うもので
ある。他の方法は、メモリモジュール１１８の各々を独
立のウェイとし、全体として４ウェイとして扱ってもよ
い。どちらの制御方法を取るにしてもその制御はメモリ
コントローラ７および結線により、実現される。

【００４６】なお、上記の実施例では、上記メモリ回路
１２０の内部にあるメモリバンクｇ１８１、ｈ１８２、
ｉ１８１、ｊ１８２の各々をインターリーブの単位とし
たが本発明はこれに限られるものではなく、上記メモリ
回路１２０の各１個をインターリーブの単位とし（すな
わち上記の例で言うと二つメモリバンクをあわせて１つ
のインターリーブの単位とする）、上記複数のメモリ回
路をインターリーブ動作させる制御部を有することとし
てもよい。

【００４７】また、本発明に係るメモリ回路を基板上に
実装し、メモリ基板単位、すなわちメモリ回路単位で増
設するようにしても良い。

【００４８】以上をまとめると、従来のメモリの構成を
６４ビットシステムに適用した場合に問題であった、デ
ータバッファＬＳＩの同時スイッチングノイズを増大さ
せたり、メモリの増設方法に制限を生じたり、ＥＣＣを
採用したときに冗長ビット数が極端に増大するという問
題を解決できる効果がある。

【００４９】なお、上記の実施例はデータバスについて
のものであるが、本発明はこれに限られるものではな
く、アドレスバスについても同様に適用できるものであ
り、同様の効果がある。

【００５０】

【発明の効果】本発明によれば、データバッファＬＳＩ
の同時スイッチングノイズを減らしたメモリ回路を提供
できる。

【図面の簡単な説明】

【図１】本発明に係るメモリ回路の一実施例のブロック
図である。

【図２】ＥＣＣを用いた本発明に係るメモリ回路の一実
施例のブロック図である。

【図３】従来技術に係る情報処理装置のブロック図であ
る。

【図４】メモリのアクセスタイミングの説明図である。

【図５】インターリーブ構成のときのＣＰＵとメモリの
アドレス対応を示す説明図である。

【図６】従来技術に係るデータバッファを直列的に並べ
た場合の情報処理装置のブロック図である。

【図７】従来技術に係る４ウェイインターリーブの場合
のメモリ回路のブロック図である。

【図８】本発明に係る情報処理装置の一実施例のブロッ
ク図である。

【図９】本発明に係るメモリ回路の一実施例のブロック
図である。

【符号の説明】

１…ＣＰＵ、１２…ホストデータバス、３…アドレスバ
ス、８７…メモリコントローラ、１８１，１８２，１８
３，１８４…メモリバンク、１１７１，１１７２…メモ
リデータバス、１１８…メモリモジュール、１１９１，
１１９２…データバッファＬＳＩ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者服部隆一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内

Claims

【特許請求の範囲】

【請求項１】ｍビット幅を持つデータバスに接続され、ｋビット幅を持つメモリバスと、上記メモリバスに接続される複数のメモリバンクと、上記データバスのｍビットを上位ビットから下位ビット
にかけて、順に、ｍ１ビット，ｍ２ビット，ｍ３ビッ
ト，…，ｍｐビットとｐ個に分割した各々に接続され
る、上記両バス間におかれ、上記複数のメモリバンクと
の間でデータを入出力する、ｐ個のデータバッファ用回
路とを有するメモリ回路であって、上記データバッファ用回路の各々は、メモリバンクの指
定信号を受けて、指定されたメモリバンクに対して、デ
ータバッファ用回路ごとに決められた、ｋ１ビット，ｋ
２ビット，ｋ３ビット，…，ｋｐビット（ｋ＝ｋ１＋ｋ
２＋ｋ３＋…＋ｋｐとする）のデータを複数のメモリバ
ンクと入出力することを特徴とするメモリ回路。
【請求項２】請求項１記載のメモリ回路において、ｍはｋと等しく、ｐは２であり、ｍ１はｍ２と等しく、
ｋ１はｋ２と等しいことを特徴とするメモリ回路。
【請求項３】請求項２記載のメモリ回路において、上記データバッファ用回路の一方には、上記データバス
の上位ｍ１ビットが接続され、ｋ１ビットを二つのメモ
リバンクのそれぞれに上位ビットとして出力し、上記データバッファ用回路の他方は、上記データバスの
下位ｍ２ビットが接続され、ｋ２ビットを二つのメモリ
バンクのそれぞれに下位ビットとして出力することを特
徴とするメモリ回路。
【請求項４】請求項２記載のメモリ回路において、上記データバッファ用回路の一方には、上記データバス
の上位ｍ１ビットが接続され、ｋ１ビットを二つのメモ
リバンクの一方には、上位ビットとして出力し、メモリ
バンクの他方には、下位ビットとして出力し、上記データバッファ用回路の他方は、上記データバスの
下位ｍ２ビットが接続され、ｋ２ビットを二つのメモリ
バンクの上記一方には、下位ビットとして出力し、メモ
リバンクの上記他方には、上位ビットとして出力するこ
とを特徴とするメモリ回路。
【請求項５】請求項１、２、３または４記載のメモリ回
路と、上記メモリ回路に含まれる上記複数のメモリバンクをイ
ンターリーブ動作させる制御部とを有することを特徴と
する情報処理装置。
【請求項６】請求項５記載のメモリ回路を複数有し、上記制御部は、上記複数のメモリ回路をインターリーブ
動作させることを特徴とする情報処理装置。
【請求項７】請求項１、２、３または４記載のメモリ回
路を有することを特徴とするメモリ基板。