JPS63261445A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特に３２ビツトなどのバス幅の広いＣＰＵを
用いたパーソナルコンビエータ（以下パソコンと略す）
やワークステージ盲ンなどに好適なメモリ制御方式に関
する。

〔従来の技術〕

現在のパソコンにおいては、ｃｐｖに米国インテル社の
８０８６　、或いはその上位互換である８０２８６が液
もよく使われている。８０８６は１６ビツトＣＰＵと呼
ばれ、データバスがＤＯ〜Ｄ１５０１６本のデータ線か
ら構成されるものである。従って当然のことながら、Ｃ
ＰＵのデータバスに接続されるメモリも、１６ビツトの
バス幅を持つことになる。

また、多くのパソコンのメモリ部は、予じめ本体基板上
に実装されている標準メモリーと呼ばれるものと、ユー
ザがメモリ容量を拡張するために、あとから追加する拡
張メモリと呼ばれるものの２つから構成されるのが一般
的である。この拡張メモリは、メモリ素子と、インター
フェース用の数個のＴＴＬ素子から構成され、本体基板
とは別のメモリボードとして販売されている。そして、
本体基根或いは筐体内部には、（・くつかのメモリボー
ドを実装するためのコネクタが用意されて〜１ろ。

この例をＷＪ５図に示す。１はＣＰＵであり、２はその
ＣＰＵ１のデータ層くスである。８０８６０例では１６
ビツトとなる。また、ＳはＣＰＵ１のアドレスバスであ
る。４はＣＰＵ１の出力するステータス信号で、パスサ
イクルのタイミングなどを周辺素子に伝えるものである
。５はメモリコントローラであり、ステータス信号４を
受けＣＤＲＡＭのタイミング信号であるＲＡＳ　、ＣＡ
Ｓ　、ＷＥや、アドレスマルチプレクスを制御する。６
はそのマルチプレクスされたメモリアドレス、７はｘ　
、４　ｓ。

ＣＡＳ　、ＦＢなどのメモリ制御信号である。檄準メモ
リ８は、データバス２ＫＪｉ続されるとともにメモリア
ドレス６とメモリ制御信号７を受は取って、ＣＰＵ１と
データのやりとりを行う。一般的にＣＰＵｌ、メモリコ
ントローラＳ、＊準メモリ８は、同一の本体基板に実装
されている。９は拡張メモリであり、パソコン本体とは
拡張メモリコネクタ１０によって愼械的、及び電気的に
接続される。拡張メ毫り９も標準メモリ８と同様に、１
６ビツトのデータバス２と、メモリアドレス６、メモリ
制御信号７がＷｃ絖される。また、）（ソコンの慎種に
よりては拡張メモリ９側にもメモリコントローラを持つ
場合もある。なお、本図では拡張メモリコネクタ１０を
１つしか記入していないが、笑−のパソコンでは２〜５
つ程度を有している。

このように現在のパンコンは８０８６などの１６ピツト
ＣＰＵが中心であるが、さらに關性舵化のために、バス
幅の広い５２ビツトＣＰＵが用いられるよう罠なってき
た。これＫは、８０８６と互換性を待つ米国インテル社
の８０３８６などかある。３２ビツトＣＰＵを用いた場
合でも、パソコン自体のｍｇも第５図のようＫなる。但
しここでデータバス２は５２ピツトである。

〔発明が解決しようとする問題点〕

このように、ＣＰＵ１は３２ビツト化によりて性能を上
げる一方で、ユーザからは従来機種の周辺機器な用いた
いという要求がある。これは拡張メモリ９についても同
様であるが、データ層くス２が３２ビツトになりた場合
は、そのままでは従来の１６ビツトの拡張メモリ９は接
続できない。

一つの解決手段として、第６図のようにデータバス２を
上位ワードｌ１１２１と下位ワード１４１２２に分ける
。３２ビツト幅を持つ標準メモリは１両方のデータバス
２１　、２２に接続する。拡張メモリコネクタ１０には
下位ワード側データバス２２のみ接続し、拡張メモリ９
とは下位ワード側のＤＯ〜Ｄ１５のデーターを用いてイ
ンターフェースする。メモリコントａ−ラ５は、アドレ
スバス３を管視し、もし拡張メモリ９のアドレス領域が
アクセスされたならばパスサイジング信号１１をＣＰＵ
ｌに出力する６バスサイジングとは、８０３１３６や、
米国モ）ａ−ラ社の６８０２０などの５２ビツトＣＰＵ
が持つａｌ能であり、例えば８１８ｄの場合はパスサイ
ジング信号Ｂ５１６をアクティブにすると、あたかも８
０８６のような１６ビツトＣＰＵとして下位ワード情の
データ層を用いて、周辺素子をアクセスする。パスサイ
ジング機能の詳細については、８０５８６のデータ７−
トの５．５．４〜５．３．５節、或いは特開昭５９−２
０６９７０号公報に記幀されている。

第６図に示した例では、３２ビツトＣＰＵ１を用いたシ
ステムにおいて、従来の１６ビツト拡張メモリ９を使う
ことができるが、拡張メモリ９の領域をアクセスした場
合は、バス幅が１６ビツトのために性能の低下を招く。

定型的には日経マグａ＋７ヒル社の日経エレクトミニ２
フ誌１９８６年１月１３日４ノ１８９ページに、　６８
０２０の場合のバス幅の違いＫよる性能差は１．５５と
報告されており、８０５８６についてもほぼ同程友であ
る。

このような性能の低下をきらって＠７図のように拡張メ
モリ側のデータバスも３２ビツトにした場合について考
えて見る。この時は、必ず上位ワード側拡張メそり９１
と、下位ワード貴拡張メモリ９２の両方を！ｉｌ！張す
る必要があり、どちらか片方だけを実装してもメモリは
拡張されない。また、上位ワード貴拡張メ毫す９１が容
量ｔ　ＭＢ、下位ワード側拡張メモリ９２が容１５１２
ＫＢであり、標準メモリ８は２ＭＥの容室を持りている
とすると、七のメモリマツプは第４図（α）のようにな
って、３２ビツトとしてアクセスできる空間はｓＭＢと
なる。つまり上位ワード側拡張メ七り９１の残りの５１
２ｆＢは無駄になってしまう。

このような問題点がある中で、本発明の目的は、ＣＰＵ
のバス幅を例えば１６から３２に広げた場合に、従来の
拡張メモリを効率よく利用することにあり、ユーザが任
意の容量の拡張メモリを、任意の位置の拡張メモリコネ
クタに実装することを許し、かつ、その実装状況に応じ
た最高性能を得ることにある。

〔問題点を解決するための手段〕

上記目的は、３２ビツト分メモリが実装されている領域
は通常の５２ビツトアクセスを行い、１６ビツトしかメ
モリが実装されていない領域は、ＣＰＵ１、または外部
回路でパスサイジングを行うことにより達成される。

〔作用〕

不発明においては、上位ワード側データバス２１と下位
ワード側データバス２２との間にパスバッファを設げる
。

このバスバッファを用いて上位ワード側データバス２１
と下位ワード側データバス２２を接続することにより、
１６ピツト領域が上位ワード側にあっても下位ワード側
にあっても正常なメモリアクセスが行える。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は、本発明の構成を示した一例であり、上位ワー
ド側データバス２１と、下位ワード側データバス２２と
の間に、ワードスワップバッファ１２３を置く。バッフ
ァ制御１ｆｓ１５は後で詳述するようにメモリコン）ａ
−ラ５が制御を行な５゜久Ｋ、この構成に従って動作を
説明する。

パソコンシステムはリセット後、初期化プログラム罠お
いてメモリチェックを行う。これはメモリ容量のチェッ
クと、メモリの内容を例えばゼロクリアするためである
。この時のメモリマツプを第４図（α）Ｋ示す。この図
では標準メモリ８の容量を２ＭＢ、上位ワード側拡張メ
モリ９１にＩＭＢ。

下位ワード側拡張メモリ９２に５ｔ２ｆＢ（＝０．５＆
Ｂ）がそれぞれ実装されているものとしている。

初期化プログラムにおいて、メモジアドレフ００番地か
ら順にメモリに対し、ライト／リードチェックを行う。

上位ワード、下位ワード共にり一ドデータがライトデー
タと一致するのは５ＭＢまでの領域である。ＳＭＢから
４ＭＢまでの領域では上位ワード側のみリードデータが
一致し、下位ワードはメモリ未実装のため不定になる。

さらにａＭＥを越すと、上位ワード、下位ワード共に不
定となる。このメモリチェック結果から、下位ワード側
に実装されているメモリは５ＭＢ、上位ワード側に実装
されているメモリはａＭＢまでであることが分かる。

このメモリの実装状況に基づいてメモリコントローラ５
の制御を行う。第２図はメモリコントローラ５の一部を
示した図でありて、本発明の特徴的な回路部分であり、
パスサイジング信号１１ならびにワードスワップバッフ
ァ制御信号１３１を発生する。本図の上位ワード側アド
レス上限レジスタ１４１には、メモリチェックで上位ワ
ード情に実装されていた４ＭＢという数値（１６進数で
は（４０００００ｆｔ６となる）を設定する。一方の下
位ワード側アドレス上限レジスタ１４２には、メモリチ
ェックで下位ワード側に実装されているｓＭＢとい５数
値（１６進数では（３０００００）、、）となる）を設
定する。比較５１５１　、１５２では、これらレジスタ
の設定値と、アドレスバス３の値を比較する。拡張メモ
リ９が上位ワード情か、または下位ワード側か一方にし
か実装されていない場合は、比較器ｊ５１　、１５２の
出力を用いてパスサイジング信号１１かアクティブとな
る。また、このうち、上位ワード側しか実装されていな
い領域ではワードスワップバッファ制御信号１５１がア
クティブとなる。

パスサイジング信号１１は、前に述べたＣＰＵｌのパス
サイジング４１！舵を行わせるため、ＣＰＵ１に入力さ
れる。またワードスワップバッファ制御信号１３１は、
ワードスワップバッファ１２３のゲートをオープンし、
下位ワードと上位ワードを接続するために用いる。これ
は８０５８（ＳなどのＣＰＵ１のパスサイジングは、下
位ワードを転送の対象とするためで、ワードスワップバ
ッファ１２３によって、上位ワード側のメモリを、あた
かも下位ワード側にあるものと見せかける働きをする。

次に、メモリのアドレッシングについて説明する。８ビ
ツト幅のデバイスをアクセスするには、アドレス線はＡ
Ｏから始まっている必要がある。

また、１６ビツト幅のデバイスに対しては１ビツトずれ
て、Ａ１から、３２ビツト幅のデバイスに対してはＡ２
から、それぞれ始まるアドレス線を用いてアドレッシン
グしなければならない。これはメモリに対しても同様で
あり、通常の３２ビツト領域と、片側のワードのみメモ
リが実装されている１６ビツト領域とでは、メモリに与
えるメモリアドレス６の値を変えてやらねばならない。

８ｇ３図は、メモリ；ン）Ｃ２−ラ５の一部でメモリア
ドレス６を制御する回路の一例である。ロー／カラムア
ドレスセレクタ１６１　、１６２は、ダイナミックＲＡ
ＭＣＤＲＡＭ）’に対するａ−アドレスとカラムアドレ
スの切換えを行うものである。このうち、１６ビツト領
域用−−／カラムアドレスセレクタ１６１には、Ａ１か
ら始まるＣＰＵ１のアドレスバス５を入力とする。５２
ビツト領域用ロー／カラムアドレスセレクタ１６２には
、Ａ２から始まるアドレスバス５を入力とする。１７は
一−／カラムセレクト信号である。１８は１６ビツト７
３２ビツトアドレスセレクタで、パスサイジング信号１
１により１６ビツト用ａ−／カラムアドレスセレクタ１
６１の出力か３２ビット用ａ−／カラムアドレスセレク
タ１６２の出力かを切換える。１９はメモリチェックモ
ードを示す信号で、リセット恢のメモリチェック時に７
ドレツシングを強制的に５２ビツト側とするためのもの
である。これには、例えばＩ１０レジスタのような回路
を竹刀口し、メモリチェック終了後、メモリチェック信
号１９を”０１にするような１ＢＩＩ御を行えばよい。

す７レツシエアドレスカウンタ１９、リフレッシュアド
レスセレクタ２１、リフレッシュアドレスセレクタイぎ
号２２は、いずれもり７レッジ１制御用回路であり、Ｄ
ＲＡＭの制御に必要な部分である。

以上述べたような制御によって、メモリマツプは第４図
（Ａｌのようになり、標準メモリ８の容量２ＭＢ＋上位
ワード側拡張メモリ容ｉｔ１ＭＢ＋下位ワード側拡張メ
モリ容量５１２ＫＢ＝５．５ＭＢのメモリを全て有効に
使用することができる。また、このうち１６ビツト領域
となるのは、３Ｍ〜３．５ＭＢの５１２ＫＢの領域であ
って、他の３ＭＢまでの領域は３２ビツトでアドレッシ
ングされるため、性能の低下が小さく、３２ビツトＣＰ
Ｕの性能を引き出すことができる。

以上、ＣＰＵ１として８０５８６を意識したシステムに
ついて説明したが６８０２０の場合でも、パスサイジン
グ信号を若干変更すればよい。また、パスサイジング自
体も、ＣＰＵｌの持っている機能を用いずに外部回路で
行ってもよい。例えばこれは特開昭６１−２６７８５２
号公報、或いは特開昭６１−２６４４６４号公報に記載
されている。

また、本実施例では、上位ワード側拡張メモリ９１と下
位ワード側拡張メモリ９２がそれぞれ一つずつしか実装
されない場合についての説明を行りたが、２つ以上でも
構わない。

さらに、３２ビツトＣＰＵ１と、１６ビツト拡張メモリ
９との組合せだけではなく、将来の６４ビツトＣＰＵと
１６ビツト拡張メモリ、６４ビツトＣＰＵと３２ビツト
拡張メモリ、４８ビツトＣＰＵと１６ビツト拡張メモリ
の組合せなど、応用は広い。

〔発明の効果〕

このように本発明によれば、新しい高性能３２ビツトｃ
ＰＵｔを用いたシステムにおいて、従来の１６ビツトの
拡張メモリ９を使用でき、しかも、ユーザは任意の位置
の拡張メモリスロット１ｏに、任意の容量の拡張メモリ
９を実装でき、かつ、その実装状況に応じた最高性能を
得ることができ、またメモリ容量も無駄にならないとい
うパソコンユーザから見て非常４大きな効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図、ＷＣ
Ｓ図は第１図に８ける実施例におけるメモリコントａ−
ラ５の内部回路を示す図、第４図はメモリマツプを示す
図、また第５〜７図は従米例を示した図である。 １・・・ＣＰＵ ２・・・データバス（２１・・・上位ワード、２２・・
・下位ワード） ３・・・アドレスバス　　　５・・・メモリコン）　ａ
　−５６・・・メモリアドレス　　８・・・標準メモリ
９・・・拡張メモリ（９１・・・上位ワード、９２・・
・下位ワード） １０・・・拡張メモリコネクタ １１・・・パスサイジング１８号 １２３・・・ワードスワップバッファ １４・・・アドレス上限レジスタ １５・・・比較器 吊　　２　図 ｔ　　３　　図 ２″Ｌ ス＋記 （α）　　　　　　　　　　　　　　　　（ｂ）’Ｊ５
［１

Claims (1)

1. 【特許請求の範囲】 １、上位ｎビットと、下位ｎビットの２ｎビットから成
   るデータバスを有するＣＰＵを用いた情報処理装置にお
   いて、 ２ｎビット幅を持つメモリと、ｎビット幅を持つメモリ
   とを前記ＣＰＵのデータバスに接続すると共に、 上位ｎビットのみ、または下位ｎビットのみメモリが実
   装されていることを検出する手段と、メモリが２ｎビッ
   ト実装されている領域を前記ＣＰＵがアクセスした時は
   、メモリに対し２ｎビットのアドレッシングを行い、メ
   モリがｎビットのみ実装されている領域を前記ＣＰＵが
   アクセスした時は、メモリに対し１ビットのアドレッシ
   ングを行うアドレス切換え手段とを設けたことを特徴と
   するメモリ制御方式。