JPH04153750A - 主記憶装置の制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 演算ユニットと主記憶装置とが記憶制御装置を介して接
続されたシステムにおける主記憶装置の制御システムに
関し、 主記憶装置のメモリスループットを可変できるようにす
ることを目的とし、 複数の演算ユニットと、これら演算ユニットと接続され
る記憶制御装置と、該記憶制御装置と接続される主記憶
装置とで構成されるシステムにおいて、前記主記憶装置
内を、所定の数のバンク及びセグメントを１つの単位と
した複数のメモリカードに分割し、前記記憶制御装置は
これらメモリカードを独立に制御できるように各メモリ
カードとの間にバス線及び制御線を接続し、かつ前記メ
モリカードは演算ユニット及び記憶制御装置が搭載され
る回路部に着脱可能にして、メモリスループットを可変
できるように構成する。

［産業上の利用分野〕 本発明は演算ユニットと主記憶装置とが記憶制御装置を
介して接続された／ステムにおける主記憶装置の制御シ
ステムに関する。

演算ユニットと主記憶装置とが記憶制御装置を介して接
続されたシステムは従来より用いられている。近年、主
記憶装置にその前後にデータ保持用のレジスタを設けた
セルフタイミングＲＡＭ（５Ｔ−ＲＡＭ）が用いられて
きている。この種のＲＡＭは、ラッチを設けており、ラ
ッチされたデータの書込みと読出しのタイミングは自己
内で行うようになっている。このＳＴ−ＲＡＭは、旦ラ
ッチさせると以後のＲＡＭの入力データパスは解放でき
るので、データバスを他の目的に用いることができ、ス
ループットが向上する。一方、システムの機能の増大に
つれて主記憶装置の容量も増大してきており、データバ
スのビット数も増大する。従って、データバスのビット
幅の効率的な管理が必要となってきている。

［従来の技術］ 第３図は従来システムの構成例を示すブロック図である
。図は演算装置１０と主記憶装置２０とが記憶制御装置
（ＭＣＵ）３０を介して接続されたシステムを構成して
いる。ここでは、演算ユニット１０としては、スカラユ
ニットＩＯＡとベクトルユニットＩＯＢの２個の演算ユ
ニットが用いられている。スカラユニットＩＯＡからは
、スカラリクエスト・アドレス線とスカラ書込みデータ
線が出ており、スカラ書込みデータ線が入っている。ま
た、ベクトルユニットＩＯＢからは、ベクトルリクエス
ト・アドレス線とベクトル書込みデータ線が出ており、
ベクトル読出し線が入っている。

記憶制御装置３０は、リクエスト・アドレス制御回路３
１．書込みデータセレクト回路３２及び読出しデータ分
配回路３３から構成されている。

リクエスト・アドレス制御回路３１は、スカラユニット
ＩＯＡからのスカラリクエスト・アドレスデータ及びベ
クトルユニットＩＯＢからのベクトルリクエスト・アド
レスデータを受けて主記憶装置２０にメモリリクエスト
及アドレス線を介してメモリリクエスト信号及びアドレ
スデータを与えると共に、書込みデータセレクト回路３
２及び読出しデータ分配回路３３に書込みデータ及び読
出しデータの制御信号を与える。

書込みデータセレクト回路３２はスカラユニット１０Ａ
からのスカラ書込みデータとベトクルユニットＩＯＢか
らのベクトル書込みデータを受けて、これらデータをメ
モリ書込みデータ線を介して主記憶装置２０に与える。

読出しデータ分配回路３３は、主記憶装置２０からメモ
リ読出しデータ線を介して入ってくる読出しデータをス
カラユニットＩＯＡ又はベグトルユニットＩＯＢに与え
る。その切換えは、リクエスト・アドレス制御回路３１
から与えられる制御信号に従う。

主記憶装置２０は、ＳＴ−ＲＡＭ２１．書込みデータ・
レジスフ２．読出しデータ・レジスタ２３及びタイミン
グ・アドレス分配制御回路２４より構成されている。Ｓ
Ｔ−ＲＡＭ２１は、８個の記憶単位（バンク）と、４個
の記憶増設単位（セグメント）から構成され、バンクと
セグメントて規定される計３２個のメモリブロックから
構成されている。このバンク及びセグメントの数は任意
に選ぶことかできる。

書込みデータ・レジス２２は、メモリ書込みデータ線を
介して入ってくるスカラユニットＩＯＡ又はベクトルユ
ニットＩＯＢの出力データを受けて、タイミング・アド
レス分配制御回路２４から出力されるタイミングパルス
でラッチする。この書込みデータ・レジス２２は誤り訂
正のためのチエツクピット付加回路を含んでいる。一方
、読出しデータ・レジスタ２３は、ＳＴ−ＲＡＭ２１か
ら読出されたデータを、タイミング・アドレス分配制御
回路２４からのタイミングパルスでラッチする。

タイミング拳アドレス分配制御回路２４は、５Ｔ−ＲＡ
’Ｍ２１にアドレスを与えると共に、書込みデータ赤し
ジス２２及び読出しデータ・レジスタ２３にそれぞれラ
ッチパルスを与える。該タイミング・アドレス分配制御
回路２４は、その内部にフリップフロップが複数段直列
に接続されたバイブラインを内蔵しており、書込みデー
タ・レジス２２てチエツクビット作成に要する時間とタ
イミングをとってラッチパルスを書込みデータ・レジス
２２に出力するようになっている。読出しデータ・レジ
スタ２３から出力されたデータは、メモリ読出しデータ
線を介して読出しデータ分配回路３３に入る。このよう
に構成された装置の動作を説明すれば、以下のとおりで
ある。

例えば、スカラユニット１．ＯＡと主記憶装置２０との
間でデータのやりとりを行う場合について説明する。こ
の時には、記憶制御装置３０内のリクエスト・アドレス
制御回路３１は、スカラユニットＩＯＡからのリクエス
ト信号とアドレスデータを受けて、主記憶装置２０内の
タイミング・アドレス分配制御回路回路２４にメモリリ
クエスト信号とアドレスデータを与える。

一方、書込みデータセレクト回路３２はリクエスト・ア
ドレス制御回路３１から送られてくるセレクト信号によ
りスカラユニットＩＯＡから送られてくるデータをセレ
クトして書込みデータ・レジス２２に川内する。タイミ
ング・アドレス分配制御回路２４は、リクエスト・アド
レス制御回路３１からの信号を受けて、アドレスデータ
をＳＴＲＡＭ２１に与えると共に、ラッチパルスを書込
みデータ・レジス２２に与える。この結果、書込みデー
タ・レジス２２は、人力されたスカラユニットＩＯＡか
らの出力データ（スカラ書込みデータ）をラッチする。

ＳＴ−ＲＡＭ２１は、書込みデータ・レジス２２にデー
タがラッチされると、内部回路の動作により、タイミン
グ・アドレス分配制御回路２４から与えられているアド
レスにデータの書込みを行つＯ スカラユニット１−ＯＡがＳＴ−ＲＡＭ２１からのデー
タを読出したい場合には、リクエスト・アドレス制御回
路３１にリクエスト信号と読出したいＳＴ−ＲＡＭ２１
のアドレスを与える。リクエスト・アドレス制御回路３
１は、スカラユニット１０Ａからのこれら信号を受ける
と、タイミング・アドレス分配制御回路２４にメモリリ
クエスト信号とアドレスデータを与える。

タイミング・アドレス分配制御回路２４はＳＴＲＡＭ２
１にアドレスを与える。この結果当該アドレスで示され
る番地に格納されているデータが読出され、読出しデー
タ・レジスタ２３に入力される。次にタイミング・アド
レス分配制御回路２４は、読出しデータやレジスタ２３
にラッチパルスを与える。ＳＴ−ＲＡＭ２１から読出さ
れたデータは読出しデータ・レジスタ２３にラッチされ
る。ラッチされたデータは読出しデータ分配回路３３に
入る。

読出しデータ分配回路３３にはリクエスト・アドレス制
御回路３１からスカラユニットＩＯＡの選択信号が与え
られているので、該読出しデータ分配回路３３は入力し
たデータをスカラ読出し線を介してスカラユニットＩＯ
Ａに与える。以し、スカラユニットＩＯＡと主記憶装置
２０との間の動作について説明したが、ベクトルユニッ
ト１０Ｂと主記憶装置２０との間の動作についても同様
である。

［発明が解決しようとする課題］ 前述した従来システムでは、メモリブロックの増設は、
バンク又はセグメントを追加することで行っている。従
来のシステムでは、書込みデータセレクト回路３２から
主記憶装置２０に与えられるバスのビット数（バス幅）
は固定でる。従って、ＳＴ−ＲＡＭ２１の最大ブロック
数に対応したビット幅のバスを予め敷設しておく必要が
ある。このため、メモリ増設によりメモリスルーブツト
（バス幅）を増やしたい場合、逆にメモリスループット
を下げたい場合のいずれの場合もバス幅が同じであるた
め、主記憶装置のメモリスループットを可変したことに
はならないという問題があった。

本発明はこのような課題に鑑みてなされたものであって
、主記憶装置のメモリスルーブツトを可変できる主記憶
装置の制御システムを提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第３図と同一
のものは、同一の符号を付して示す。図において、１０
は複数の演算ユニット、４０はこれら演算ユニット１０
と接続される記憶制御装置、５０は該記憶制御装置４０
と接続される主記憶装置である。演算ニット１０と主記
憶装置５０は記憶制御装置４０を介して接続されている
。

主記憶装置５０は所定の数のバンク及びセグメントを１
つの単位とした複数のメモリカード５１に分割されてい
る。各メモリカード５１は、それぞれが独立のＲＡＭと
して機能するような構成をしているものとする。記憶制
御装置４０はこれらメモリカード５１を独立に制御でき
るように各メモリカード５１との間にバス線及び制御線
を接続している。また、前記メモリカード５１は演算ユ
ニット１０及び記憶制御装置４０が搭載される回路部に
着脱可能となっている。

［作用コ 主記憶装置５０の容量の増減に応じて、メモリカード５
１を装着したり、抜いたりできるようにする。このよう
に構成することにより、演算ユニット１０からの最適要
求性能（メモリスループ・ント）に対して、必要に応し
てメモリカード５１の枚数を可変できるので、メモリス
ループットを可変することかできる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成プロ・ンク図であ
る。第１図と同一のものは、同一の符号を付して示す。

図において、ＩＯＡは演算ユニ・ソト１０としてのスカ
ラユニット、ＩＯＢは同じく演算ユニット１０としての
ベクトルユニ・ノドである。

スカラユニットＩＯＡからはスカラリクエスト・アドレ
ス線とスカラ書込みデータ線が出て記憶制御装置４０と
接続され、ベクトルユニ・ノドＩＯＢからはベクトルリ
クエスト・アドレス線とベクトル書込みデータ線が出て
記憶制御装置４０と接続される。また、記憶制御装置４
０から出たスカラ読出し線はスカラユニットＩＯＡと接
続され、記憶制御装置４０から出たベクトル読出し線は
ベクトルユニットＩＯＢと接続される。

４０は記憶制御装置（ＭＣＵ）である。該記憶制御装置
４０は、メモリカード制御回路４１．書込みデータセレ
クタ＆分配回路４２及び読出しデータセレクタ＆分配回
路４３より構成されている。

メモリカード制御回路４１は、スカラユニット１０Ａか
らのスカラリクエスト・アドレス信号とベクトルユニッ
トＩＯＢか−らのベクトルリクエスト・アドレス信号を
受けて主記憶装置５０内の各メモリカード５１にメモリ
リクエスト信号とアドレス信号を与える。

４１ａは各メモリカード５１が接続されているかどうか
を示すフラグを格納するレジスタである。

即ち、メモリカード制御回路４１は、レジスタ４１ａを
参照して接続されているメモリカード５１にのみ独立に
メモリリクエスト信号とアドレス信号を与える。また、
これらレジスタ４１ｇの内容は、該メモリカード制御回
路４１から書込みデータセレクタ＆分配回路４２及び読
出しデータセレクタ＆分配回路４３に与えられている。

従って、装着されているメモリカード情報は、記憶制御
装置４０内の全ての構成要素が持つことになる。

書込みデータセレクタ＆分配回路４２はスカラユニット
ＩＯＡからのスカラ書込みデータとベクトルユニットＩ
ＯＢからのベクトル書込みデータとを受けていずれか一
方のユニットからのデータをセレクトして各メモリカー
ド５１に与える。読出しデータセレクタ＆分配回路４３
は、各メモリカード５１からのメモリ読出しデータを入
力して、ススカラユニットＩＯＡ又はベクトルユニット
１０Ｂのいずれかに出力する。

５０は主記憶装置で、複数のメモリカード５１から構成
される。ここで、主記憶装置全体で必要とするバンク数
をＭ１セグメント数をＮ１記憶部を構成するメモリカー
ドの枚数をＰとすると、それぞれのメモリカード５１の
バンク数は（Ｍ＋Ｐ）、セグメント数はＮで与えられる
。つまり、主記憶装置５０のバンク数かそれぞれのメモ
リカード５１に分割された構成となっている。各メモリ
カード５１は、ＳＴ−ＲＡＭ５１　ａ、書込みデータ・
レジス５１ｂ、読出しデータ・レジスタ５　］、　ｃ及
びタイミング・アドレス分配制御回路５１ｄより構成さ
れている。構成そのものは、第３図に示す従来システム
の主記憶装置２０の構成と同しである。つまり、従来の
主記憶装置２０と同し構成のメモリカードか複数枚数で
、本発明の主記憶装置を構成していることになる。

それぞれ独立した機能をもつＳＴ−ＲＡＭのメモリカー
ドか複数設けられたことに対応して、記憶制御装置４０
内のメモリカード制御回路４１び書込みデータセレクタ
＆分配回路４２及び読出しデータセレクタ＆分配回路４
３はそれぞれのメモリカード５１と独立に接続される構
成となっている。図の実施例では、メモリカード５１の
バンク数は２、セグメント数は４である。このように構
成されたシステムの動作を説明すれば、以下のとおりで
ある。

例えば、スカラユニットＩＯＡとメモリカート１との間
でデータのやりとりを行う場合について説明する。この
時には、記憶制御装置４０内のメモリカード制御回路４
１は、スカラユニット１０Ａからのリクエスト信号とア
ドレスデータを受けて、メモリカード１内のタイミンク
・アドレス分配制御回路回路５１ｄにメモリリクエスト
信号とアドレスデータを与える。

一方、書込みデータセレクタ＆分配回路４２はスカラユ
ニット１．ＯＡから送られてくるデータを書込みデータ
・レジス５１ｂに出力する。タイミング・アドレス分配
制御回路５１ｄは、メモリカード制御回路４１からの信
号を受けて、アドレスデータをＳＴ−ＲＡＭ５１ａに与
えると共に、ラッチパルスを書込みデータ・レジス５１
ｂに与える。この結果、書込みデータ・レジス５１ｂは
、入力されたスカラユニットＩＯＡからの出力データ（
スカラ書込みデータ）をラッチする。

ＳＴ−ＲＡＭ５１ａは、書込みデータ・レジス５１ｂに
データがラッチされると、内部回路の動作により、メモ
リカード制御回路４１から与えられているアドレスにデ
ータの書込みを行う。

スカラユニットＩＯＡがＳＴ−ＲＡＭ５１ａからのデー
タを読出したい場合には、メモリカード制御回路４１に
リクエスト信号と読出したいＳＴ−ＲＡＭ５１　ａのア
ドレスを与える。メモリカド制御回路４１は、スカラユ
ニットＩＯＡからのこれら信号を受けると、タイミング
・アドレス分配制御回路５１ｄにメモリリクエスト信号
とアドレスデータを与える。

タイミング・アドレス分配制御回路５１ｄはＳＴ−ＲＡ
Ｍ５１ａにアドレスを与える。この結果当該アドレスで
示される番地に格納されているデータが読出され、読出
しデータ・レジスタ５１ｃに入力される。次にタイミン
グ・アドレス分配制御回路５１ｄは、読出しデータ・レ
ジスタ５１ｃにラッチパルスを与える。ＲＡＭ５１　ａ
から読出されたデータは読出しデータ・レジスタ５１ｃ
にラッチされる。ラッチされたデータは読出しデータセ
レクタ＆分配回路４３に入る。読出しデータセレクタ＆
分配回路４３には入力したデータをスカラ読出し線を介
してスカラユニットＩＯＡに与える。

以し、スカラユニットＩＯＡとメモリカード１との間の
データのやりとりについて説明したが、他のメモリカー
ドとの間のデータのやりとりについても全く同様である
。また、ベクトルユニット１０Ｂと各メモリカード５１
とのデータのやりとりについても全く同様である。また
、演算ユニット１０についても、スカラユニット、ベク
トルユニットに限る必要はなく、その他の演算ユニット
を用いることができる。

前述したように、本発明では各メモリカード５１は着脱
自在に構成されている。従って、必要とするスカラユニ
ットＩＯＡ又はベクトルユニット１０Ｂからの最適要求
性能（メモリスルーブツト）に応じて、メモリカード５
１の枚数を可変することができるので、その性能を自由
に可変することができる。メモリカード５１の枚数が可
変できる結果、メモリスルーブツトの可変が可能となり
、最適なメモリの運用かできることになる。

［発明の効果］ 以し、詳細に説明したように、本発明によれば主記憶装
置を、データ書込みと読出しを独立に制御できるメモリ
カードに分割することにより、演算ユニットからの最適
要求性能（メモリスルーブツト）に対してメモリカード
の枚数を変えることにより、その性能を自由に可変する
ことができ、主記憶装置のメモリスループットを可変で
きるようにすることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は従来システムの構成例を示すブロック図である
。 第１図において、 １０は演算ユニット、 ４０は記憶制御装置、 ５０は主記憶装置、 ５１はメモリカードである。 特許用願人

Claims (1)

1. 【特許請求の範囲】 複数の演算ユニット（１０）と、これら演算ユニット（
   １０）と接続される記憶制御装置（４０）と、該記憶制
   御装置（４０）と接続される主記憶装置（５０）とで構
   成されるシステムにおいて、前記主記憶装置（５０）内
   を、所定の数のバンク及びセグメントを１つの単位とし
   た複数のメモリカード（５１）に分割し、 前記記憶制御装置（４０）はこれらメモリカード（５１
   ）を独立に制御できるように各メモリカード（５１）と
   の間にバス線及び制御線を接続し、かつ前記メモリカー
   ド（５１）は演算ユニット（１０）及び記憶制御装置（
   ４０）が搭載される回路部に着脱可能にして、メモリス
   ループットを可変できるように構成したことを特徴とす
   る主記憶装置の制御システム。