JPH0398145A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH0398145A
JPH0398145A JP1235446A JP23544689A JPH0398145A JP H0398145 A JPH0398145 A JP H0398145A JP 1235446 A JP1235446 A JP 1235446A JP 23544689 A JP23544689 A JP 23544689A JP H0398145 A JPH0398145 A JP H0398145A
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JP
Japan
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bus
address
microprocessor
cpb
output
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JP1235446A
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Inventor
Taku Tsukamoto
塚元　卓
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサに関し、例えば可変長
のデータを取り扱うマイクロプロセッサに利用して有効
な技術に関するものである。
〔従来の技術〕
従来のマイクロプロセッサでは外部データバス幅が固定
されるものである。例えば、インテル社のｒマイクロプ
ロセソサ８０８８Ｊとモトローラ社のｒマイクロプロセ
ッサ６８００８Ｊは外部８ビットバスであり、インテル
社のｒマイクロプロセソサ８０８６Ｊとモトローラ社の
ｒマイクロプｏ−ｔｚッサ６８０００』は外部１６ビッ
トバスである．これらは共に内部は１６ビットバスアー
キテクチャを採っている。つまり、外部１６ビットバス
構威の『マイクロプロセッサ８０８６や６８０００Ｊで
は８ビソトバスの周辺デバイスが接続できない。これを
解決する手段として、以下の２つの方法が採られている
。
１つの方法は、ｒマイクロプロセソサ６８０００』にみ
られるようなＶＰＡ信号による方法である。これは、丸
善側、昭和５８年３月３０日発行ｒ６８０００マイクロ
コンピュータ（マイクロコンピュータシリーズ１４）』
にあるように、セレクトされたデバイスが６８０００周
辺ＬＳＩであるとことをマイクロプロセッサに知らせる
ための信号である．マイクロプロセッサは、この信号を
受けると８ビフトバスインターフェイスを採る。
他の方法は、ｒマイクロプロセッサＩ｛Ｄ６４１０１６
１にみられるＭＯＶＴＰ命令による方法である．これは
、■日立製作所、昭和６２年９月発行ｒＨＤ６　４　１
　０　１　６ユーザーズマニュアル』にあるように、当
該命令のデータ転送サイクルのみ８ビットバスインター
フエイスを採るものである．当然双方向のデータ転送が
必要なため命令ＭＯＶＴＰの他にＭＰＶＦＰが用意され
ている。
〔発明が解決しようとする課題〕
上記ＶＰＡ信号による方法では、マイクロプロセッサが
出力したアドレスを外部でデコードし、ＶＰＡ信号とし
てマイクロプロセッサに返す必要があるため高速動作が
期待できないという問題がある。上記ＭＯＶＴＰ命令に
よる方法では、特定の命令しか利用できないという問題
がある。
この発明の目的は、高速にしかも汎用性を持ってバスサ
イズを動的に切り換え可能としたマイクロプロセッサを
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、内蔵のレジスタによって特定アドレス領域を
指定し、この特定アドレス領域内に対するアクセスを認
識してその桔果に応してデータバス幅を動的に切り換え
る。
〔作　用〕
上記した手段番こまれば、マイクロプロセッサ自身が指
定アドレスと上記設定された特定アドレス領域であるか
を認識し、それに応してバス幅を切り換えるので高速で
かつ、汎用性をもったバスサイズの切り換えが可能にな
る。
〔実施例〕
第１図には、この発明に係るマイクロプロセンサの一実
施例のブロフク図が示されている．同図の各回路ブロソ
クは、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形威される。
マイクロプロセッサＭＰＵは、前記外部１６ビット構威
のマイクロプロセッサである。このような１６ビット構
威のマイクロプロセソサが構威される半導体集積回路装
置ＬＳＩに対して、動的なバスサイズ切り換えを可能に
するため、言い換えるならば、外部１６ビットのバスＳ
ＤＢに、８ビットアーキテクチャによる周辺デバイスを
搭載し、それとのデータの授受の高速に行うようにする
ため、以下の各回路ブロックが内蔵される。
レジスタＲＡとＲＢは、それぞれ１ビット以上のビット
幅を持ち、アドレス領域指定に用いられる。特に制限さ
れないが、これらのレジスタＲＡとＲＢとは８ビット構
威とされる。
これのレジスタＲＡとＲＢは、マイクロプロセンサＭＰ
Ｕが持つ各種レジスタと同様に特定のアドレスが割り当
てられて、内部のデータバスＤＢと接続されている。こ
れにより、マイクロプロセッサＭＰＵからレジスタＲＡ
とＲＢの書き込みによって任意のアドレス指定が可能に
される。
レジスタＲＡに保持されたアドレス情報は、コンパレー
タＣＰＡに入力される。レジスタＲＢに保持されたアド
レス情報はコンパレータＣＰＢに入力される。これらの
コンパレークＣＰＡとＣＰＢの他方の入力には、内部ア
ドレスバスＡＢを通して、マイクロプロセッサＭＰＵが
アクセスしようとしているアドレス信号が供給される。
コンバレータＣＰＡとＣＰＢは、人力信号の大小又は一
致信号を出力する。これらの信号大小又は一致信号はマ
イクロプロセッサＭＰＵに伝えられ、両コンパレータＣ
ＰＡとＣＰＢの比較出力結果から、上記アクセスしよう
としているアドレスが、上記レジスタＲＡとＲＢによっ
て指定された特定アドレス領域か否かの識別が行われる
。この識別結果は、制御信号ＢＳに反映される。
上記内部データバスＤＢと外部データバス（システムバ
ス）ＳＤＲとの間には、人出力バソファ１０Ｂが設けら
れる。このＩＯＢは、上記制御信号（バス幅セレクト信
号）ＢＳにより後述するようなバス幅切り換を行う。
外部から供給されるモード信号ＭＤは、上記コンパレー
タＣＰＡとＣＰＢに供給される。例えば、モード信号Ｍ
Ｄによりモードｌを指定したとき、アドレスバスＡＢは
、１６ビットからなるアドレス信号を出力し、約６４Ｋ
バイトの領域をアクセス可能としている。モード信号Ｍ
Ｄによりモード２を指定したとき、２４ビットからなる
アドレス信号を出力し、約１６Ｍバイトの領域をアクセ
ス可能としている。
領域指定用レジスタＲＡとＲＢが上記のように８ビット
幅を持っている場合、それに対応したコンパレータＣＰ
ＡとＣＰＢの入力も８ビット幅を持っている。したがっ
て、モードｌが指定されたとき、コンパレークＣＰＡ．
！：ＣＰＢに入力される８ビットからなるアドレス信号
は、１６ビットからなるアドレス信号のうち上位８ビソ
ト（８〜１５）とされる。つまり、レジスタＲＡとＲＢ
により指定される領域指定の単位は２５６バイトとなる
．例えば、レジスタＲＡとＲＢに同じアドレスを人力す
ると、それを上位８ビットのアドレスとして、２５６バ
イトの領域が指定されることになる。
これに対して、モード２が指定されたとき、コンバレー
タＣＰＡとＣＰＢに入力される８ビットからなるアドレ
ス信号は、２４ビットからなるアドレス信号のうち上位
８ビット（１６〜２３）とされる。つまり、レジスタＲ
ＡとＲＢにより指定される領域指定の単位は約６４Ｋバ
イトとなる。
例えば、レジスタＲＡとＲＢに同じアドレスを入力する
と、それを上位８ビットのアドレスとして、約６４Ｋバ
イトの領域が指定されることになる。
第２図には、上記レジスタにより指定されるアドレス空
間を示す概念図が示されている。
レジスタＲＡによりアドレスＡ１を指定し、レジスタＲ
ＢによりアドレスＡ２を指定すると、同図において斜線
を付したようにアドレスＡＩからアドレスＡ２までの領
域が設定されることになる．上記アドレスＡ１からＡ２
までのアドレス指定を行うと、上記コンパレータＣＰＡ
とＣＰＢの比較出力から、マイクロプロセッサＭＰＵは
上記指定領域か否かを判定し、上記アドレス指定領域な
らば、制御信号ＢＳを形或して８ビットバスでのインタ
ーフェイスーに切り換える。上記指定領域以外ならば１
６ビットのバスインターフェイスとするものである。
第３図には、上記バス幅切り換え機能を持つ入出力バン
ファＩＯＢのうち出力経路の一実施例の回路図が示され
ている。
内部データバスの信号ＤＯ〜Ｄ１５を外部端子ＯＵＴＯ
〜ＯＵＴ１５へ送出する出力回路ＤＯＢＯないしＤＯＢ
　１　５の前段に、特に制限されないが、クロソクドイ
ンバー夕回路（３状態出力回路）により構戒されたマル
チプレクサ回路が設けられる．すなわち、内部データバ
スの信号Ｄｏ〜Ｄ７は、代表として例示的に示されてい
るクロックドインバー夕回路ＣＮＯとＣＮＩを介して対
応する出力回路ＤＯＢＯ〜ＤＯＢ７の入力に供給される
。
これに対して、内部データバスの上位８ビットの信号Ｄ
８〜Ｄ１５は、一方において代表として例示的に示され
ているクロックドインバー夕回路ＣＮ２とＣＮ３を介し
て１６ビットのバス幅の上位８ビットに対応する出力回
路ＤＯＢ８〜ＤＯＢ１５の入力に供給され、他方におい
て代表として例示的に示されているクロソクドインバー
夕回路ＣＮ４とＣＮ５を介して８ビットのバス幅に対応
する上記出力回路ＤＯＢＯ〜ＤＯＢ７の入力に供給され
る。
上記クロックドインバー夕回路ＣＮＯとＣＮＩの制御端
子には制御信号Ｌが供給される。上記クロックドインバ
ー夕回路ＣＮ２とＣＮ３の制御端子には制御信号Ｕが供
給される。そして、クロックドインバーク回路ＣＮ４と
ＣＮ５の制御端子には制御信号Ｕ゛が供給される。上記
各クロックドインバー夕回路ＣＮＯないしＣＮ５は、そ
れぞれ対応する制御信号Ｌ，Ｕ及びＵ゛がハイレベル（
論理“ｌ”）のとき動作状態になり信号伝達動作を行い
、それぞれ対応する１１１１１信号し、υ及びＵ゛がロ
ウレベル（論理“０”）のとき出力ハイインピーダンス
状態にされる。
また、出力回路ＤＯＢＯないしＤＯＢ　１　５は、出力
制御信号ＤＯＣによりその動作が制御される．例えば、
メモリのライトライクルのようにデータを出力するとに
は、出力制御信号ＤＯＣがハイレベルにされる。これに
応じて、出力回路ＤＯＢＯないしＤＯＢ　１　５が動作
状態になって、マイクロプロセッサＭＰＵで生戒した書
き込みデータ等を出力する。これに対してメモリのリー
ドサイクルのようにデータを入力するときには、出力制
御信号ＤＯＣがロウレベルにされる。これに応じて、出
力回路ＤＯＢＯないしＤＯＢ１　５が出力ハイインピー
ダンス状態になり、図外のデータ入力回路が動作状態に
なってシステムバスＡＤＢがら送ラれてきたデータの取
り込みを行う。
第４図には、上記人出力バソファＩＯＢの動作の一例を
示すタイξング図が示されている。　マイクロプロセッ
サＭＰＵが、第２図のようになｌ６ビットのバスインタ
ーフェイス領域のアドレス空間をアクセスしようとする
と、コンパレータＣＰＡとＣＰＢの出力から１６ビット
のバス幅領域であることを認識し、制御信号ＢＳとして
、信号Ｕ及びＬを論理“ｌ”に制御信号Ｕ゛を論理“０
”にする．これにより、上記クロックドインバー夕回路
ＣＮＯとＣＮＩ及びＣＮ２とＣＮ３が動作状態になる。
したがって、内部データバスＤＢの下位８ビットの信号
ＤＯ−Ｄ７は、代表として例示的に示されたクロックド
インバー夕回路ＣＮＯとＣＮＩを通して出力下位ＤＯＢ
Ｏ−ＤＯＢ７の入力に伝えられる。内部データバスＤＢ
の上位８ビットの信号Ｄ８〜Ｄ１５は、代表として例示
的に示されたクロソクドインバー夕回路ＣＮ２とＣＮ３
を通して出力回路ＤＯＢ８〜ＤＯＢ　１　５の入力に伝
えられる．これにより、出力制御信号ＤＯＣに従い出力
回路ＤＯＢＯ〜ＤＯＢ　１　５の動作状態に応じて、１
メモリサイクル中にＤＯ−Ｄ７及びＤ８〜Ｄ１５からな
る１６ビットのデータが出力端子ＯＵＴＯ〜ＯＵＴ１５
を通して１６ビット幅のシステムバスヘ送出される。
マイクロプロセッサＭＰＵが、第２図のようにな８ビッ
トのバスインターフェイス領域のアドレス空間をアクセ
スしようとすると、コンパレータＣＰＡとＣＰＢの出力
から８ビットのバス幅領域であることを認識し、制御信
号ＢＳとして、最初の１メモリサイクルでは信号Ｌを論
理“１″に、信号ＵとＵ゜を論理“０”にする。これに
より、上記クロソクドインバータ回路ＣＮＯとＣＮＩの
みが動作状態になる．したがって、内部データバスＤＢ
の下位８ビットの信号ＤＯ〜Ｄ７は、代表として例示的
に示されたクロックドインバー夕回路ＣＮＯとＣＮＩを
通して出力回路ＤＯＢＯ−ＤＯＢ７の入力に伝えられる
。これにより、出力制御信号ＤＯＣに従い出力回路ＤＯ
ＢＯ〜ＤＯＢ　ｌ５の動作状態に応じて、ｌメモリサイ
クル中にＤＯ−Ｄ７からなる８ビットのデータが出力端
子ＯＵＴＯ−ＯＵＴ７ｉ１して１６ビット幅のシステム
バスＡＤＢのうちの下位８ビッへ送出される。システム
バスＡＤＢの上位８ビットに対応した出力端子ＯＵＴ８
〜ＯＵＴｌ５は、上記クロソクドインバー夕回路ＣＮ２
ないしＣＮ５の出力がハイインピーダンスになることに
応じて同図ではハイインピーダンスとして示しているが
、実際には出力下位ＤＯＢ８ないしＤＯＢ　ｌ　５が出
力制御信号ＤＯＣにより動作するので、無意味なデータ
が出力される。しかし、このメモリサイクル中でアクセ
スされる周辺デバイスは、上記８ビットのバスインター
フェイスをもつものであるから問題ない。
したがって、クロックドインバー夕回路ＣＮＯとＣＮ３
の制御端子を共通にして制御信号Ｌを供給する構戒とし
てもよい。
次の１メモリサイクルでは信号Ｕ゛を論理“ｌ゜に、信
号ＬとＵを論理“Ｏ”にする。これにより、上記クロン
クドインバー夕回路ＣＮ４とＣＮ５のみが動作状態にな
る。したがって、内部データバスＤＢの上位８ビットの
信号Ｄ８〜Ｄ１５は、代表として例示的に示されたクロ
ソクドインバー夕回路ＣＮ４とＣＮ５を通して出力回路
ＤｏＢＯＮＤＯＢ７の入力に伝えられる。これにより、
出力制御信号ＤＯＣに従い出力回路ＤＯＢＯ−ＤＯＢｌ
５の動作状態に応じて、ｌメモリサイクル中にＤ８〜０
１５からなる残り８ビットのデータが出力端子ＯＵＴＯ
〜ＯＵＴ７通して１６ビット幅のシステムバスＡＤＢの
うちの下位８ビツへ送出される。このようにして、上記
レジスタＲＡとＲＢにより指定された領域においては、
２つのメモリサイクルにより８ビットのバスインターフ
エイスが実施される。
なお、人出力バッファＩＯＢのうち、入力回路では、上
記出力端子ＯＵＴＯなしいＯＵＴ１５が入力端子として
用いられ、入力バソファと、その出力を上記内部データ
バスＤＢに選択的に伝える上記同様なクロソクドインバ
ー夕回路からなるマルチブレクサ回路が設けられる。例
えば、第３図において、内部データバスＤｏ−０１５を
システムバス側とみなし、出力回路ＤＯＢＯないしＤｏ
Ｂ１５を内部データバス側とみなしたと等価なマルチブ
レクサ回路を設けるようにすればよい。
この実施例では、レジスタＲＡとＲＢに任意のアドレス
情報を書き込むことができるから、ユーザーの領域指定
に自由度が増す。また、すべてのバスサイクルに対して
有効なので、特定の命令だけとかデータ転送時のみとか
いう制約が一切ない。
さらに、マイクロプロセッサの内部で信号をデコードし
ているので高速アクセスが可能となり、チップ外部の信
号をデコードする場合のようなスピードの制約を受けな
い。
第５図には、この発明に用いられるマイクロプロセッサ
の一実施例の概略ブロック図が示されている。この実施
例では、命令の取り込み及びマイクロＲＯＭ制御部と、
そのアドレスデコーダ、マイクロＲＯＭ，マイクロ命令
の命令デコーダ、及びその実行ユニットからなるマイク
ロプロセッサに、ＲＡＭ　（ランダム・アクセス・メモ
リ）やＲＯＭ（リード・オンリー・メモリ）のような記
憶回路や、直接メモリアクセス制御回路ＤＭＡＣ、入出
力ボートＰＯＴ，タイマー回路ＴＭ，シリアル・コξユ
ニケーション・インターフエイスＳＣ■等の周辺回路を
備えるものである。
実行ユニットに上記コンバレータＣＰＡやＣＰＢが設け
られる。そして、レジスタＲＡやＲＢは、実行ユニット
に含まれるもの他、ＲＡＭの特定アドレスをレジスタＲ
ＡとＲＢとして用いるものであってもよい。また、上記
８ビット／１６ビットのバス幅切り換えは、人出力ポー
トＰＯＴに設けられるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１内蔵のレジスタによって特定アドレス領域を指定
し、この特定アドレス領域内に対するアクセスを認識し
てその結果に応してデータバス幅を動的に切り換える。
この構戒では、マイクロプロセッサ自身が指定アドレス
と設定された特定アドレスｓＩ域であるかを認識し、そ
れに応じてバス幅を切り換えるので高速でかつ、汎用性
をもったバスサイズの切り換えが可能になるという効果
が得られる。
（２）上記アドレス指定によりバス幅を切り換えるもの
であるから、特定の命令だけとかデータ転送時のみとか
いった制約がなく、高い汎用性を実現できるという効果
が得られる。
（３）上記（１）により、１６ビットのアーキテクチャ
を持つマイクロプロセッサと、既存の豊富な８ビットの
アーキテクチャを持つ周辺デバイスを組み合わせてシス
テムを構或できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バスサイズの
切り換えを行うもの他、バスサイクルを切り換えるよう
にするものであってもよい。例えば、高速メモリと低速
メモリとを混在させてシステムを構戒したとき、レジス
タＲＡとＲＢにより低速メモリが割り当てられたアドレ
ス空間を指定し、低速度メモリの動作速度に対応してバ
スサイクルを低速バスサイクルに切り換えるようにする
ものである。この構或では、従来のようにＷＡＩＴ信号
を入力したり、ＶＰＡ信号を入力したりする必要がない
。また、プログラマブルウェイトという方法もあるが、
これだと全領域が対象なり、特定領域だけ低速バスサイ
クルにすることができない。
この発明は、内部１６ビフト構威のマイクロプロセッサ
の他、８ビットや３２ビソト構威の各種汎用マイクロプ
ロセッサの他、特殊プロセッサ等に利用するものであっ
てもよい。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、内蔵のレジスタによって特定アドレス領域
を指定し、この特定アドレス領域内に対するアクセスを
認識してその結果に応じてデータバスサイズやバスサイ
クルを動的に切り換える。この構威では、マイクロプロ
センサ自身が指定アドレスと設定された特定アドレス領
域であるかを認識し、それに応じてパス幅やバスサイク
ルを切り換えるので高速でかつ、汎用性をもったバスサ
イズやバスサイクルの切り換えが可能になる。
【図面の簡単な説明】 第１図は、この発明に係るマイクロプロセッサの一実施
例を示すブロック図、 第２図は、そのアドレス空間の一例を示す概念図、 第３図は、バス幅切り換え機能を持つ入出力バソファＩ
ＯＨのうち出力経路の一実施例を示す回路図、 第４図は、その動作の一例を説明するためのタイくング
図、 第５図は、この発明が適用されるマイクロプロセッサの
一実施例を示すブロック図である。 ＭＰＵ・・マイクロプロセッサ、ＣＰＡ．ＣＰＢ・・コ
ンパレータ、ＲＡ．ＲＢ・・レジスタ、１０Ｂ・・人出
力バソファ、ＣＮＯ〜ＣＮ５・・クロソクドインバー夕
回路、ＤＯＢＯ〜ＤＯＢ　１５・・出力回路、ＲＡＭ・
・ランダム・アクセス・メモリ、ＲＯＭ・・リード・オ
ンリー・メモリ、ＤＭＡＣ・・直接メモリアクセス制御
回路、ＰＯＴ・・人出力ポート、ＴＭ・・タイマー回路
、ＳＣｌ・・シリアル・コξユニケーション・インター
フェイス 第　１　反

Claims (1)

  1. 【特許請求の範囲】 １、内蔵のレジスタによって特定アドレス領域を指定し
    、この特定アドレス領域内に対するアクセスの認識結果
    に応じてデータバス幅及び／又はバスサイクルを動的に
    変化させる機能を付加したことを特徴とするマイクロプ
    ロセッサ。 ２、上記特定アドレス領域の指定は、特定のモード信号
    によって比較されるアドレスビットが指定されるもので
    あることを特徴とする特許請求の範囲第１項記載のマイ
    クロプロセッサ。 ３、上記マイクロプロセッサは、１６ビットアーキテク
    チャにより設計されるものであり、上記特定アドレス領
    域には８ビットアーキテクチャによる周辺装置が設けら
    れ、この周辺装置とのデータの授受が８ビットの単位で
    行われるものであることを特徴とする特許請求の範囲第
    １又は第２項記載のマイクロプロセッサ。
JP1235446A 1989-09-11 1989-09-11 マイクロプロセッサ Pending JPH0398145A (ja)

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EP19900117417 EP0417707A3 (en) 1989-09-11 1990-09-10 Microcomputer with address registers for dynamic bus control
KR1019900014320A KR0160128B1 (ko) 1989-09-11 1990-09-11 동적으로 버스제어를 실행하는 마이크로컴퓨터 및 그것을 이용한 데이터처리시스템
US08/055,230 US5341481A (en) 1989-09-11 1993-04-28 Method and apparatus for dynamically changing bus size using address register means and comparator means as bus size detectors
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