JPS58185080A - メモリ・アクセス方法及び双方向デ−タ・バイト整列装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、ランダム・アクセス・メモリ（ＲＡＭ）に関
し、更に詳細には、１メモリ・サイクル時間中に１又は
それ以上のバイトのデジタル・ワードを１又はそれ以上
のメモリ位置に、そしてそのメモリ位置から転送する双
方向データ・バイト整列装置に関する。

（背景技術） コンピュータ父はデータ処理システムは、一般に、特定
数のビット、例えば８．１６．２４又は３２ビツトから
成るディジタル・ワードを記憶する複数のメモリ位置を
有するメ七り・サプンステムを含んでいる。いくつかの
代表的３２ビツト汎用レジスタ・マシーンのコンピュー
タ・アーキテクチャは、最初の１又は２バイトが実行さ
れるべき演算を指定し次のバイトがオペランドを指定す
るバイト列によって表わされる可変長命令を採用してい
る。平均的命令は約３バイト長であるが、あるコンピュ
ータては命令が１から５６バイト長になることもある。

３２ビツト・ロンダワード・メモリに可変長命令及びデ
ータを混在させて記憶することは、例えば、もし３２ビ
ツト命令又はデータ・ワードの一部が１６ビツト命令又
はデータ・ワードとして同じメモリ・アドレスに記憶さ
れ、残りが次のメモリ・アドレスに記憶されるとすれば
、利用し得るメモリ記憶スペースを最大限利用できるこ
とになる。

従来においては、メモリ・スペースの有効利用はハード
・ウェア及びノット・ウェア技術の組合せによって達成
されてきた。命令又はデータ・ワードの一部が１つのメ
モリ・アドレスに記憶され、他の部分は次のメモリ・ア
ドレス位置に記憶される場合には、１メモリ・サイクル
よりも長い時間が必要になることが多かった。ある場合
には、メモリのあるアドレスだけが多数バイトのワード
を記憶することができ、整列されていないメモリ・リク
エストはより短く整列されたリクエスト列に変換され、
その実行には数メモリ・サイクル時間が必要になった。

その結果、メモリ・ス（−スの有効利用は達成されたが
、コンピュータの処理速度は低下してしまった。

捷だ、従来はメモリのバイト・アドレス可能性に制限を
おいたのでメモリ利用性は改善されたが演算速度が低下
した。最小のハードウェアで最大の効率を達成するため
に、プログラマ又はオペレーティング・システムにいか
なる位置合せの制約を与えることなく、メモリの任意の
バイト・アドレスから開始する１、２、又は４バイト列
をアクセスすることができることは望ましいことである
。

（発明の概要） 本発明は、ディジタル・バイト情報をメモリに送りその
メモリからディジタル・バイトを受けるシステム・バス
と、複数のディジタル・バイトの少なくとも１つをメモ
リとシステム・バストノ間で転送するトランシーバと、
少なくとも１つツバイトをシステム・バスとトランシー
バの第１ポートとの間で転送する第１バイト・バスと、
少なくとも１つのバイトをトランシーバの第２ポートと
メモリとの間で転送する第２バイト・バスと、メモリ内
の任意のバイト位置から開始する書き込み及び読み出し
メモリ・アクセスを制御する手段と。

少なくとも１つのバイトをメモリとシステム・バスとの
間で転送するときトランシーバを制御する手段と、から
構成される双方向データ・パイ）１列装置を開示する。

メモリは少なくとも１・っの偶数アドレス・メモリ・セ
グメントと少なくと４．１つの奇数アドレス・メモリ・
セグメントを含み。

それらは同時にアクセスされることが可能で複数の連続
するバイトをアクセスすることもできる。

トランシーバは複数の双方向トランシーバ・アレイから
成り、その各アレイは複数の複数ピット双方向バス・ト
ランシーバから成る。メモリ・アクセス制御手段は、更
に、メモリ・セグメント境界を越えて延長する複数のバ
イトを書き込みそして読み出す手段を有する。メモリ制
御及びトランシーバ制御手段は複数のプログラム可能論
理アレイから構成される。更に、読み出しサイクルの間
少なくとも１−ノリバイトを転送するとき右詰め零拡張
を行う手段と読み出しサイクルの間少なくとも１つのバ
イトを転送するとき右詰め符号拡張を行う手段が設けら
れる。

本発明は、更に、少なくとも１つの偶数アドレス・メモ
リ・セグメント及び少なくとも１つの奇数アドレス・メ
モリ・セグメントと、１メモリ・サイクルの間にメモリ
内の複数のバイト位置の任意の１つで１バイト情報をア
クセスし、また１メモリ・サイクルの間にメモリ内の任
意のバイト位置からスタートする複数のバイト・シーケ
ンスをアクセスするバイト整列器と、前記ディジタル・
バイトをメモリに送り、またメモリからディジタル・バ
イトを受けるシステム・バスと、から構成される複数の
ディジタル・バイト情報を記憶するメモリを開示する。

偶数アドレス・メモリ・セグメントと奇数アドレス・メ
モリ・セグメントは、ｌメモリ・サイクル時間に同時に
アクセスされて、複数の連続バイトをアクセス可能とす
る手段を有する。その各メモリ・セグメントはシステム
・バスによって相互接続されるバイト整列器から構成さ
れる。メモリ・アクセスはリード（読み出し）メモリ・
サイクルとライト（書き込み）メモリ・サイクルから成
っている。バイト整列器は、また、複数の双方向トラン
シーバ・アレイと複数のプログラムされた論理アレイと
から成り、前記トランシーバ・アレイの各々は更に複数
の複数ピント双方向バス・トランシーバから構成される
。そのプログラムされた論理アレイは、メモリ及び双方
向トランシーバ・アレイに対し制御信号を発生する手段
を有している。

本発明は、更に、複数のディジタル・バイト情報をシス
テム・バスに与え、システム・バスと双方向トランシー
バとの間の第１バイト・バス上に前記バイトを転送し、
前記トランシーバによりバイト整列を行い、双方向トラ
ンシーバとメモリとの間の第２バイト・バス上に前記バ
イトを転送し、プログラムされた論理アレイでメモリの
書き込み及び読み出しサイクルを制御し、前記プログラ
ムされた論理アレイによって双方向トランシーバを制御
する、ステップから成るバイト・アドレス可能なメモリ
をアクセスする方法を開示する。メモリは少なくとも１
つの偶数アドレス・メモリ・アレイと少なくとも１つの
奇数アドレス・メモリ・アレイとを有し、そのメモリ・
アレイは同時にアクセスされることができ、複数の連続
バイトのアクセスを行うことができる。ディジタル・バ
イトの書き込み及び読み出しサイクルを制御すするステ
ップはメモリ内の任意のバイト位置で開始し、メモリ・
アレイ境界を越えて伸びることによって行なわれる。双
方向トランシーバは複数の双方向トランシーバ・アレイ
から成り、そのアレイの各々は複数の縁故ビット双方向
バス・トランシーバから成る。

（実施例の説明） 本発明を以下実施例に従って詳細に説明する。

第１Ａ図及び第１Ｂ図を参照すると、１６Ａ’ロンダワ
ードＸ３２ビツトのメモリ・アレイ２８に接続された双
方向データ・バイト整列装置１８から成る１６にロング
ワ〜ド×３２ピット・メモリ・セグメント１１０のブロ
ック図が示される。データ・バイト整列装置１８は％　
１バイトが８ビツトから成るとき、２バイト（ワード）
又は４バイト（ロングワード）境界ではなく個々のバイ
ト境界上でメモリをアドレス可能にする。メモリ・セフ
メン）１１０は、第２図に示すように別のメモリ・セグ
メント１１２に接続されるとき、８２にロングワードＸ
８２ビツトのバイト・アドレス可能なランダム・アクセ
ス・メモリ・システムに編制される。メモリ・セグメン
ト１１０は偶数ロングワードの整列されたアドレスを有
し、メモリ・セグメント１１２は奇数ロングワードの整
列されたアれていないバイトに対するメモリ・アクセス
をスピードアップするために、２つのロングワード・メ
モリ・アクセスを行ない８バイト（４ワード）を発生す
ることによって並列に動作する。メモリ・ロングワード
・アドレスが偶数基準アドレスであるとき、偶数アドレ
ス・メモリ・セグメント位置（ｎ）がアクセスされて４
バイト（θ〜８）を供給し、同時に奇数アドレス・メモ
リ・セグメント位１（ｎ−＋−ｔ）がアクセスされて付
加的４バイト（４〜７）を供給する。基準アドレスが奇
数のとき、奇数アドレス・メモリ・セグメントは位置（
ｎ）をアクセスして４バイト（０〜８）を供給し、同時
に偶数アドレス・メモリ・セグメントは位置（ｎ＋１）
をアクセスして付加的４バイト（４〜７）を供給する、
各メモリ・セグメントのデータ・バイト整列装置１８は
、厭み出しサイクルの間システム・バス９０に供給する
ため８バイトのうち最大の４バイトを選択する。

第２図に示すように、メモリ記憶容量を増加させるため
にメモリ・セグメント１１０及び１１２にメモリ・セグ
メント対が更に付加されている。

メモリ・アクセスが３２にロングワード（１２８にバイ
ト）メモリ・セグメント対の境界を越える必要があると
き、メモリ・セグメント１１２に含１れる当業者い（よ
周知。第、桁□！鷲見回路、５８７モリ・セグメント１
１４の次のアドレスのＣｌＮ−１０９にキャリーアウト
信号Ｃ６Ｕ、−１１８を与える。基準アドレスが偶数の
ときは、メモリ・セグメント対の境界を越えることなし
に４つの連続したバイトがアクセスされるのでキャリー
アウト信号は発生されない。基準アドレスが奇数で、そ
れが３２にロングワード・メモリ・セグメント？ｊのア
ドレス・フィールド内の最高アドレスであるときは、Ｃ
０ＵＴ　　”　”信号が発生され、次のより尚次のメモ
リ・セグメントでメモリ・サイクルが開始され、更にＣ
６ｕ’ｒ−ｔｉａ信号を１異数アドレス・メモリ・セグ
メント１１０のＡＢＯＲＴ−１１５人力に与えてより低
い偶数アドレス・メモリ・セグメントが応答するのを禁
止してバス衝突を防止している。

メモリ・セグメント１１０内のデータ・バイト整列装置
１８は、第１Ａ図及び第Ｗ図に示すように、フィールド
・プログラム可能論理アレイ（ＦＰＬＡ）１０．１２．
１４及び１６とメモリ・アレイ２８及びシステム・バス
９０に結合される双方向トランシーバ・アレイ８０とを
有する。トランシーバ・アレイ３０は、４つのＦＰＬＡ
ｌｏ、１２％　１４及び１６の制御によって、マルチプ
レックス機能及び双方向バス・インターフェース機能を
達成する。メモリ・アレイ２８は１６にロングワードＸ
３２ビツト（４バイト）の記憶を行う。

データ・バイト整列装置１８は、メモリ・アレイ２８に
読み出し及び書き込みサイクルを実行させ、８つのうち
のどのバイト（２つのメモリ・アレイから）が利用され
るかを選択する。各メモリ・セフメン）１１０及び１１
２は、各々データ・バイト整列装置１８を有し、各デー
タ・バイト整列装置の応答はＦＰＬＡｌ　０〜１６への
ＥＶＥＮ＋　）ラップ入力によって決定される。データ
・バイト整列装置は、読み出し及び書き込みサイクルの
両方に対し、１．２又は４バイトを選択することができ
、その選択は右詰め零拡張又は右詰め符号拡張の形式で
データを取り扱うことが可能である。

データ・バイト整列装置１８の同じ回路が読み出し及び
書き込みサイクルの両方に使用され、これは本発明の特
徴となっている。

第１Ｂ図において、メモリ・アレイ２８は４つのＲＡＭ
２０．２２．２４及び２６で編制され、各ＲＡＭセクシ
ョンは１６にワード×８ビットから成る。４つのセクシ
ョンは全体で１６にロングワード×３２ピントの記憶を
可能とする。メモリ・アレイ２８を構成するために１６
ＫＸｌビツト・スタティックＲＡＭ、例えばＩＮＭＯ８
ＩＭＳ１４００集積回路が使用されている。メモリ・ア
レイ２８の各８ビツト・バイト部はＲＡＭバイト・バス
８２．８４．８６及び８８によってトランシーバ・アレ
イ３０に接続され、該バスはシステム・バス９０上の任
意の特定バイト位置に、及びその位置から任意のバイト
が双方向トランシーバ・アレイ３０を介して転送される
のを可能にする。

第１Ａ図及び第１Ｂ図において、双方向トランシーバ・
アレイ３０は１６個の別々に制御される８ビツトトラン
シーバ３２〜６２から成り、該トランシーバはシステ・
バス９０とメモリ・アレイ２８との間でバイト情報を転
送する。各トランシーバは８ピツト双方向３状態（ｔｈ
ｒｅｅ−ｓｔａｔｅ）集積回路、例えば、Ａｄｖａｎｃ
ｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ製のＡＭＴ　８／８
８０８　ＩＣで実現できるものである。各トランシーバ
のＴ／Ｒ入力は、トランシーバを通る論理信号の方向、
即ち、Ａポート又はＢポートのどちらが入力で、どちら
が出力かを決定する。すべてのトランシーバ３２〜６２
（ＤＴ／Ｒ入力にはＷＲ−信号が接続されている。ＣＤ
入力はチップ選択制御入力とじ・て機能するチップ使用
禁止入力である。ＦＰＬＡｌｏ及び１４は１６個のトラ
ンシーバ８２〜６２の１つを個別に選択するための１６
個の制御信号を発生する。８個のバッファ６４．６６及
び６８は論理ゲート９６及び９７と共にメモリ・セグメ
ント１１０において１又は２バイトのみを選択するとき
、零又は符号を拡張する目的で使用される。このバッフ
ァ６４．６６及び６８はフェアチャイルドＦ２４４１Ｃ
で実施することができる。バイト・バス７２．７４．７
６及び７８は７ステム・バス９０（！：）ランシーバ３
２〜６２のＢ端子との間にデータ路を提供する。バイト
・バス７２．７４及び７６は、また、バッファ６４．６
６及び６８に夫々接続される。

バイト・バス８２．８４．８６及び８８はトランシーバ
３２〜６２のＡ端子とＲＡＭ２０．２２．２４及び、２
６との間にデータ路を提供する。

第１Ａ図及び第１Ｂ図において、ＦＰＬＡｌ　０゜１２
．１４及び１６はメモリ・アレイ２８及びトランシーバ
・アレイ３０に対し制御を行う。各メモリ・セグメント
１１０〜１２０に対しノ・−ドウエアを持たせるために
、メモリ・セグメントを偶数アドレス及び奇数アドレス
として機能させるのに必要なロジックを含むようにコー
ド化される。

Ｆ’　Ｐ　Ｌ　Ａの使用は必要な制御ロジックに対し最
大機能密度を提供する。メモリ・セグメント１１０〜１
２０が偶数又は奇数アドレスとして機能するかどうかの
決定は各ＦＰＬＡ１０〜１６のＩ７人力に接続されたＥ
ＶＥＮ十信号によって行なわれる。ＥＶＥＮ＋がＨ（）
・イレペル）のときＦＰＬＡは偶数アドレスに対して作
用し、ＥＶＥＮ＋がＬ（ローレベル）のときＦＰＬＡは
奇数アドレスに対し作用する。各ＦＰＬＡ１０〜１６の
ＡＢＯＲＴ−信号は前述した様に１次の高次偶数アドレ
ス・セグメントがアクセスされるとき低次の偶数アドレ
ス・メモリ・セグメントを禁止するものである。

各ＦＰＬＡ１０〜１６の１５人力にはＬＯＣＫＯＵＴ−
信号が接続され、該信号は入力アドレス・ビットの愛化
中、出力制御信号が状態を切換えないように作用する。

更に、各ＦＰＬＡ１０〜１６の入力に接続されたＴＥＳ
ＴＥＮ−信号は各ＦＰＬＡのテストを行うだめのもので
ある。ＦＰＬＡ１０〜１６は、標準のロジック・プログ
ラム装置によってＩ１０極性及び方向をプログラムする
ための可溶性リング接続の８２個のＡＮＤゲートと１０
閏のＯＲゲートから成るシダネテツクス製８２Ｓ１５３
トライ・ステートＩＣヒユーズ・ロジックで実現するこ
とができる。表１〜４は４つのＦＰＬＡＬＯ１１２，１
４及び１６の詳細プロダラム情報ｆ８２ｓ１５３デバイ
スのデータ仕様で示したものである。

表１〜４において、入力はＩて示され、出力はＢで示さ
れる（Ｂ端子は入力として使用することができる）。入
力に対し、Ｈは高論理レベルを表わし、Ｌは低論理レベ
ルを表わし、そしてダノンユ（−）はどちらでもよいこ
とを表わしている。

出力に対しては、Ａは活性出力を示し、ドツト（・）は
不活性出力を示す。Ｄの項は１０個の方向制御ゲー＝ト
を表わしている。Ｄの行が零のとき、Ｂ端子は入力とし
て使用される。Ｄの行のダッシュ（＝）は出力がすべて
の状態に対し使用されることを表わしている。更にＦＰ
ＬＡに関する情報はシダネテソクスによって製造された
トライステートＦ’ＰＬＡ８２Ｓ１５Ｂの仕様書から得
ることができる。制御のために必要なロジックはデノ＜
（スの数を最少にするように分割され、ＦＰＬＡのコー
ド化は１９７６年、　　Ｓａｍｕｅｌ　Ｃ，Ｌｅｅ、Ｐ
ｒｅｎｔｉｃｅＨａ　Ｌ　ｌ著［Ｄｉｇｉｔａｌ　Ｃ４
ｒ′４ｉｔｓ　ａｎｄ　Ｌｏｇｉｃ　Ｄｅｓ−６ｇｎＪ
　に記載されるＱｗｉｎｅ−ＭｃＣ１ｗｓｋｅｙ技術を
使用して最小にされる。

表１及び２はトランシーバ・アレイ８０の制御プログラ
ムを示し、第１Ａ及び１８図に示すように、トランシー
バ制御ＦＰＬＡ１０及び１４は、トランシーバ８２〜６
２に接ｆＥ　サレ、シス−ｒ　ム・バス９０とＲＡＭ２
０〜２６との間のデータ・）（イトの転送を制御する。

例えば、トランシーツ（制御ＦＰＬＡ１４からの出力信
号ＭＯＢＢはトランシーバ動作可熊化信号として機能し
、ＷＲ−書き込み制御信号が存在するときＲＡＭ２６か
らの８ビツト・バイト（表６のＭＯ）はトランシーツ（
５６を紅白してバイト８バス７２（表６及び７のＢ８）
に転送される。トランシー／く制御ＦＰＬＡｌＯ及び１
４の他の出力信号は各トランシーツくを別個に同様の態
様で動作可能にする。表８及び４は、ＲＡＭ２６．２４
．２２及び２０に対し、書き込み制御信号ＭＷＲＴ　Ｏ
−１ＭＷＲＴ１−。

ＭＷＲＴ２−１及びＭＷＲＴ８−＜ＣれらはＲＡＭ制御
Ｆ’ＰＬＡ１２及び１６によって発生される）を発生す
るためのプログラムを示し、ＦＰＬＡｌ２及び１６は更
に１バイト符号拡張（ＩＢＹＳＥ−Ｖ）及び２バイト符
号拡張Ｃ２ＢＹＳＥ＋）制御信号を発生する。ＦＰＬＡ
ｌ　６からのＩＢＹＳＥ十信号はＮＡＮＤゲート９７及
びＡＮＤ−ＯＲ−反転ゲート９６の入力及びインバータ
９２の入力に接続され、インバータ９２の出力はバッフ
ァ６８の入力に接続される。ＦＰＬＡｌ２からの２　Ｂ
ＹＳＥ十信号はＡＮＤ−ＯＲ−反転ゲート９６の入力に
接続される。ＦＰＬＡＩＦ、＆１．また。０号拡張バッ
ファ６４及び６６に接続されるＷＯＲＤＩ！：Ｘ−信号
を発生する。ＡＮＤ−ＯＲ−反転ゲートはフェアチャイ
ルド製７４Ｆ６４１Ｃで構成することができる。。

読み出しサイクル中、データ・バイト整列装置１８は、
第１Ａ図に示すＦＰＬＡ　１０〜１６の入力に与えられ
るサイズ制御フィールド信号ＳＺ１十及びＳＺＯ十、ア
ドレス信号Ａ１＋及びＡＯ＋、符号拡張制御信号５ＩＧ
ＮＥＸ＋の関数として、要求されるバイト数をシステム
・ノ（ス９０に与える。

サイズ制御フィールド信号は表５に示すように１．２又
は４バイト情報のどれがアクセスされるかを明示する。

表　　　５ サイズ制御フィールド 表６のＡ１及びＡＯによって表わされるメモリ・アドレ
スの２つの最下位ピッ）（ＬＳＢ’）はアクセスされた
ロングワード内のどのノくイトが最初のバイトかを示す
。もしサイズ及びアドレス・フィールドによって示され
たデータが排他的に偶数又は奇数メモリ・セグメントに
あるとすると、そのセグメントだけがシステム・バス９
０に出力データを与える。もし要求されたデータが一部
は偶数アドレス・メモリ・セグメントに、一部が奇数メ
モリ・セグメントにあるとすると、偶数及び奇数メモリ
・セグメントの両方から適切なバイトがシステム９０に
転送される。メモリ・アクセスが奇数アドレス・メモリ
・セグメントで始まるときは、偶数アドレス・メモリ・
セグメントへのアドレスはデータの位置合せが生じる前
にインクリメントされる。従って、連続したデータ・バ
イトが常に保証される。符号拡張ＣＦＰＬＡ１２及び１
６の８８人力に５ＩＧＮＥＸ十信号が存在することによ
って示される）が読み出しサイクル中に指定されるとき
は、１又は２バイト・メモリ・アクセスのどちらが要求
されたかによって、ＩＢＹＳＥ十父は２ＢＹＳＥ十信号
を発生するアドレス及びサイズ制御信号によってゲート
される。要求されたバイトの最上位の最上位ビット（Ｍ
ＳＢ）はＮＡＮＤゲート９７及びＡＮＤ−ＯＲ−反転ゲ
ート９６によって検査される。ＮＡＮＤゲート９７の出
力はバッファ６８に結合され、ＡＮＤ−ＯＲ−反転ゲー
ト９６の出力は符号拡張バッファ６４及び６６に結合さ
れる。アクセスされるワードの最上位バイトのＭＳＨの
状態に基いて、システム・バス９゜上のアクセスされた
バイトの左側にすべての零又はすべての１が詰められ、
これによって情報ワードのＭＳＢ位置に符号情報が置か
れる。ＦＰＬＡバス９０上に与えられるアクセスされた
バイトの左側にすべて零が満される。符号拡張はメモリ
書き込みサイクル中は有効動作をしない。

表６は読み出しサイクル中に実行されるデータ・マルチ
プレックスを要約している。アクセスされたワード内の
最初のバイトを指定するアドレス・ビットＡｌ及びＡＯ
に刀す、えて、アドレス・ビットＡ２は偶数アドレス・
メモリ・セグメントと奇数アドレス・メモリ・セグメン
トのどちらが最初のバイトを含むかを決定する。要求さ
れたバイト数と符号拡張状態はアドレス・ピットノ左Ｖ
Ｃ示さｈる。Ｂ３、Ｂ２、Ｂｌ及びＢＯはバイト８パス
７２、バイト２バス７４、バイトｌバス７６、及びバイ
ト０バス７８を示し、これらは４つのバイト・システム
・バス９０に結合される。ＭＯ〜Ｍ７は偶数アドレス・
メモリ・セグメント１１０内のＲＡＭ２Ｇ、２４．２２
及び２０のバイト０〜３と、奇数アドレス・メモリ・セ
グメント１１２内の対応するＲ　Ａ　Ｍのバイト４〜７
を示す。Ｓはアクセスされた最上位バイトの符号を示す
。８バイトの全体は偶数アドレス・メモリ・セグメント
１１０及び奇数アドレス・メモリ・セグメント１１２か
らアクセスすることができるけれども、谷メモリ・セグ
メント内の双方向トランシーバ・アレイの制御のもとて
のシステム・バス９０への転送に対しては、各メモリ・
セグメント内のデータ・バイト整列ロジックによって両
方のセグメントから８バイトのうち４バイトだけが選択
される。

表６を参照すると共に符号拡張がなく、２バイトが要求
され、偶数アドレス・メモリ・セグメン）　（Ａ２＝Ｏ
）で、第１バイトがＲＡＭバイトＭ３にある（Ａｔ、Ａ
Ｏ＝１、ｌ）ことを考えると、アドレスＮ（偶数メモリ
）のＢｏの欄はＲＡＭバイトＭ３がバイトロバス７８に
与えられ、システム・バス９０のバイトＢＯに転送され
ることを示す。更ニ、アドレスＮ＋１（奇数アドレス）
のＢ１　ノｍ１−１７ｉ！　Ａ　ｋｌハイ）Ｍ４が奇数
アドレス・メモリ・セグメントのバイト１バス７６に与
えられ、システム・バス９ｏのバイトＢｌに転送される
と共にシステム・バス９０のバイトＢ２及びＢ３の左に
零が拡張されることを示している。

書き込みサイクル中、偶数アドレス及び奇数アドレス・
メモリ・セグメントのアクセスはデータ・バイト整列装
置１８の制御によって行なわれる。

整列装置は表５に示されるサイズ制御フィールド・ビッ
トと表７に示されるアドレス・ビットＡ（１’Ｑ：Ａｌ
（ＤＬＳＢを検査し、メモリ・セグメントのどのバイト
が書き込筐れるべきがを決定する。書き込みサイクルが
特定のバイトで実行されているとき、残りのバイトは妨
害されない。

表７は書き込みサイクル中に実行されるデータ・マルチ
プレックスを袈約して示している。ＭＯ〜Ｍ７は偶数ア
ドレス・メモリ・セグメント１１０及び奇数アドレス・
メモリ・セグメント１１２のＲＡＭ２０〜２６のバイト
Ｏ〜７を示す。ＢＯ〜Ｂ３はシステム・バス９０のバイ
トθ〜３を示す。

２バイトＢＯ及びＢ１がメモリに書き込１れるとし、最
初のバイト（ＢＯ）が偶数アドレス・メモリ・セグメン
ト（Ａ２＝０）のバイト位置Ｍ８　（Ａ　Ｉ、ＡＯ＝１
．１）に書き込１れることを考えると、Ｂ１が第７図に
示すように奇数アドレス・メモリ・セグメントのＭ４バ
イトに、書き込まれる。ＷＲ−信号は、第１Ａ図及び第
１Ｂ図に示すように、書き込みサイクル中に与えられ、
トランシーバ３２〜６２のすべてのＢポートを入力ポー
トとし、Ａポートを出力ポートとして、システム・パス
９０からメモリ　アレイ２８の任意の父はすべ−このバ
イトに転送されるべきデータに対してデータ路を供給す
る。

以上、本発明を実施例に従って説明したが、他の多くの
変更及び修正が本発明の範囲内で可能なことは当業者に
は明らかである。

表　　　１　　（続き） Ｄ９　００００００００００００００００００ＤＢ　　
００００００００００００００００００Ｄｒ　　−−−
−−−−−−−−−−−−−−−−−Ｄ６　−−−−−
−−−−、−−−−−−−−−ＤＢ　　−−−−−−−
−−−−−−−−−−−−Ｄ４　−−−−−−−一−−
−−−−−−−−−ＤＢ　　−−−−−−−−−−−−
−−−−−−−−Ｄ２　−−−−−−−−−−−−−−
−一〜τ−７Ｊｌ　　−−−−−−−−−−−−−−−
−−−−ＤＯ−−−−−−−−−−−−−−−−−−一
一−−−　川　１１１１１１１１１ ＝＝、＝＝＝＝＝＝Ｉ　　　Ｉ　　　Ｉ　　　ｌ　　　
ｌ　　　ｌ　　　ｌ　　　ｌ　　　１＝＝＝＝＝＝＝＝
＝−＝ｌ　　　ｌ　　　ｌ　　　Ｉ　　　ｌ　　　ｌ　
　　ｌ　　　＋＝＝、＝＝＝＝＝＝＝＝＝＝＝Ｉ　　　
ｌ　　　ｌ　　　Ｉ　　　Ｉ　　　Ｉ　　　＋＝＝＝＝
＝＝＝＝＝、＝＝＝＝＝Ｉ　　　Ｉ　　　ｊ　　ｌ　　
　＋　　、１４−一＝−＝−＝、＝＝＝＝＝−＝＝＋　
　　＋　　　＋　　　＋　　　＋−＝−＝＝＝−＝−＝
＝＝−＝−−−一−＝−１１１１−−−一＝＝−＝＝＝
＝−−＝＝＝＝＝＝＝−＝Ｉ　　Ｉ　　１＝＝＝−＝＝
−一＝−＝＝＝＝＝＝−一＝＝＝＝＝Ｉ　　　＋−一−
＝−−＝−一一−＝＝−−＝−一−−・＝−−１表　　
　２ ＦＰＬＡ　　Ｂプロづ トラン− 入　　　力 １−ＨＨ−−−−−Ｌ−−−−−−−−−２ＨＨＨＨＨ
ＬＬＬ−−−−−−−−−−８ＬＨＨＨＨＨＬＬ−−−
−−−−−−−４ＬＨＨＨＨＨＬＨＨ−−−−−−−−
−−５ＨＨＨＨＨＬＬＨＨ−−−−−−−−−６ＬＨＨ
Ｈ−ＨＨＬＨ−−−−−一一一−７ＨＨＨＨ−ＬＨＬＨ
−−−−−−−−−８ＬＨＨ−ＨＨＨＨＨ−−−−−−
−−−９ＨＨＨ−ＨＬＨＨＨ−−−−−−−−−１０Ｌ
ＨＨＨ−ＨＨＨＨ−−−−−−−−−１１ＨＨＨＨ−Ｌ
ＨＨＨ−−−−−−−−−１２ＨＨＨＨＨＨＨＨＨ−−
−−−−−−−１８ＬＨＨＨＨＬＨＨＨ−−−−−−−
−１４ＬＨＨＨ−ＨＬＨＨ−−−−−−−−−−１５Ｈ
ＨＨＨ−ＬＬＨＨ−−−−−−−−１６ＬＢＨ−ＨＨＨ
ＬＨ−−−−−−−一−１７ＨＨＨ−ＨＬＨＬＨ−−−
一噛−−−〜？゛ラム ７−バ制御（バイト３及び４） 出　　　　カ ー１−ＩＺ、ＩＺ、ＬＺ、１ｌＬＩＬＩＬＩＬ１−　・
・Ａ・・・・Ａ・・ −・・Ａ・・・・Ａ・・ 一＝・・Ａ・・・・Ａ・・ ＝４・・・Ａ・・・・・・ ＝１・・・Ａ・・・・・・ −・・・・Ａ・・・・Ａ −・・・・Ａ・・・・Ａ ・・・・Ａ・・・・ −・・・・・Ａ・・・・ −・・・・・Ａ・・・・ −・・・・・Ａ・・・・ 一＝・・・・・・Ａ・・・ −・・・・・・Ａ・・・ −・・・・・・・・Ａ・ −・・・・・・・・Ａ・ −・・・・・・・・・Ａ −・・・・・・・・・Ａ 表　　２　　（続き） ＤＢ　　０００００００　Ｑ　Ｏ００００Ｄ７−−−−
−一−−−−−−− Ｄ６　−−−−−−一一一一一一− Ｄ５　−−−−−−一−−−−−− Ｄ４−−−−−−−−−−−一− ＤＢ−−−−−−−一−−−−− Ｄ２−−−−一一一一一一一一− Ｄｉ　　−−−−一一−−−−−−− ＤＯ−−−−−一−−−−−−− ０　０　０　０　０　　＝＝＝＝＝−１１１１１１１１
１１ｏ　　ｏ　　ｏ　　ｏ　　ｏ　　＝−＝−・−＝＝
ｌ　　Ｉ　　Ｉ　　Ｉ　　ｊ　　ｌ　　ｌ　　Ｉ　　Ｉ
−−−−−＝＝＝＝＝−＝−＝＝Ｉ　　Ｉ　　ｌ　　ｌ
　　Ｉ　　ｌ　　ｌ　　＋−−−−−＝＝＝−＝＝＝、
＝＝＝＝＝Ｉ　　Ｉ　　Ｉ　　＋　　１１　１−一−−
−−−＝＝−一−−・・＝−−１１１１１１−−−−−
＝＝＝＝＝＝＝＝＝＝＝＝＝−＝＝ｌ　　Ｉ　　Ｉ　　
Ｉ　　１−　−　−　−　−　　＝＝＝＝＝＝＝＝＝＝
＝＝＝＝＝＝＝＝ｌ　　　ｔ　　ｌ　　　＋−−−−”
”＝＝”＝”＝＝−＝”＝＝＝＝＝＝−＝＝ｌ　　　Ｉ
　　　１−一−−−−−−＝−−−−・＝’＝＝＝−−
−＝＝＝＝＝−１１−−−−＝＝＝＝−＝＝＝＝＝＝＝
＝＝＝＝＝＝＝＝＝＝−＝＝１表　　８　　（続き） Ｄ９　０００００００００００００ Ｄ８　０００００００００００００ Ｄ７０００００００００００００ Ｄ６　０００００００００００．００ Ｄ５　０００００００００００００ Ｄ４　０００００００００００００ ＤＢ　　−−−−−−−−−−−−− Ｄ２　−−−−−−−−−−−−− Ｚ）１　−−−−−−−−−−−−− ＤＯ−−−−−−−−−−−−− ０００００−＝＝＝−１１１１１１１１１１０００００
＝＝＝＝＝＝−ｍｌ　　Ｉ　　ｌ　　ｌ　　ｌ　　ｌ　
　Ｉ　　Ｉ　　Ｉｏ　ｏ　ｏ　ｏ　ｏ　　＝＝＝＝＝−
＝＝−川　１１１１１１１ｏ　　ｏ　　ｏ　　ｏ　　ｏ
　　　＝−＝＝＝＝＝＝・−＝＝＝Ｉ　　ｌ　　ｌ　　
ｌ　　ｍｌ　　１ｏ　　ｏ　　ｏ　　ｏ　　ｏ　　　＝
＝＝＝＝−＝−二一ぷ・＝＝Ｉ　　Ｉ　　Ｉ　　ｌ　　
ｌ　　Ｉｏ　　ｏ　　ｏ　　ｏ　　ｏ　　　＝−＝＝＝
＝＝＝＝−≦−二−−＝ｌ　　ｌ　　Ｉ　　ｌ　　１−
一一一一一一一一一一一一；・＝＝−＝＝＝、＝＝ｌ　
　　Ｉ　　　Ｉ　　　１−一−−−−−−＝−：一一二
−一一一一一二一＝＝−ｍｌ　　　ｉ　　　Ｉ−−−−
一−−−−・＝＝−−・＝−＝−−＝−−一＝−・−−
＝＝Ｉ　　　＋−−−−−−・−＝−ｍ＝−＝−５＝・
−ニーニー−１＝　＝−＝　＝　−−＝　＝　＝　１表 ＦＰＬＡ　　Ｄ−。

Ａ 入　　　　カ フ°ログラム Ｍ制御（バイト２及び３） 出　　　　　カ ー　−−・　　・　　・　　・　　・　　・　　・　　
・　ＡＡ−−・　　　・　　・　　・　　・　　・　　
・　　・　Ａ　・　　・−−−・　　・　　・　　・　
　・　　・　　・　Ａ　・　　・−〜　　　！　　　・
　　・　　・　　・　　・　　・　　・　Ａ　・　　・
−−二・・・・・・・Ａ・・ 一一一一　　　・　　・　　・　　・　　・　　・　　
・　Ａ　・　　・−−−・　　・　　・　　・　　・　
　・　　・　Ａ　・　　・−一−−・　　・　　・　　
・　　・　　・　　・　　・　Ａ　・−一＝　　　・　
　・　　・　　・　　・　　・　　・　　・　Ａ　・−
−二　　　・　　・　　・　　・　　・　　・　　・　
　・　　Ａ　・−−二　　　・　　・　　・　　・　　
・　　・　　・　　・　　Ａ　　・−一＝　　　・　　
・　　・　　・　　・　　・　　・　　・　Ａ　・−−
−・　　・　　・　　・　　・　　・　　・　　・　Ａ
　・−−−一　　・　　・　　・　　・　　・　　・　
　・　　・　　・　Ａ−−−・　　・　　・　　・　　
・　　・　　・　　・　　・　Ａ−−−一　　・　　・
　　・　　・　　・　　・　　・　　・　　・　、４−
ｍ＝　　　・　　・　　・　　・　　・　　・　　・　
　・　　・　Ａ−−一＝　　　・　　・　　・　　・　
　・　　・　　・　　・　　・　Ａ−−・　　　・　　
・　　・　　・　　・　　・　　・　　・　　・　Ａ−
−；　　　・　　・　　・　　・　　・　　・　　・　
　・　　・　Ａ−−−＝　　　・　　・　　・　　・　
　・　　・　　・　　・　　・　Ａ表　　４　（続き） Ｄ９　００００００００００００００００００ＤＢ　　
Ｏ０００００００００００００００００Ｄ７０００００
０００００００００００００Ｄ６　０００００００００
０００００００００Ｄ５　０００００００００００００
００．０００Ｄ４　００００００００００００００００
００Ｄａ　　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ
　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　。

Ｄ２　−−−−−−−−−−−−−−−−−−−−Ｄｌ
−−−−−−−−−−−−−−−−−−−ＤＯ−−−−
−−−−−−−−−−−−−＝＝＝＝、＝−１１１１１
１１１１１ ＝−一・−−、−＝Ｉ　　　Ｉ　　　Ｉ　　　Ｉ　　　
ｌ　　　ｌ　　　Ｉ　　　ｌ　　１＝＝−一＝＝＝＝、
＝＝ｌ　　　ｌ　　　Ｉ　　　Ｉ　　　Ｉ　　　Ｉ　　
　Ｉ　　　＋＝＝＝＝、＝＝＝−＝＝＝＝Ｉ　　　Ｉ　
　Ｉ　　　Ｉ　　　Ｉ　　　Ｉ　　　Ｉ−””’　＝　
’＝　−１−−−−−川１１１１１＝＝＝＝＝−＝＝＝
＝＝＝＝＝−＝Ｉ　　　Ｉ　　　Ｉ　　　Ｉ　　　１−
＝＝−一＝＝＝−＝−＝−＝＝−＝＝Ｉ　　　Ｉ　　　
Ｉ　　　＋＝＝＝＝＝−−−＝＝−＝−＝＝＝−＝＝、
＝ｌ　　　ｌ　　　Ｉ−＝＝＝＝＝＝−＝＝＝、＝、＝
＝−−＝＝＝＝＝＝１１＝＝＝−＝−＝−＝＝＝＝＝＝
＝−一＝−＝＝＝＝−＝＝１表　　６　（続き） ０００： ００１： ０１０： ０１１： ＹＥＳ　　２　１００： １０　ｌ： １１０： θ〜７を示す。ＢＯ〜Ｂ８はミステム・バスＳＳＭＩ　
ＭＯ ＳＭ２ＭＩ ５Ｍ８Ｍ２ ５５Ｍ４−ｊ−−−ＭＢ ｊｓｓＭ５Ｍ４ｊ ；　　　　　−ＭＴ　　： ：　　　　ＭＢ　　Ａｒ１　　Ａ／Ｉ　　ＭＯＭ４　−
　　−−　　−　　　：　　　　−Ｍ８Ｍ２ＭＩＭ５Ｍ
４−　　−　　　ｊ　　　　−−−Ｍ８Ｍ２・バイト０
〜３を示す。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は結合して、１６にロングワード
Ｘ８２ビツトのＲＡＭに結合される双方向データ・バイ
ト整列装置の機能ブロック図である。 第２図は各々が第１Ａ図及び第１Ｂ図に示す整列器ヶ有
する独立した偶数アドレス及び奇数アドレス・セグメン
トに編制されたメモリ・システムのブロック図である。 （符号説明） ｌＯ１１２，１４，１６：フィールド・プログラム可能
論理プレイ（ＦＰＬＡ） １８：双方向データ・バイト整列装置 ２０．２２．２４．２６：ＲＡＭ ２８：メモリ・アレイ ３０：双方向トランシーバ・アレイ １１０．１１２：メモリ・セグメント

Claims (1)

1. 【特許請求の範囲】 （１）　　システム・バスに複数のディジタル・バイト
   を供給し、 前記バイトを前記システム・バスと双方向トランシーバ
   装置吉の間の第１バイト・バスに転送し、前記トランシ
   ーバ装置によってバイト位置合せを実行し、 前記双方向トランシーバ装置とメモリとの間の第２バイ
   ト・バスに前記バイトを転送し、前記メモリの書き込み
   及び読み出しサイクルをプログラムされた論理アレイ装
   置によって制御し。 前記トランシーバ装置を前記プログラムされた論理アレ
   イによって制御する、 ステップから成るバイト・アドレス指定可能メモリのア
   クセス方法。 （２）前記メモリが少なくとも１つの偶数アドレス・メ
   モリ・アレイと少なくとも１つの奇数アドレス・メモリ
   ・アレイとから成り、前記メモリ・プレイの両方が同時
   にアクセスされ複数の連続するバイトをアクセスし得る
   ところの特許請求の範囲第（１）項記載の方法。 （３）　　前記書き込み及び読み出しサイクルを制御す
   るステップが、前記メモリ内の任意の位置から開始し、
   前記メモリ・アレイの境界を越えて行なわれる特許請求
   の範囲第（２）項記載の方法。 （４）前記双方向トランシーバが複数の双方向トランシ
   ーバ・アレイから成り、該アレイの各々が複数の複数ビ
   ット双方向バス・トランシーバから成る特許請求の範囲
   第（１）項記載の方法。 （５）複数のディジタル・バイト情報をメモリに送り、
   前記メモリから複数のディジタル・バイト情報を受ける
   システム・バスと、 前記複数のディジタル・バイトの少なくとも１つを前記
   メモリと前記システム・バスとの間で転送するトランシ
   ーバ装置と、 前記バイトの少なくとも１つを前記システム・バスと前
   記トランシーバ装置の第１ポートとの間で転送する第１
   バイト・バス装置と、 前記バイトの少なくとも１つを前記トランシーバの第２
   ボートと前記メモリとの間で転送する第２バイト・バス
   装置と、 前記メモリ内の任意のバイト位置で開始する書き込み及
   び読み出しメモリ・アクセスを制御する装置と、 前記バイトの少なくとも１つを前記メモリと前記システ
   ム・バスとの間で転送するとき前記トランシーバ装置を
   制御する装置と、 から構成される双方向データ・バイト整列装置。 （６）　　前記メモリが少なくとも１つの偶数アドレス
   ・メモリ・セグメントと少なくとも１つの奇数アドレス
   ・メモリ・セグメントを含み、前記メモリ・セグメント
   の両方は同時にアクセスされることができ、複数の連続
   したバイトのメモリ・アクセスを特徴とする特許請求の
   範囲第（５）項記載の装置。 （７）前記トランシーバ装置が複数の双方向トランシー
   バ・アレイから成る特許請求の範囲第（５）項記載の装
   置。 （８）＠記双方向トランシーバ・アレイの各々が複数の
   複数ビット双方向バス・トランシーバから成る特許請求
   の範囲第（７）項記載の装置。 （９）前記メモリ・アクセス制御装置が前記メモリ・セ
   グメント境界を越える複数のバイトを書き込み及び読み
   出す装置を有する特許請求の範囲第（６）項記載の装置
   。 （１））　　前記メモリ・アクセス制御装置とトランシ
   ーバ制御装置が複数のプログラム可能論理アレイから成
   る特許請求の範囲第（５）項記載の装置。