JP2000181899A - マイクロプロセッサ、共用端子制御方法およびリセット処理実行方法 - Google Patents

Abstract

(57)【要約】 【課題】 パッド数を増大させることなく、多種多様な
外部装置との接続に対する汎用性をさらに高めることの
できるマルチプロセッサ、共用端子制御方法およびリセ
ット処理実行方法を提供することを目的とする。 【解決手段】 マイクロプロセッサにアドレス信号また
はチップセレクト信号の一方を出力する共用端子を設
け、外部装置とのデータ入出力を果たすポート回路２１
の切り換え制御部３０において、ＣＰＵからの指示に基
づいてポート制御レジスタに保持される切り換え信号に
応じて、共用端子をアドレス信号用として使用するかチ
ップセレクト信号用として使用するかの切り換えをおこ
なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部バスを介して
外部メモリや入出力装置等の外部装置へのアクセスをお
こなうポート回路を備えたマイクロプロセッサ、その外
部バスの動作をおこなうための共用端子制御方法および
リセット処理を選択的に実行するリセット処理実行方法
に関し、特に外部端子数の減少と多機能化とを実現する
マイクロプロセッサ、共用端子制御方法およびリセット
処理実行方法に関する。近年の制御機器や携帯型電子機
器に用いられるマイクロプロセッサにおいては、複雑な
処理と高い拡張性を実現するために、接続された複数の
外部装置を選択するアドレスのビット数が増大する傾向
にあり、これにともなって多くのアドレス端子を設ける
必要が生じている。また、多種多様な外部装置に対応す
るために、アドレス端子以外にも、外部装置またはその
内部のチップ個々の動作をアクティブにするチップセレ
クト端子の数も多く必要としている。

【０００２】

【従来の技術】図９は、従来のマイクロプロセッサの概
略構成を示すブロック図である。図９において、マイク
ロプロセッサ１００は、プログラムのコードにしたがっ
て命令を実行するＣＰＵ（Central Processing Unit ）
１０２と、起動命令セットや基本命令セット等からなる
プログラムを格納するＲＯＭ１０４と、ユーザプログラ
ムやデータを格納するＲＡＭ１０６と、外部装置を接続
して機能拡張や入出力制御をおこなうＩ／Ｏインターフ
ェース１１０、シリアル通信をサポートするＵＡＲＴ
（Universal Asynchronous Receiver Transmitter ）、
タイマ、アナログ／ディジタルコンバータ等のリソース
１０８とを備えている。

【０００３】ＣＰＵ１０２は、内部バス１０１を介し
て、ＲＯＭ１０４、ＲＡＭ１０６、リソース１０８およ
びＩ／Ｏインターフェース１１０へのアクセスを可能と
する。また、Ｉ／Ｏインターフェース１１０は、外部バ
ス１０３との接続およびデータの入出力制御をおこなう
ポート回路１１１を備えている。外部装置１２０は、Ｒ
ＯＭやＲＡＭの外部メモリ、計測装置や他のマイクロプ
ロセッサ等であり、外部バス１０３を経由することでポ
ート回路１１１との通信（データの入出力）をおこな
う。なお、内部バス１０１および外部バス１０３は、ア
ドレスバス、データバス、制御バスから構成される。

【０００４】また、マイクロプロセッサ１００は、外部
装置１２０として、外部メモリを搭載したメモリモジュ
ール（以下、外部メモリモジュールと称する）を接続
し、プログラムをこの外部メモリモジュールから取り出
して実行するホストモードと、内蔵したＲＯＭ１０４に
格納されたプログラムを実行するシングルチップモード
が用意されている。そして、複数のＩ／Ｏインターフェ
ース１１０を設けること、またはＩ／Ｏインターフェー
ス１１０に複数のポート回路１１１を設けることで、ホ
ストモードにおいても外部装置１２０との接続が可能と
なる。

【０００５】一般に、外部装置１２０として、外部メモ
リモジュールを接続した場合と、その他の入出力装置を
接続した場合とにおいて、ポート回路１１１の動作は異
なる。例えば、外部装置１２０として外部メモリモジュ
ールを接続した場合には、データの読み出し／書き込み
動作のために、その外部メモリモジュール内のメモリセ
ルを特定するアドレスを指定する必要がある。また、外
部メモリモジュールは、アドレスだけでなく、他の入出
力装置と同様に、外部メモリモジュール内のメモリチッ
プをアクティブにするチップセレクト信号の入力を必要
とする場合がある。

【０００６】また、チップセレクト信号の入力を必要と
せずに、ポート回路１１１から内部バス１０１に含まれ
るアドレスバス上のアドレスのすべてを入力して、外部
メモリモジュール内において、入力されたアドレスの一
部をデコードすることによりチップセレクト信号を生成
する場合もある。さらに、外部メモリモジュールやその
他の入出力装置等の外部装置１２０は、アドレスを用い
ずにその外部装置１２０を選択する選択信号を独自に用
意し、これをチップセレクト信号として外部装置１２０
に入力する場合もある。

【０００７】このように、多種多様な外部装置１２０と
の接続に対応するように、ポート回路１１１には、内部
バス１０１のアドレスバス、データバス上のそれぞれの
ビット線に対応して信号の入出力を可能とするアドレス
入出力端子、データ入出力端子と、内部バス１０１の制
御バスにおいて、外部装置を駆動するのに必要な制御信
号のビット線に対応した制御信号入出力端子が設けられ
る。そして、これらアドレス入出力端子、データ入出力
端子および制御信号入出力端子は、パッケージ化された
マイクロプロセッサ１００の外部端子（特に、これら外
部端子をそれぞれアドレスパッド、データパッドおよび
制御信号パッドと称する）に導かれる。これにより、マ
イクロプロセッサ１００は、汎用性の高いチップとし
て、特に制御機器のコントロール部を担うシステム等の
組み込みモジュールとして供給される。

【０００８】図１０は、外部装置１２０として外部メモ
リモジュールとの接続を可能とする従来のポート回路の
概略構成を示すブロック図である。図１０に示すポート
回路１１１は、内部バス１０１上のアドレスバスおよび
データバスがそれぞれ３２ビット分のビット線により構
成される場合において、それらアドレスバス（アドレス
信号Ａ０〜Ａ３１）と、データバス（データ信号Ｄ０〜
Ｄ３１）と接続される。また、ポート回路１１１は、内
部バス１０１上の制御バスにおいて特に外部装置の制御
に必要な制御信号（Ｃ０〜Ｃｎ）を送出するビット線と
接続され、これら制御信号としては、例えば読み出し／
書き込み信号、アドレスストローブ信号、データストロ
ーブ信号、クロック信号等が挙げられる。

【０００９】また、図１０において、ポート回路１１１
は、アドレス信号Ａ０〜Ａ３１を入力するアドレスバッ
ファ１１３と、アドレス信号Ａ０〜Ａ３１の一部を入力
してチップセレクト信号ＣＳ０〜ＣＳ５を生成するアド
レスデコーダ１１４と、データ信号Ｄ０〜Ｄ３１を入力
するデータバッファ１１５と、制御信号Ｃ０〜Ｃｎを入
力して外部装置１２０への制御信号ＣＸ０〜ＣＸｍを生
成するポート制御部１１６と、を備えている。

【００１０】アドレスバッファ１１３は、アドレス信号
Ａ０〜Ａ３１をアドレスパッドＰＡ０〜ＰＡ３１に出力
する。なお、このアドレスバッファ１１３には、各アド
レス信号Ａ０〜Ａ３１を保持するアドレスレジスタを含
むものとする。また、アドレスデコーダ１１４は、例え
ばアドレス信号Ａ２４〜Ａ３１の８ビット分の信号を入
力し、これらの入力した信号をデコードしてチップセレ
クト信号ＣＳ０〜ＣＳ５を生成して、それぞれチップセ
レクトパッドＰＣＳ０〜ＰＣＳ５に出力する。

【００１１】データバッファ１１５は、入力したデータ
信号Ｄ０〜Ｄ３１をデータパッドＰＤ０〜ＰＤ３１に出
力する。なお、このデータバッファ１１５には、各デー
タ信号Ｄ０〜Ｄ３１を保持するデータレジスタおよびデ
ータの入出力方向を示すデータを保持する方向レジスタ
を含むものとする。そして、ポート制御部１１６は、制
御信号Ｃ０〜Ｃｎを入力し、この制御信号Ｃ０〜Ｃｎに
基づいて、アドレスバッファ１１３のアドレスレジス
タ、アドレスデコーダ１１４、データバッファ１１５の
データレジスタおよび方向レジスタのラッチ制御をおこ
なうとともに、外部装置１２０への制御信号ＣＸ０〜Ｃ
Ｘｍを生成し、それぞれ制御信号パッドＰＣＸ０〜ＰＣ
Ｘｍに出力する。

【００１２】なお、ポート回路１１１にアドレスデコー
ダ１１４を含めずに、アドレス信号Ａ０〜Ａ３１がポー
ト回路１１１に入力される前段において、アドレスデコ
ーダ１１４を備えてチップセレクト信号ＣＳ０〜ＣＳ５
を生成する場合やＩ／Ｏインターフェース１１０とは別
にチップセレクト生成回路が設けられる場合もある。

【００１３】外部装置１２０として外部メモリモジュー
ル以外の入出力装置の接続をも可能とする場合は、Ｉ／
Ｏインターフェース１１０に、データバッファ１１５と
ポート制御部１１６からなるポート回路（特に、この場
合のデータパッドＰＤ０〜ＰＤ３１を汎用ポートと称す
る）をさらに設けるか、上記した外部メモリモジュール
用のポート回路１１１において、シングルチップモード
に設定された場合に、データパッドＰＤ０〜ＰＤ３１を
汎用ポートとして使用したり、ポート回路１１１にさら
に切り換え制御部を設けて、アドレスパッドＰＡ０〜Ｐ
Ａ３１を汎用ポートとしてデータの入出力を可能とする
ように構成する場合もある。

【００１４】以上に説明したように、従来のマイクロプ
ロセッサ１００によれば、Ｉ／Ｏインターフェース１１
０に設けられたポート回路１１１によって、多種多様な
外部装置の接続および入出力制御を可能とし、拡張性を
高めている。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
マイクロプロセッサ１００においては、特殊な仕様の外
部装置に対しての接続をも可能とするようにさらに汎用
性を高めたり、同時に接続可能な外部装置の数を増加さ
せたりする場合には、アドレス端子やチップセレクト端
子の数を増加させたり、その他の専用端子を用意する必
要があった。

【００１６】このような端子数（パッド数）の増大は、
パッケージ化されたマイクロプロセッサにおけるパッド
ピッチを縮小させるのにも限界があるため、必然とその
パッケージサイズを大きくすることになる。特に、この
パッケージサイズは、マイクロプロセッサのチップ部の
サイズよりも、そのチップ部から外部端子となるパッド
への配線部分によって決定され、パッド数の増大は、小
型化を実現したマイクロプロセッサのチップの利点を損
なうという問題があった。

【００１７】また、チップセレクト信号は、通常、アド
レス信号の上位の一部を用いて生成され、外部メモリモ
ジュールに入力されるアドレス信号は、必ずしも内部バ
ス１０１上の全ビット分必要ではなく、図１０に示した
ように、例えば、３２ビットのアドレス信号のうち、上
位の８ビットがチップセレクト信号の生成に用いられ、
下位の２４ビットが外部メモリモジュール内のメモリセ
ルを特定するのに用いられており、この場合、上位８ビ
ット分に対応するアドレスパッドＰＡ２４〜ＰＡ３１は
使用されていなかった。

【００１８】本発明は、上述問題点に鑑みてなされたも
のであって、パッド数を増大させることなく、多種多様
な外部装置との接続に対する汎用性をさらに高めること
のできるマルチプロセッサ、共用端子制御方法およびリ
セット処理実行方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、請求項１の発明において、外部
バス（１３）を介して外部装置（外部メモリモジュール
９、その他入出力装置を含む）と接続し、プログラムを
この外部メモリモジュール（９）から取り出して実行す
るホストモードおよび内蔵したＲＯＭ（１４）に格納さ
れたプログラムを実行するシングルチップモードを有す
るマイクロプロセッサ（１０）は、外部バス（１３）に
接続され、アドレス信号（後述するＡ２８〜Ａ３１に相
当）またはチップセレクト信号（後述するＣＳ２〜ＣＳ
５に相当）を出力する共用端子（後述するＰＡ２８／Ｐ
ＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）と、この共用端子
をアドレス信号用端子として使用するか、または共用端
子をチップセレクト信号用として使用するかの指示を示
すデータ（後述する切り換え信号に相当）を保持するポ
ート制御レジスタ（後述するレジスタＰＣＲに相当）を
備え、このポート制御レジスタに保持されたデータに基
づいて共用端子をアドレス信号用端子または前記チップ
セレクト信号用端子に選択的に切り換えるポート回路
（２１）と、を備えたことを特徴とする。

【００２０】この請求項１の発明によれば、ポート回路
（２１）に、アドレス信号の一部（Ａ２８〜Ａ３１）
と、チップセレクト信号の一部（ＣＳ２〜ＣＳ５）とを
切り換えて、共用端子（ＰＡ２８／ＣＳ２〜ＰＡ３１／
ＣＳ５）に出力することができるので、外部に接続され
る外部装置、特に外部メモリモジュール（９）の仕様に
応じて、使用されないアドレス端子（アドレスパッド）
を有効に利用することができる。

【００２１】また、請求項２の発明において、外部バス
（１３）を介して外部装置（外部メモリモジュール９、
その他入出力装置を含む）と接続し、ホストモードとシ
ングルチップモードとを有するマイクロプロセッサ（１
０）は、外部バス（１３）に接続され、アドレス信号
（Ａ２８〜Ａ３１に相当）またはチップセレクト信号
（ＣＳ２〜ＣＳ５に相当）を出力する共用端子（ＰＡ２
８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）と、この共
用端子をアドレス信号用端子として使用するか、この共
用端子をチップセレクト信号用端子として使用するか、
または、アドレス信号を出力するアドレス端子（後述す
るＰＡ０〜ＰＡ２７に相当）および／または前記共用端
子をデータ入出力用（後述する汎用ポート用）として使
用するかのいずれか一つの指示を示すデータ（後述する
切り換え信号に相当）を保持するポート制御レジスタ
（後述するレジスタＰＣＲ２−１およびＰＣＲ２−２に
相当）とを備え、このポート制御レジスタに保持された
データに応じて、共用端子をアドレス信号用端子にする
か、チップセレクト信号用端子にするか、または、アド
レス端子および／または共用端子をデータ入出力用とし
て端子にするか選択的に切り換えるポート回路（５１）
とを備えたことを特徴とする。

【００２２】この請求項２の発明によれば、ポート回路
（５１）に、アドレス信号の一部（Ａ２８〜Ａ３１）
と、チップセレクト信号の一部（ＣＳ２〜ＣＳ５）とを
切り換えて、共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／
ＣＳ５に出力することができるとともに、例えばシング
ルチップモードにおいて、アドレスパッドＰＡ０〜ＰＡ
３１を汎用ポートとして使用することができるので、外
部に接続される外部装置、特に外部メモリモジュール９
の仕様に応じて、アドレス端子（アドレスパッド）を有
効に使用することができ、さらに外部メモリモジュール
９を接続しない場合にも、アドレスパッドＰＡ０〜ＰＡ
３１を外部装置のデータ入出力端子に割り当てることが
できる。

【００２３】また、請求項３の発明において、請求項１
または２に記載のマイクロプロセッサは、電源投入直後
による最初のリセット解除がおこなわれた際にリセット
実行信号（例えば、論理値「１」）を保持するリセット
レジスタと、電源投入直後やハードウェアリセット、ソ
フトウェアリセット等のリセット解除の実行が指示され
た際に、このリセットレジスタにリセット実行信号が保
持されていない場合には、リセットレジスタにリセット
実行信号を書き込んで、すべての内蔵装置（後述するＣ
ＰＵ１２、ＲＯＭ１４、ＲＡＭ１６、リソース１８、Ｉ
／Ｏインターフェース２０等に相当）および外部装置
（外部メモリモジュール９、その他入出力装置を含む）
の初期化をおこなう第１のリセット処理（後述する第１
の初期化プログラムに相当）を実行し、リセットレジス
タにリセット実行信号が保持されている場合には、この
リセットレジスタを初期化しない第２のリセット処理
（後述する第２の初期化プログラムに相当）を実行する
リセット処理実行手段（後述する起動プログラムに相
当）とを備えたことを特徴とする。

【００２４】この請求項３の発明によれば、リセット処
理の実行情報を保持するリセットレジスタを備えること
で、リセット処理実行手段（起動プログラム）が、この
リセットレジスタを調査することにより、マイクロプロ
セッサ１０の内蔵装置すべてと外部装置のすべてのリセ
ットをおこなうような第１のリセット処理（第１の初期
化プログラム）か、マイクロプロセッサ１０の内蔵装置
すべてと外部装置の一部（例えば、外部メモリモジュー
ル９以外の外部装置のみ）のリセットをおこなうような
第２のリセット処理（第２の初期化プログラム）のいず
れかの処理を実行するかを選択できる。

【００２５】また、請求項４の発明において、請求項１
〜３のいずれか一つに記載のマイクロプロセッサ（１
０）は、ポート回路（２１または５１）が、リセット解
除後の初期状態時に、共用端子をチップセレクト信号用
端子に切り換えることを特徴とする。この請求項４の発
明は、初期状態において共用端子を使用する信号をチッ
プセレクト信号に規定する。

【００２６】また、請求項５の発明において、請求項１
〜３のいずれか一つに記載のマイクロプロセッサ（１
０）は、ポート回路（２１または５１）が、リセット解
除後の初期状態時に、共用端子をアドレス信号用端子に
切り換えることを特徴とする。この請求項５の発明は、
初期状態において共用端子を使用する信号をアドレス信
号に規定する。

【００２７】また、請求項６の発明において、請求項１
〜３のいずれか一つに記載のマイクロプロセッサ（１
０）は、ポート回路（２１または５１）が、リセット解
除後の初期状態時に、リセット解除によるリセット処理
（起動プログラムに相当）が完了するまで、共用端子の
使用を禁止することを特徴とする。この請求項６の発明
は、初期状態において共用端子の使用禁止を規定する。

【００２８】また、請求項７の発明において、共用端子
制御方法は、外部バス（１３）に接続され、アドレス信
号（Ａ２８〜Ａ３１に相当）またはチップセレクト信号
（ＣＳ２〜ＣＳ５に相当）を出力する共用端子（ＰＡ２
８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）を備えたマ
イクロプロセッサにおいて、アドレス信号用端子として
使用するかまたはチップセレクト信号用端子として使用
するかの指示を示すデータをレジスタに保持し、このレ
ジスタに保持されたデータに応じて共用端子をアドレス
信号用またはチップセレクト信号用として選択的に切り
換えることを特徴とする。

【００２９】また、請求項８の発明において、共用端子
制御方法は、アドレス信号（Ａ２８〜Ａ３１に相当）ま
たはチップセレクト信号（ＣＳ２〜ＣＳ５に相当）を出
力する共用端子（ＰＡ２８／ＰＣＳ２〜ＰＡ３１／ＰＣ
Ｓ５に相当）を備えたマイクロプロセッサにおいて、共
用端子をアドレス信号用端子として使用するか、共用端
子をチップセレクト信号用端子として使用するか、また
は、アドレス信号を出力するアドレス端子（後述するＰ
Ａ０〜ＰＡ２７に相当）および／または共用端子をデー
タ入出力用（後述する汎用ポート用）として使用するか
のいずれか一つの指示を示すデータを保持し、この保持
されたデータに応じて、共用端子をアドレス信号用また
はチップセレクト信号用端子に、または、アドレス端子
および／または共用端子をデータ入出力用端子に、選択
的に切り換えることを特徴とする。

【００３０】また、請求項９の発明において、共用端子
制御方法は、外部バス（１３）に接続され、アドレス信
号（Ａ２８〜Ａ３１に相当）またはチップセレクト信号
（ＣＳ２〜ＣＳ５に相当）を出力する共用端子（ＰＡ２
８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）を備えたマ
イクロプロセッサにおいて、リセット解除をおこない、
リセット解除後の初期状態時に、アドレス信号またはチ
ップセレクト信号を出力する共用端子（ＰＡ２８／ＰＣ
Ｓ２〜ＰＡ３１／ＰＣＳ５に相当）をチップセレクト信
号用に切り換えることを特徴とする。

【００３１】また、請求項１０の発明において、共用端
子制御方法は、外部バス（１３）に接続され、アドレス
信号（Ａ２８〜Ａ３１に相当）またはチップセレクト信
号（ＣＳ２〜ＣＳ５に相当）を出力する共用端子（ＰＡ
２８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）を備えた
マイクロプロセッサにおいて、リセット解除をおこな
い、リセット解除後の初期状態時に、アドレス信号また
はチップセレクト信号を出力する共用端子（ＰＡ２８／
ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）をアドレス信号
用に切り換えることを特徴とする。

【００３２】また、請求項１１の発明において、共用端
子制御方法は、外部バス（１３）に接続され、アドレス
信号（Ａ２８〜Ａ３１に相当）またはチップセレクト信
号（ＣＳ２〜ＣＳ５に相当）を出力する共用端子（ＰＡ
２８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相当）を備えた
マイクロプロセッサにおいて、リセット解除をおこな
い、リセット解除によるリセット処理が完了するまで、
アドレス信号またはチップセレクト信号を出力する共用
端子（ＰＡ２８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に相
当）の使用を禁止することを特徴とする。

【００３３】これら請求項７〜１１の発明は、マイクロ
プロセッサ（１０）に備えられるアドレス信号またはチ
ップセレクト信号を出力する共用端子（ＰＡ２８／ＰＣ
Ｓ２〜ＰＡ３１／ＰＣＳ５に相当）において、出力する
信号の切り換え制御方法を示すものである。

【００３４】また、請求項１２の発明において、リセッ
ト処理実行方法は、外部バス（１３）を介して外部装置
と接続するマイクロプロセッサ’（１０）のリセット処
理実行方法において、電源投入直後やハードウェアリセ
ット、ソフトウェアリセット等のリセット解除の実行が
指示された際に、リセット解除の実行情報が保持される
リセットレジスタにリセット解除がおこなわれたことを
示すリセット実行信号（例えば、論理値「１」）が保持
されているかを判断し、リセットレジスタにリセット実
行信号が保持されていないと判断した場合には、リセッ
トレジスタにリセット実行信号を書き込んで、すべての
内蔵装置（ＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６、リソ
ース１８、Ｉ／Ｏインターフェース２０等に相当）およ
び前記外部装置（外部メモリモジュール９、その他入出
力装置を含む）の初期化をおこなう第１のリセット処理
（第１の初期化プログラムに相当）を実行し、リセット
レジスタにリセット実行信号が保持されている場合に
は、リセットレジスタを初期化しない第２のリセット処
理（第２の初期化プログラムに相当）を実行することを
特徴とする。

【００３５】この請求項１２の発明によれば、リセット
処理の実行情報（リセット実行信号）を保持するリセッ
トレジスタを備えたマイクロプロセッサ（１０）におい
て、そのリセットレジスタの内容に応じて、第１のリセ
ット処理（第１の初期化プログラム）を実行するか、第
２のリセット処理（第２の初期化プログラム）を実行す
るかを選択するリセット処理実行方法を示すものであ
る。

【００３６】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるマルチプロセッサ、共用端子制御方法およ
びリセット処理実行方法の好適な実施の形態を詳細に説
明する。なお、この実施の形態によりこの発明が限定さ
れるものではない。

【００３７】（実施の形態１）図１は、実施の形態１に
かかるマイクロプロセッサの概略構成を示すブロック図
である。図１において、マイクロプロセッサ１０は、プ
ログラムのコードにしたがって命令を実行するＣＰＵ１
２と、起動命令セットや基本命令セット等からなるプロ
グラムを格納するＲＯＭ１４と、ユーザプログラムやデ
ータを格納するＲＡＭ１６と、外部装置を接続して機能
拡張や入出力制御をおこなうＩ／Ｏインターフェース２
０、ＵＡＲＴ、タイマ、アナログ／ディジタルコンバー
タ等のリソース１８とを備えている。

【００３８】ＣＰＵ１２は、内部バス１１を介して、Ｒ
ＯＭ１４、ＲＡＭ１６、リソース１８およびＩ／Ｏイン
ターフェース２０へのアクセスを可能とする。また、Ｉ
／Ｏインターフェース２０は、外部バス１３との接続お
よびデータの入出力制御をおこなうポート回路２１を備
えている。外部バス１３には、ＲＯＭやＲＡＭの外部メ
モリ、計測装置や他のマイクロプロセッサ等の外部装置
が接続され、ＣＰＵ１２は、この外部バス１３およびポ
ート回路２１を経由することで外部装置との通信（デー
タの入出力）をおこなう。なお、内部バス１１および外
部バス１３は、アドレスバス、データバス、制御バスか
ら構成される。

【００３９】図１において、マイクロプロセッサ１０
は、外部装置として、外部メモリ（特にＲＯＭ）を搭載
した外部メモリモジュール９を接続し、上述したホスト
モードまたはシングルチップモードの設定の選択を可能
とする。よって、ポート回路２１は、内部バス１１上の
制御バスの一部とデータバスとの接続だけでなく、外部
メモリモジュール９からのデータの読み出しおよび外部
メモリモジュール９へのデータの書き込みをおこなうた
めに内部バス１１上のアドレスバスと接続される。特
に、マイクロプロセッサ１０は、後述するように、従来
のマイクロプロセッサ１００のアドレスパッドの一部に
代えて、アドレス信号またはチップセレクト信号の一方
を出力することが可能な共用パッドが設けられている。

【００４０】また、Ｉ／Ｏインターフェース２０には、
ポート回路２１だけではなく、外部メモリモジュール９
以外の入出力装置の接続を可能とする複数のポート回路
を設け、上述した汎用ポートを介して複数の入出力装置
とのデータ入出力をおこなうこともできる。

【００４１】図２は、実施の形態１にかかるマイクロプ
ロセッサのポート回路の概略構成を示すブロック図であ
る。図２に示すポート回路２１は、内部バス１１上のア
ドレスバスおよびデータバスがそれぞれ３２ビット分の
ビット線により構成される場合において、それらアドレ
スバス（アドレス信号Ａ０〜Ａ３１）と、データバス
（データ信号Ｄ０〜Ｄ３１）を接続する。また、ポート
回路２１は、内部バス１１上の制御バスにおいて特に外
部装置の制御に必要な制御信号（Ｃ０〜Ｃｎ）を送出す
るビット線と接続され、これら制御信号としては、例え
ば読み出し／書き込み信号、アドレスストローブ信号、
データストローブ信号、クロック信号等が挙げられる。

【００４２】また、図２において、ポート回路２１は、
アドレス信号Ａ０〜Ａ３１を入力するアドレスバッファ
２３と、アドレス信号Ａ０〜Ａ３１の一部を入力してチ
ップセレクト信号ＣＳ０〜ＣＳ５を生成するアドレスデ
コーダ２４と、データ信号Ｄ０〜Ｄ３１を入力するデー
タバッファ２５と、制御信号Ｃ０〜Ｃｎを入力して外部
メモリモジュール９への制御信号ＣＸ０〜ＣＸｍを生成
するポート制御部２６と、切り換え制御部３０とを備え
ている。

【００４３】アドレスバッファ２３は、アドレス信号Ａ
０〜Ａ２７をアドレスパッドＰＡ０〜ＰＡ２７に出力
し、アドレス信号Ａ２８〜Ａ３１を切り換え制御部３０
に出力する。なお、このアドレスバッファ２３には、各
アドレス信号Ａ０〜Ａ３１を保持するアドレスレジスタ
を含むものとする。また、アドレスデコーダ２４は、例
えばアドレス信号Ａ２４〜Ａ３１の８ビット分の信号を
入力し、これらの入力した信号をデコードしてチップセ
レクト信号ＣＳ０〜ＣＳ５を生成し、チップセレクト信
号ＣＳ０、ＣＳ１をそれぞれチップセレクトパッドＰＣ
Ｓ０、ＰＣＳ１に出力する。そして、チップセレクト信
号ＣＳ２〜ＣＳ５は、切り換え制御部３０に入力され
る。

【００４４】データバッファ２５は、入力したデータ信
号Ｄ０〜Ｄ３１をデータパッドＰＤ０〜ＰＤ３１に出力
する。なお、このデータバッファ２５には、各データ信
号Ｄ０〜Ｄ３１を保持するデータレジスタおよびデータ
の入出力方向を示すデータを保持する方向レジスタを含
むものとする。

【００４５】そして、ポート制御部２６は、制御信号Ｃ
０〜Ｃｎを入力し、この制御信号Ｃ０〜Ｃｎに基づい
て、アドレスバッファ２３のアドレスレジスタ、アドレ
スデコーダ２４、データバッファ２５のデータレジスタ
および方向レジスタのラッチ制御をおこなうとともに、
外部メモリモジュール９への制御信号ＣＸ０〜ＣＸｍを
生成し、それぞれ制御信号パッドＰＣＸ０〜ＰＣＸｍに
出力する。また、特に、ポート制御部２６は、制御信号
Ｃ０〜Ｃｎの一部から切り換え制御部３０への切り換え
を指示する信号を入力し、例えば８ビットからなる切り
換え制御信号ＣＲを出力する。

【００４６】切り換え制御部３０は、アドレスバッファ
２３から出力されたアドレス信号Ａ２８〜Ａ３１と、ア
ドレスデコーダ２４から出力されたチップセレクト信号
ＣＳ２〜ＣＳ５とを入力し、ポート制御部２６から出力
される切り換え制御信号ＣＲに応じて、共用パッドＰＡ
２８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に出力する信号
を、アドレス信号Ａ２８〜Ａ３１とするか、チップセレ
クト信号ＣＳ２〜ＣＳ５とするかの切り換えをおこな
う。

【００４７】なお、ポート回路２１にアドレスデコーダ
２４を含めずに、アドレス信号Ａ０〜Ａ３１がポート回
路２１に入力される前段において、アドレスデコーダ２
４を備えてチップセレクト信号ＣＳ０〜ＣＳ５を生成し
たり、Ｉ／Ｏインターフェース２０とは別にチップセレ
クト信号ＣＳ０〜ＣＳ５を生成するチップセレクト生成
回路を設けてもよい。

【００４８】図３は、実施の形態１にかかるポート回路
の切り換え部の概略構成を示すブロック図である。図３
において、切り換え部３０−０、３０−１、３０−２、
３０−３は、それぞれアドレス信号Ａ２８／チップセレ
クト信号ＣＳ２、アドレス信号Ａ２９／チップセレクト
信号ＣＳ３、アドレス信号Ａ３０／チップセレクト信号
ＣＳ４、アドレス信号Ａ３１／チップセレクト信号ＣＳ
５を入力し、入力されたアドレス信号とチップセレクト
信号の一方を共用パッド（それぞれＰＡ２８／ＰＳ２、
ＰＡ２９／ＰＳ３、ＰＡ３０／ＰＳ４、ＰＡ３１／ＰＳ
５）に出力する。

【００４９】図３においては、特にアドレス信号Ａ２８
／チップセレクト信号ＣＳ２を入力する切り換え部３０
−０についてのみ、その内部構成を示すが、他の切り換
え部３０−１、３０−２、３０−３についても同様な構
成であるため、それらの図示を省略する。

【００５０】切り換え部３０−０は、アドレス信号Ａ２
８、チップセレクト信号ＣＳ２および切り換え制御信号
ＣＲを入力するバッファ４１と、バッファ４１から出力
されたアドレス信号Ａ２８およびチップセレクト信号Ｃ
Ｓ２を入力し、これら信号の一方を選択するセレクタ４
２と、セレクタ４２から出力されたアドレス信号Ａ２８
とチップセレクト信号ＣＳ２の一方を保持するレジスタ
ＰＤＲと、レジスタＰＤＲに保持された信号を入力して
共用パッドＰＡ２８／ＰＣＳ２に出力するバッファ４４
と、バッファ４１から出力された切り換え制御信号ＣＲ
をデコードし、切り換え信号を出力するデコーダ４３
と、デコーダ４３から出力された切り換え信号を保持す
るレジスタＰＣＲとを備えている。

【００５１】セレクタ４２は、レジスタＰＣＲに保持さ
れた切り換え信号に応じて、アドレス信号Ａ２８とチッ
プセレクト信号ＣＳ２の一方を出力する。レジスタＰＤ
ＲおよびレジスタＰＣＲは、切り換え制御信号ＣＲの一
部のタイミングにより、または図２に示したポート制御
部２６から切り換え制御信号ＣＲとは別の信号を入力し
てその入力タイミングによって、ラッチ動作をおこなう
ことができる。

【００５２】以上に説明した構成により、例えば、Ｉ／
Ｏインターフェース２０にポート回路２１を含む複数の
ポート回路が設けられ、ポート回路２１に２４ビットの
アドレス空間を有する外部メモリモジュールが接続さ
れ、内部バスのアドレスバス上のアドレス信号Ａ２４〜
Ａ２７がこの外部メモリモジュールのチップセレクト信
号を生成するのに用いられた場合、共用パッドＰＡ２８
／ＣＳ２〜ＰＡ３１／ＣＳ５は使用されないが、この
際、ＣＰＵ１２がポート回路２１に対する制御信号Ｃ０
〜Ｃｎの一部として、共用パッドＰＡ２８／ＣＳ２〜Ｐ
Ａ３１／ＣＳ５を、チップセレクト信号ＣＳ２〜ＣＳ５
を出力するチップセレクトパッドＰＣＳ２〜ＰＣＳ５と
して用いる指示を発することにより、切り換え部３０−
０〜３０−３のレジスタＰＣＲには、セレクタ４２にチ
ップセレクト信号ＣＳ２〜ＣＳ５を選択する旨の切り換
え信号が保持されることになり、これにより共用パッド
ＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５をチップセレクト
パッドＰＣＳ２〜ＰＣＳ５として用いることができる。

【００５３】すなわち、チップセレクトパッドＰＣＳ
０、ＰＣＳ１から出力されるチップセレクト信号によ
り、外部メモリモジュール以外にも、最大２つの入出力
装置等の外部装置の接続を可能としていたが、上述した
切り換え制御により、共用パッドＰＡ２８／ＣＳ２〜Ｐ
Ａ３１／ＣＳ５をチップセレクトパッドＰＣＳ２〜ＰＣ
Ｓ５として用いて、さらに最大４つの外部装置の接続を
追加することが可能となる。

【００５４】なお、図３に示した切り換え部３０−０〜
３０−３において、切り換え制御信号ＣＲによって、す
べての共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５
をチップセレクトパッドＰＣＳ２〜ＰＣＳ５に切り換え
ずに、切り換え制御信号ＣＲの示すビットデータに応じ
て、例えば、アドレスパッドＰＡ３０、ＰＡ３１のみを
それぞれチップセレクトパッドＰＣＳ４、ＰＣＳ５に切
り換えるように、切り換え可能なアドレスパッドのうち
一部分のアドレスパッドのみに対して切り換えをおこな
うこともできる。

【００５５】さらに、切り換え可能なアドレスパッド
は、上述した４つの共用パッドＰＡ２８／ＣＳ２〜ＰＡ
３１／ＣＳ５に限らず、他のパッド位置や４つ以外の他
の数に設定してもよく、また、その設定に応じて切り換
えの対象となるチップセレクト信号も選択でき、これら
は設計上に適宜変更可能である。

【００５６】以上に説明したように実施の形態１によれ
ば、ポート回路２１に、アドレス信号の一部（Ａ２８〜
Ａ３１）と、チップセレクト信号の一部（ＣＳ２〜ＣＳ
５）とを切り換えて、共用パッドＰＡ２８／ＣＳ２〜Ｐ
Ａ３１／ＣＳ５に出力することができるので、外部に接
続される外部装置、特に外部メモリモジュールの仕様に
応じて、アドレス端子（アドレスパッド）を有効に使用
することができ、これによりパッケージサイズを増大さ
せることなく高い汎用性および拡張性を実現するマイク
ロプロセッサおよび共用端子制御方法を提供することが
可能となる。

【００５７】（実施の形態２）つぎに、実施の形態２に
かかるマイクロプロセッサおよび共用端子制御方法につ
いて説明する。実施の形態１との相違点は、図１に示す
マイクロプロセッサ１０のポート回路２１を、アドレス
パッドＰＡ０〜ＰＡ２７および共用パッドＰＡ２８／Ｃ
Ｓ２〜ＰＡ３１／ＣＳ５が汎用ポートとしても使用でき
るポート回路５１に替えた点である。したがって、図１
において実施の形態１との共通点についてはその説明は
省略する。

【００５８】図４は、実施の形態２にかかるマイクロプ
ロセッサのポート回路の概略構成を示すブロック図であ
る。なお、図２と共通する部分には同一符号を付して、
その説明を省略する。図４に示すポート回路５１は、図
２に示すポート回路２１と同様に、内部バス１１上のア
ドレスバス（アドレス信号Ａ０〜Ａ３１）と、データバ
ス（データ信号Ｄ０〜Ｄ３１）と、内部バス１１上の制
御バスにおいて特に外部装置の制御に必要な制御信号
（Ｃ０〜Ｃｎ）を送出するビット線と接続する。なお、
これら制御信号（Ｃ０〜Ｃｎ）として、例えば読み出し
／書き込み信号、アドレスストローブ信号、データスト
ローブ信号、クロック信号等が挙げられる。

【００５９】また、図４において、ポート回路５１は、
アドレスバッファ２３と、アドレスデコーダ２４と、デ
ータバッファ２５と、ポート制御部２６と、切り換え制
御部６０とを備えている。

【００６０】ここで、アドレスデコーダ２４は、チップ
セレクト信号ＣＳ０、ＣＳ１をそれぞれチップセレクト
パッドＰＣＳ０、ＰＣＳ１に出力し、チップセレクト信
号ＣＳ２〜ＣＳ５を、切り換え制御部６０に入力する。
また、ポート制御部２６は、実施の形態１において説明
した切り換え制御信号ＣＲを切り換え制御部６０に出力
する。

【００６１】切り換え制御部６０は、アドレスバッファ
２３から出力されたアドレス信号Ａ２８〜Ａ３１と、ア
ドレスデコーダ２４から出力されたチップセレクト信号
ＣＳ２〜ＣＳ５とを入力し、ポート制御部２６から出力
される切り換え制御信号ＣＲに応じて、共用パッドＰＡ
２８／ＰＣＳ２〜ＰＡ３１／ＰＣＳ５に、アドレス信号
Ａ２８〜Ａ３１を出力するか、チップセレクト信号ＣＳ
２〜ＣＳ５を出力するかの切り換えをおこなう。また、
切り換え制御部６０は、データバッファ２５と同様に内
部バス１１のデータバスと接続されており、データの入
出力を可能としている。さらに、切り換え制御部６０
は、アドレス信号とチップセレクト信号との切り換えが
できないアドレスパッドＰＡ０〜ＰＡ２７を、上述した
ホストモードにおいてアドレス信号用として用いるか、
上述したシングルチップモードにおいて汎用ポートとし
て用いるかの切り換えをおこなう第１の切り換え制御部
６１と、アドレス信号とチップセレクト信号との切り換
えが可能なアドレスパッドＰＡ０〜ＰＡ２７を、上述し
たホストモードにおいてアドレス信号用またはチップセ
レクト信号用として用いるか、上述したシングルチップ
モードにおいて汎用ポートとして用いるかの切り換えを
おこなう第２の切り換え制御部６２と、を備えている。

【００６２】なお、ポート回路５１にアドレスデコーダ
２４を含めずに、アドレス信号Ａ０〜Ａ３１がポート回
路５１に入力される前段において、アドレスデコーダ２
４を備えてチップセレクト信号ＣＳ０〜ＣＳ５を生成し
たり、Ｉ／Ｏインターフェース２０とは別にチップセレ
クト信号ＣＳ０〜ＣＳ５を生成するチップセレクト生成
回路を設けてもよい。

【００６３】図５は、実施の形態２にかかるポート回路
の第１の切り換え制御部における切り換え部の概略構成
を示すブロック図である。図５においては、アドレス信
号Ａ０および切り換え制御信号ＣＲを入力するととも
に、内部バス１１のデータバスのうちデータ信号Ｄ０が
送出されるビット線に接続された切り換え部６１−０の
みを示しているが、アドレス信号Ａ１〜Ａ２７、データ
信号Ｄ１〜Ｄ２７からなる組に対しても同様に、それぞ
れ切り換え部６１−１〜６１−２７が備えられ、ここで
はそれらの図示を省略している。

【００６４】なお、切り換え制御信号ＣＲには、マイク
ロプロセッサ１０が、ホストモードかシングルチップモ
ードかのいずれのモードに設定されているかを示す切り
換え信号ＣＧＰの情報と、切り換え信号ＣＧＰがシング
ルチップモードを示す場合のデータ信号Ｄ０の入出力方
向を示すデータ方向信号ＣＧＤの情報が含まれている。

【００６５】図５に示す切り換え部６１−０は、アドレ
ス信号Ａ０、データ信号Ｄ０、切り換え制御信号ＣＲを
入力するバッファ７１と、バッファ７１から出力された
アドレス信号Ａ０、データ信号Ｄ０を入力し、これら信
号の一方を選択するセレクタ７２と、セレクタ７２から
出力されたアドレス信号Ａ０とデータ信号Ｄ０の一方の
信号を保持するレジスタＰＤＲ１と、バッファ７１から
出力された切り換え制御信号ＣＲをデコードし、切り換
え信号ＣＧＰおよびＣＧＤを出力するデコーダ７３と、
デコーダ７３から出力された切り換え信号ＣＧＰを保持
するレジスタＰＣＲ１と、デコーダ７３から出力された
データ方向信号ＣＧＤを保持するレジスタＤＤＲ１と、
レジスタＰＤＲ１に保持された信号、レジスタＤＤＲ１
に保持された信号を入力して、それぞれ信号ＤＳＧ、信
号ＣＳＧとして入出力選択部８０に出力するバッファ７
４と、バッファ７４から出力された信号ＣＳＧに基づい
て信号ＤＳＧをアドレスパッドＰＡ０に出力するホスト
モードと、アドレスパッドＰＡ０を汎用ポートとして使
用するシングルチップモードとの選択をおこなう入出力
選択部８０と、を備えている。

【００６６】セレクタ７２は、レジスタＰＣＲ１に保持
された切り換え信号に応じて、アドレス信号Ａ０とデー
タ信号Ｄ０の一方を出力する。すなわち、セレクタ７２
は、レジスタＰＣＲ１がホストモードを示す場合に、ア
ドレス信号Ａ０を出力し、レジスタＰＣＲ１がシングル
チップモードを示す場合に、データ信号Ｄ０を出力す
る。また、レジスタＤＲ１は、アドレスパッドＰＡ０が
汎用ポートとして使用され（すなわち、マイクロプロセ
ッサ１０がシングルチップモードに設定された場合）、
かつデータ方向が入力を示す場合に、その入力されたデ
ータを保持する。なお、レジスタＤＲ１、ＰＤＲ１、Ｐ
ＣＲ１およびＤＤＲ１は、切り換え制御信号ＣＲの一部
のタイミングにより、または図４に示したポート制御部
２６から切り換え制御信号ＣＲとは別の信号を入力して
その入力タイミングによって、ラッチ動作をおこなうこ
とができる。

【００６７】図６は、実施の形態２にかかる切り換え部
における入出力選択部の概略構成を示すブロック図であ
る。図６において、入出力選択部８０は、インバータＧ
１、と、ＮＡＮＤゲートＧ２と、ＮＯＲゲートＧ３と、
Ｐチャネル型ＭＯＳトランジスタＴＰおよびＮチャネル
型ＭＯＳトランジスタＴＮと、から構成される。なお、
入出力選択部８０は、他の論理ゲートおよびＭＯＳトラ
ンジスタの組み合わせによって同機能を実現可能であ
り、図６に示す構成は一例にすぎない。

【００６８】図６に示す入出力選択部８０において、Ｐ
チャネル型のＭＯＳトランジスタＴＰは、ソースをハイ
レベル電圧が供給されるＶｄｄに接続しており、Ｎチャ
ネル型のＭＯＳトランジスタＴＮは、ドレインをＭＯＳ
トランジスタＴＰのドレインに接続し、かつソースをロ
ーレベル電圧を供給するＧＮＤに接続している。そし
て、ＭＯＳトランジスタＴＰとＭＯＳトランジスタＴＮ
のドレイン接続ノードＮＤが、アドレスパッドＰＡ０に
接続されている。

【００６９】また、信号ＣＳＧ（シングルシップモード
に設定された場合のデータ信号の入出力方向を示す信
号）は、ＮＡＮＤゲートＧ２の一方の入力端子に入力さ
れるとともに、インバータＧ１に入力されることにより
反転され、この反転した信号が、ＮＯＲゲートＧ３の一
方の入力端子に入力される。信号ＤＳＧ（外部装置に出
力するデータ信号またはアドレス信号）は、ＮＡＮＤゲ
ートＧ２の他方の入力端子に入力されるとともに、ＮＯ
ＲゲートＧ３の他方の入力端子に入力される。そして、
ＮＡＮＤゲートＧ２の出力は、Ｐチャネル型のＭＯＳト
ランジスタＴＰのゲートに入力され、ＮＯＲゲートＧ３
の出力は、Ｎチャネル型のＭＯＳトランジスタＴＮのゲ
ートに入力される。

【００７０】以下に、入出力選択部８０の動作を説明す
る。ここで、信号ＣＳＧが、ローレベル（論理値
「０」）を示す場合を入力、ハイレベル（論理値
「１」）を示す場合を出力とする。ただし、マイクロプ
ロセッサ１０がホストモードに設定されている場合は、
アドレス信号をアドレスパッドに出力する必要があるた
め、信号ＣＳＧはハイレベルを示すものとする。

【００７１】まず、信号ＣＳＧがローレベルを示す場合
において、信号ＤＳＧが、ローレベルまたはハイレベル
を示す際には、ＭＯＳトランジスタＴＰ、ＴＮはともに
ＯＦＦ状態となり、接続ノードＮＤは、ハイインピーダ
ンス状態となる。これにより、外部装置からアドレスパ
ッドＰＡ０へのデータ入力が可能となる。入力されたデ
ータは、図５に示すレジスタＤＲ１を介して、データバ
ス上のデータ信号Ｄ０のビット線に送出される。

【００７２】そして、信号ＣＳＧがハイレベルを示す場
合において、信号ＤＳＧが、ハイレベルを示す際には、
ＭＯＳトランジスタＴＰがＯＮ状態、ＭＯＳトランジス
タＴＮがＯＦＦ状態となり、接続ノードＮＤを介してア
ドレスパッドＰＡ０にハイレベルの信号、すなわち信号
ＤＳＧと同じレベルの信号が出力される。同じく、信号
ＣＳＧがハイレベルを示す場合において、信号ＤＳＧ
が、ローレベルを示す際には、ＭＯＳトランジスタＴＰ
がＯＦＦ状態、ＭＯＳトランジスタＴＮがＯＮ状態とな
り、接続ノードＮＤを介してアドレスパッドＰＡ０にロ
ーレベルの信号、すなわち信号ＤＳＧと同じレベルの信
号が出力される。

【００７３】以上に説明した入出力選択部８０の動作に
よって、マイクロプロセッサ１０がホストモードに設定
された場合には、アドレス信号Ａ０のアドレスパッドＰ
Ａ０への出力、すなわちアドレスパッドＰＡ０のアドレ
ス信号用端子としての利用が達成され、マイクロプロセ
ッサ１０がシングルチップモードに設定された場合に
は、データ信号Ｄ０のアドレスパッドＰＡ０を介した入
出力、すなわちアドレスパッドＰＡ０の汎用ポートとし
ての利用が達成される。

【００７４】図７は、実施の形態２にかかるポート回路
の第２の切り換え制御部における切り換え部の概略構成
を示すブロック図である。図７においては、アドレス信
号Ａ２８、チップセレクト信号ＣＳ２および切り換え制
御信号ＣＲを入力するとともに、内部バス１１のデータ
バスのうちデータ信号Ｄ２８が送出されるビット線に接
続された切り換え部６２−０のみを示しているが、アド
レス信号Ａ２８〜Ａ３１、チップセレクト信号ＣＳ２〜
ＣＳ５およびデータ信号Ｄ２８〜Ｄ３１からなる組に対
しても同様に、それぞれ切り換え部６２−１〜６２−３
が備えられており、ここではそれらの図示を省略してい
る。

【００７５】なお、切り換え制御信号ＣＲには、上述し
たように、マイクロプロセッサ１０が、ホストモードか
シングルチップモードかのいずれのモードに設定されて
いるかを示す切り換え信号ＣＧＰ１およびＣＧＰ２の情
報と、切り換え信号ＣＧＰがシングルチップモードを示
す場合のデータ信号Ｄ０の入出力方向を示すデータ方向
信号ＣＧＤの情報が含まれている。

【００７６】図７に示す切り換え部６２−０は、アドレ
ス信号Ａ２８、チップセレクト信号ＣＳ２、データ信号
Ｄ２８、切り換え制御信号ＣＲを入力するバッファ８１
と、バッファ８１から出力されたアドレス信号Ａ２８、
チップセレクト信号ＣＳ２、データ信号Ｄ２８を入力
し、これら信号のいずれか一つを選択して出力するセレ
クタ８２と、セレクタ８２から出力された信号を保持す
るレジスタＰＤＲ２と、バッファ８１から出力された切
り換え制御信号ＣＲをデコードし、切り換え信号ＣＧＰ
１、ＣＧＰ２およびＣＧＤを出力するデコーダ８３と、
デコーダ８３から出力された切り換え信号ＣＧＰ１を保
持するレジスタＰＣＲ２−１と、デコーダ８３から出力
された切り換え信号ＣＧＰ２を保持するレジスタＰＣＲ
２−２と、デコーダ８３から出力されたデータ方向信号
ＣＧＤを保持するレジスタＤＤＲ２と、レジスタＰＤＲ
２に保持された信号と、レジスタＤＤＲ２に保持された
信号とを入力して、それぞれ信号ＤＳＧ、信号ＣＳＧと
して入出力選択部８０に出力するバッファ８４と、バッ
ファ８４から出力された信号ＣＳＧに基づいて、信号Ｄ
ＳＧを共用パッドＰＡ２８／ＰＣＳ２に出力するホスト
モードと、共用パッドＰＡ２８／ＰＣＳ２を汎用ポート
として使用するシングルチップモードとの選択をおこな
う入出力選択部８０と、を備えている。なお、入出力選
択部８０は図６に説明したものと同様のものとすること
ができる。したがってここでは、その説明は省略する。

【００７７】セレクタ８２は、レジスタＰＣＲ２−１、
ＰＣＲ２−２にそれぞれ保持された切り換え信号の組み
合わせに応じて、アドレス信号Ａ２８、チップセレクト
信号ＣＳ２、データ信号Ｄ２８のいずれか一つを選択し
て出力する。例えば、セレクタ８２は、（ＰＣＲ２−
１，ＰＣＲ２−２）＝（１，０）である場合に、アドレ
ス信号Ａ２８を選択して出力し、（ＰＣＲ２−１，ＰＣ
Ｒ２−２）＝（１，１）である場合に、チップセレクト
信号ＣＳ２を選択して出力し、（ＰＣＲ２−１，ＰＣＲ
２−２）＝（０，１）である場合に、データ信号Ｄ２８
を選択して出力する。

【００７８】レジスタＤＲ２は、共用パッドＰＡ２８／
ＰＣＳ２が汎用ポートとして使用され（すなわち、マイ
クロプロセッサ１０がシングルチップモードに設定され
た場合）、かつデータ入出力方向が入力を示す場合に、
その入力されたデータを保持する。なお、レジスタＤＲ
２、ＰＤＲ２、ＰＣＲ２−１、ＰＣＲ２−２およびＤＤ
Ｒ２は、切り換え制御信号ＣＲの一部のタイミングによ
って、または図４に示したポート制御部２６から切り換
え制御信号ＣＲとは別の信号を入力してその入力タイミ
ングによって、ラッチ動作をおこなうことができる。

【００７９】以上に説明した構成により、マイクロプロ
セッサ１０において、例えば、Ｉ／Ｏインターフェース
２０にポート回路５１を含む複数のポート回路が設けら
れ、ポート回路５１に２４ビットのアドレス空間を有す
る外部メモリモジュールが接続され、内部バスのアドレ
スバス上のアドレス信号Ａ２４〜Ａ２７がこの外部メモ
リモジュールのチップセレクト信号を生成するのに用い
られた場合、共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／
ＣＳ５は使用されないが、この際、ＣＰＵ１２が、ポー
ト回路５１に対する制御信号Ｃ０〜Ｃｎの一部として、
共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５を、チ
ップセレクト信号ＣＳ２〜ＣＳ５を出力するチップセレ
クトパッドＰＣＳ２〜ＰＣＳ５として用いる指示を発す
ることにより、切り換え部３０−０〜３０−３のレジス
タＰＣＲには、チップセレクト信号ＣＳ２〜ＣＳ５の選
択を示す切り換え信号が保持され、この切り換え信号が
セレクタ８２に入力されることによって、共用パッドＰ
Ａ２８／ＣＳ２〜ＰＡ３１／ＣＳ５をチップセレクトパ
ッドＰＣＳ２〜ＰＣＳ５として用いるように切り換える
ことができる。

【００８０】さらに、ポート回路５１に外部メモリモジ
ュールを接続しない場合であっても、ポート回路５１
に、アドレスパッドＰＡ０〜ＰＡ２７および共用パッド
ＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５を汎用ポートとし
て使用するための切り換え制御部６０が設けられている
ので、アドレスパッドＰＡ０〜ＰＡ２７および共用パッ
ドＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５に外部メモリモ
ジュール以外の外部装置を接続してこの外部装置とのデ
ータの入出力をおこなうことができる。すなわち、マイ
クロプロセッサ１０がシングルチップモードに設定され
た場合にも、Ｉ／Ｏインターフェース２０に備えられた
すべてのポート回路に外部装置を接続して制御すること
ができ、アドレスパッドの使用制限を極力排除した拡張
性の高いマイクロプロセッサを提供することができる。

【００８１】なお、図５に示した切り換え部６１−０〜
６１−２７および６２−０〜６２−３において、切り換
え制御信号ＣＲにより、すべてのアドレスパッドＰＡ０
〜ＰＡ２７および共用パッドＰＡ２８／ＣＳ２〜ＰＡ３
１／ＣＳ５を汎用ポートに切り換えずに、例えば下位８
ビットや下位１６ビット等の一部分のビットのみを汎用
ポートとして使用することもでき、また、切り換え部６
２−０〜６２−３において、すべての共用パッドＰＡ２
８／ＣＳ２〜ＰＡ３１／ＣＳ５をチップセレクトパッド
ＰＣＳ２〜ＰＣＳ５に切り換えずに、切り換え制御信号
ＣＲの示すビットデータに応じて、切り換え可能な共用
パッドのうち一部分の共用パッドに対して切り換えをお
こなうこともできる。

【００８２】さらに、共用パッドは、上述した４つの共
用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５に限ら
ず、他のパッド位置や４つ以外の他の数に設定してもよ
く、また、その設定に応じて切り換えの対象となるチッ
プセレクト信号も選択でき、これらは設計上に適宜変更
可能である。

【００８３】以上に説明したように実施の形態２によれ
ば、ポート回路５１に、アドレス信号の一部（Ａ２８〜
Ａ３１）と、チップセレクト信号の一部（ＣＳ２〜ＣＳ
５）とを切り換えて、共用パッドＰＡ２８／ＣＳ２〜Ｐ
Ａ３１／ＣＳ５に出力することができるので、実施の形
態１に説明したように、外部に接続される外部装置、特
に外部メモリモジュール９の仕様に応じて、アドレス端
子（アドレスパッド）を有効に使用することができ、さ
らに、シングルチップモードにおいて、アドレスパッド
ＰＡ０〜ＰＡ３１を汎用ポートとして使用することがで
きるので、外部メモリモジュール９を接続しない場合に
も、アドレスパッドＰＡ０〜ＰＡ２７および共用パッド
ＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５を外部装置のデー
タ入出力端子に割り当てることができ、これによりパッ
ケージサイズを増大させることなく汎用性および拡張性
をさらに高めることのできるマイクロプロセッサおよび
共用端子制御方法を提供することが可能となる。

【００８４】（実施の形態３）つぎに、実施の形態３に
かかるマイクロプロセッサ、共用端子制御方法およびリ
セット処理実行方法について説明する。実施の形態３
は、実施の形態１および実施の形態２において説明した
マイクロプロセッサおよび共用端子制御方法について、
マイクロプロセッサ１０の電源投入直後等の初期状態に
おける動作モード（切り換え可能な共用パッドＰＡ２８
／ＣＳ２〜ＰＡ３１／ＣＳ５におけるアドレス信号使用
モードおよびチップセレクト信号使用モード、ホストモ
ード、シングルチップモード）の設定を可能としたもの
である。

【００８５】マイクロプロセッサ１０の電源投入直後の
初期状態においては、切り換え可能な共用パッドＰＡ２
８／ＣＳ２〜ＰＡ３１／ＣＳ５を、アドレス信号用とし
て使用するか、チップセレクト信号用として使用するか
によって、起動プログラムの実行（リセット解除）が問
題となる。

【００８６】電源投入直後の初期状態において、切り換
え可能な共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ
５をアドレス信号用として使用するように設定する場合
は、例えば、電源投入直後にＣＰＵ１２のプログラムカ
ウンタに読み出されるモードフェッチアドレス（３２ビ
ット）は、「0000-0000-0000-1111-1111-1111-1111-100
0 」（１６進法では「000FFFF8」）と設定され、このア
ドレス先に保持されたデータ、すなわちモードベクタア
ドレスは「0000-0000-0000-1111-1111-1111-1111-1100
」（１６進法では「000FFFFC」）と設定される。

【００８７】このように、通常、起動プログラムの読み
出し用アドレスとして、アドレスバス上のビットのすべ
て（ここでは３２ビット）を使用するので、このような
アドレスがアドレスバス上に有効となっている状態で、
外部メモリモジュール９等の外部装置が、アドレスパッ
ドＰＡ０〜ＰＡ２７および共用パッドＰＡ２８／ＣＳ２
〜ＰＡ３１／ＣＳ５のすべてをアドレス信号用として使
用し、このアドレスを取得してしまうと、上記したモー
ドフェッチをおこなうことができなくなる。

【００８８】そこで、このような電源投入直後の過渡期
においては、外部装置は、チップセレクトパッドＰＣＳ
０の信号を入力することで、切り換え可能な共用パッド
ＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５がアドレス信号用
端子として有効であるかどうかを判断するようにする。
すなわち、チップセレクトパッドＰＣＳ０から出力され
るチップセレクト信号ＣＳ０は、アドレス信号Ａ２８〜
Ａ３１に関連しないデコードによって生成する。この
際、その他のチップセレクトパッドＰＣＳ１〜ＰＣＳ５
は、使用禁止となる。

【００８９】また、電源投入直後の初期状態において、
切り換え可能な共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１
／ＣＳ５をチップセレクト信号用として使用するように
設定する場合、例えば、電源投入直後にＣＰＵ１２のプ
ログラムカウンタに読み出されるモードフェッチアドレ
ス（３２ビット）は、「1111-0000-0000-1111-1111-111
1-1111-1000 」（１６進法では「F00FFFF8」）と設定さ
れ、このアドレス先に保持されたデータ、すなわちモー
ドベクタアドレスは「1111-0000-0000-1111-1111-1111-
1111-1100 」（１６進法では「F00FFFFC」）と設定され
る。

【００９０】このように、通常、起動プログラムの読み
出し用アドレスとして、上位４ビット（アドレス信号Ａ
２８〜Ａ３１）がすべて固定されるので（この場合はす
べて「１」）、この状態では、共用パッドＰＡ２８／Ｃ
Ｓ２〜ＰＡ３１／ＣＳ５に出力される信号を有効なチッ
プセレクト信号として使用することはできない。

【００９１】そこで、この場合、切り換え制御信号ＣＲ
の一部に、初期状態を示す情報を含め、外部装置は、こ
の信号を入力することにで、切り換え可能な共用パッド
ＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５がチップセレクト
信号用端子として有効に使用できる状態であるかどうか
を判断する。例えば、実施の形態１にかかるポート回路
２１においては、切り換え部３０−０内の切り換え部の
デコーダ４３から、上記した初期状態を示す情報を取り
出すことができる。また、実施の形態２にかかるポート
回路５１においては、上述したレジスタ（ＰＣＲ２−
１，ＰＣＲ２−２）＝（０，０）である場合を、初期状
態を示す情報に割り当てることができる。

【００９２】また、このような初期状態において、切り
換え可能な共用パッドＰＡ２８／ＣＳ２〜ＰＡ３１／Ｃ
Ｓ５をアドレス信号用としてもチップセレクト信号用と
しても使用できないように設定することもできる。

【００９３】つぎに、リセット処理実行方法について説
明する。ハードウェアリセットやソフトウェアリセット
によってもたらされる初期状態についても、電源投入に
よる初期状態と変わりはなく（実際には電源投入動作は
ハードウェアリセットに属する）、初期化プログラム
（起動プログラムの一部）は共通している。そこで、ポ
ート回路等に、リセット処理用のレジスタ（以下、リセ
ットレジスタと称する）を設け、初期化プログラム内
に、リセット命令に先だってこのリセットレジスタの保
持内容を調べる命令を含め、リセットレジスタの内容に
応じて、初期化をおこなうプログラムを選択するように
する。

【００９４】図８は、実施の形態３にかかるリセット処
理実行方法を示すフローチャートである。図８のフロー
チャートにおいて、まず、ユーザによる電源投入やハー
ドウェアリセット、またはプログラム上のソフトウェア
リセット命令によって、リセット解除指示が発せられる
（ステップＳ１００）。そして、ＣＰＵ１２が、上述し
たようにモードフェッチアドレスの取り込み、モードベ
クタアドレスの取り込みをおこない、そのモードベクタ
アドレスを格納される起動プログラムの開始アドレスと
して、起動プログラムの実行を開始する（ステップＳ１
０１）。

【００９５】つづいて、上記したリセットレジスタの保
持内容を調べ（ステップＳ１０２）、リセットレジスタ
が「０」を示す場合は、このリセットレジスタに「１」
を書き込んで（ステップＳ１０４）、第１の初期化プロ
グラムの開始アドレスにジャンプし、第１の初期化プロ
グラムを実行する（ステップＳ１０５）。ステップＳ１
０２において、リセットレジスタが「１」を示す場合
は、第２の初期化プログラムの開始アドレスにジャンプ
し、第２の初期化プログラムを実行する（ステップＳ１
０３）。

【００９６】ここで、第１の初期化プログラムには、マ
イクロプロセッサ１０の内蔵装置すべてと外部装置のす
べてのリセットをおこなうリセット命令を含め、第２の
初期化プログラムには、マイクロプロセッサ１０の内蔵
装置すべてと外部装置の一部（例えば、外部メモリモジ
ュール９以外の外部装置のみ）のリセットをおこなうリ
セット命令を含むようにコードしておく。これにより、
電源投入直後のリセット処理と、その後のリセット処理
を区別することができる。これにより、電源投入以外の
リセット（ＣＰＵの暴走時に対するリセット処理等）に
おいて、例えば外部メモリモジュール９のデータまたは
実行状態を保持したまま、他の装置の初期化をおこなう
ことができる。ただし、第２の初期化プログラムにおい
てリセットレジスタを初期化しないようにコードする必
要がある。

【００９７】なお、以上の実施の形態１〜３に説明した
マイクロプロセッサは、内部バス１１またはその他のバ
スにポート回路２１または５１が接続される点以外は、
図１に示した構成に限らずに、例えば命令バスとデータ
バスを個別に設けたハーバード・アーキテクチャ等の他
のバスアーキテクチャを採用してもよい。

【００９８】

【発明の効果】従来のマイクロプロセッサが、特殊な仕
様の外部装置に対しての接続をも可能とするようにさら
に汎用性を高めたり、同時に接続可能な外部装置の数を
増加させたりする場合には、アドレス端子やチップセレ
クト端子の数を増加させる必要があったのに対して、本
発明のマイクロプロセッサおよび共用端子制御方法によ
れば、アドレス信号の一部（Ａ２８〜Ａ３１）と、チッ
プセレクト信号の一部（ＣＳ２〜ＣＳ５）とを共用する
共用端子（ＰＡ２８／ＣＳ２〜ＰＡ３１／ＣＳ５）を設
けて、ポート回路（２１）が、ポート制御レジスタに保
持された出力信号の切り換えを指示するデータに応じて
共有端子に出力する信号を切り換えることができるの
で、外部に接続される外部装置、特に外部メモリモジュ
ール（９）の仕様に応じて、使用されないアドレス端子
（アドレスパッド）またはチップセレクト端子を有効に
利用することができ、これによりパッケージサイズを増
大させることなく高い汎用性および拡張性を実現するこ
とができる。

【００９９】さらに、本発明のマイクロプロセッサおよ
びリセット処理実行方法によれば、リセット処理の実行
情報を保持するリセットレジスタを備えることで、リセ
ット処理実行手段（起動プログラム）が、このリセット
レジスタを調査することにより、マイクロプロセッサ１
０の内蔵装置すべてと外部装置のすべてのリセットをお
こなうような第１のリセット処理（第１の初期化プログ
ラム）か、マイクロプロセッサ１０の内蔵装置すべてと
外部装置の一部（例えば、外部メモリモジュール９以外
の外部装置のみ）のリセットをおこなうような第２のリ
セット処理（第２の初期化プログラム）のいずれかの処
理を実行するかを選択でき、マイクロプロセッサに内蔵
される装置や外部接続される装置にうちリセット処理を
必要とする装置に対してのみリセット処理をおこなうこ
とができる。

【図面の簡単な説明】

【図１】実施の形態１にかかるマイクロプロセッサの概
略構成を示すブロック図である。

【図２】実施の形態１にかかるマイクロプロセッサのポ
ート回路の概略構成を示すブロック図である。

【図３】実施の形態１にかかるポート回路の切り換え部
の概略構成を示すブロック図である。

【図４】実施の形態２にかかるマイクロプロセッサのポ
ート回路の概略構成を示すブロック図である。

【図５】実施の形態２にかかるポート回路の第１の切り
換え制御部における切り換え部の概略構成を示すブロッ
ク図である。

【図６】実施の形態２にかかる切り換え部における入出
力選択部の概略構成を示すブロック図である。

【図７】実施の形態２にかかるポート回路の第２の切り
換え制御部における切り換え部の概略構成を示すブロッ
ク図である。

【図８】実施の形態３にかかるリセット処理実行方法を
示すフローチャートである。

【図９】従来のマイクロプロセッサの概略構成を示すブ
ロック図である。

【図１０】従来のポート回路の概略構成を示すブロック
図である。

【符号の説明】 ９ 外部メモリモジュール １０ マイクロプロセッサ １１ 内部バス １２ ＣＰＵ １３ 外部バス １４ ＲＯＭ １６ ＲＡＭ １８ リソース ２０ Ｉ／Ｏインターフェース ２１，５１ ポート回路 ２３ アドレスバッファ ２４ アドレスデコーダ ２５ データバッファ ２６ ポート制御部 ３０，６０ 切り換え制御部 ３０−０〜３０−３，６０−０〜６０−２７，６１−０
〜６１−３ 切り換え部 ＰＡ０〜ＰＡ３１ アドレスパッド ＰＣＳ０〜ＰＣＳ５ チップセレクトパッド ＰＤ０〜ＰＤ３１ データパッド ＰＣＸ０〜ＰＣＸｍ 制御信号パッド

Claims (12)

【特許請求の範囲】
1. 【請求項１】 外部バスを介して外部装置と接続するマ
   イクロプロセッサにおいて、 前記外部バスに接続され、アドレス信号またはチップセ
   レクト信号を出力する共用端子と、 前記共用端子をアドレス信号用端子として使用するか、
   または前記共用端子をチップセレクト信号用端子として
   使用するかを示すデータを保持するポート制御レジスタ
   を備え、前記ポート制御レジスタに保持されたデータに
   基づいて前記共用端子を前記アドレス信号用端子または
   前記チップセレクト信号用端子として使用するように選
   択的に設定するポート回路と、 を備えたことを特徴とするマイクロプロセッサ。
2. 【請求項２】 外部バスを介して外部装置と接続するマ
   イクロプロセッサにおいて、 前記外部バスに接続され、アドレス信号またはチップセ
   レクト信号を出力する共用端子と、 前記共用端子をアドレス信号用端子として使用するか、
   前記共用端子をチップセレクト信号用端子として使用す
   るか、アドレス信号を出力するアドレス端子および／ま
   たは前記共用端子をデータ入出力用端子として使用する
   かのいずれか一つを示すデータを保持するポート制御レ
   ジスタを備え、前記ポート制御レジスタに保持されたデ
   ータに基づいて、前記共用端子を前記アドレス信号用端
   子として、前記共用端子を前記チップセレクト信号用端
   子として、または、前記アドレス端子および／または前
   記共用端子を前記データ入出力用端子として使用するよ
   うに選択的に設定するポート回路と、 を備えたことを特徴とするマイクロプロセッサ。
3. 【請求項３】 最初のリセット解除がおこなわれた際に
   リセット実行信号を保持するリセットレジスタと、 リセット解除の実行が指示された際に、前記リセットレ
   ジスタに前記リセット実行信号が保持されていない場合
   には、前記リセットレジスタに前記リセット実行信号を
   書き込んで、すべての内蔵装置および前記外部装置の初
   期化をおこなう第１のリセット処理を実行し、前記リセ
   ットレジスタに前記リセット実行信号が保持されている
   場合には、前記リセットレジスタを初期化しない第２の
   リセット処理を実行するリセット処理実行手段と、 を備えたことを特徴とする請求項１または２に記載のマ
   イクロプロセッサ。
4. 【請求項４】 前記ポート回路は、リセット解除後の初
   期状態時に、前記共用端子を前記チップセレクト信号用
   端子として使用するように設定することを特徴とする請
   求項１〜３のいずれか一つに記載のマイクロプロセッ
   サ。
5. 【請求項５】 前記ポート回路は、リセット解除後の初
   期状態時に、前記共用端子を前記アドレス信号用端子と
   して使用するように設定することを特徴とする請求項１
   〜３のいずれか一つに記載のマイクロプロセッサ。
6. 【請求項６】 前記ポート回路は、リセット解除後の初
   期状態時に、前記リセット解除によるリセット処理が完
   了するまで、前記共用端子の使用を禁止することを特徴
   とする請求項１〜３のいずれか一つに記載のマイクロプ
   ロセッサ。
7. 【請求項７】 外部バスに接続され、アドレス信号また
   はチップセレクト信号を出力する共用端子を備えたマイ
   クロプロセッサの共用端子制御方法において、 前記共用端子をアドレス信号用端子として使用するか、
   または前記共用端子をチップセレクト信号用端子として
   使用するかを示すデータを保持する第１のステップと、 前記第１のステップにおいて保持されたデータに基づい
   て前記共用端子を前記アドレス信号用端子または前記チ
   ップセレクト信号用端子として使用するように選択的に
   設定する第２のステップと、 を含んだことを特徴とする共用端子制御方法。
8. 【請求項８】 外部バスに接続され、アドレス信号また
   はチップセレクト信号を出力する共用端子を備えたマイ
   クロプロセッサの共用端子制御方法において、 前記共用端子をアドレス信号用端子として使用するか、
   前記共用端子をチップセレクト信号用端子として使用す
   るか、アドレス信号を出力するアドレス端子および／ま
   たは前記共用端子をデータ入出力用端子として使用する
   かのいずれか一つを示すデータを保持する第１のステッ
   プと、 前記第１のステップにおいて保持されたデータに基づい
   て、前記共用端子を前記アドレス信号用端子として、前
   記共用端子を前記チップセレクト信号用端子として、ま
   たは、前記アドレス端子および／または前記共用端子を
   前記データ入出力用端子として使用するように選択的に
   設定する第２のステップと、 を含んだことを特徴とする共用端子制御方法。
9. 【請求項９】 外部バスに接続され、アドレス信号また
   はチップセレクト信号を出力する共用端子を備えたマイ
   クロプロセッサの共用端子制御方法において、 リセット解除をおこなう第１のステップと、 前記第１のステップによりリセットが解除された後の初
   期状態時に、前記共用端子をチップセレクト信号用端子
   として使用するように設定する第２のステップと、 を含んだことを特徴とする共用端子制御方法。
10. 【請求項１０】 外部バスに接続され、アドレス信号ま
    たはチップセレクト信号を出力する共用端子を備えたマ
    イクロプロセッサの共用端子制御方法において、 リセット解除をおこなう第１のステップと、 前記第１のステップによりリセットが解除された後の初
    期状態時に、前記共用端子をアドレス信号用端子として
    使用するように設定する第２のステップと、 を含んだことを特徴とする共用端子制御方法。
11. 【請求項１１】 外部バスに接続され、アドレス信号ま
    たはチップセレクト信号を出力する共用端子を備えたマ
    イクロプロセッサの共用端子制御方法において、 リセット解除をおこなう第１のステップと、 前記第１のステップによりおこなわれるリセット解除に
    よるリセット処理が完了するまで、前記共用端子の使用
    を禁止する第２のステップと、 を含んだことを特徴とする共用端子制御方法。
12. 【請求項１２】 外部バスを介して外部装置と接続する
    マイクロプロセッサのリセット処理実行方法において、 リセット解除の実行が指示された際に、リセット解除の
    実行情報が保持されるリセットレジスタにリセット解除
    がおこなわれたことを示すリセット実行信号が保持され
    ているかを判断する第１のステップと、 前記第１のステップにおいて前記リセットレジスタに前
    記リセット実行信号が保持されていない場合には、前記
    リセットレジスタに前記リセット実行信号を書き込ん
    で、すべての内蔵装置および前記外部装置の初期化をお
    こなう第１のリセット処理を実行し、前記リセットレジ
    スタに前記リセット実行信号が保持されている場合に
    は、前記リセットレジスタを初期化しない第２のリセッ
    ト処理を実行する第２のステップと、 を含んだことを特徴とするリセット処理実行方法。