JP2002287956A

JP2002287956A - マイクロコンピュータ

Info

Publication number: JP2002287956A
Application number: JP2001087370A
Authority: JP
Inventors: Tatsuya Mori; 達也毛利; Kensho Ogasawara; 憲昭小笠原
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】エージング効率の向上及び故障検出効率の向
上を図る。【解決手段】伝達された命令コードをデコードするこ
とによって演算処理に関する制御信号を生成するための
命令デコーダ１２１と、その出力に基づいて演算処理を
行う命令実行部とを含んでマイクロコンピュータが構成
されるとき、上記命令デコード部に、外部からのモード
指示に応じて、所定命令の動作を上記所定命令の本来の
動作とは異ならせて実行させるためのモードデコード部
１２１Ｂを設け、顧客システムのハードウェアに依存す
るようなプログラムであっても、エージングやＬＳＩテ
スターによるチップ選別時に、当該顧客プログラムをそ
のまま使えるようにすることで、エージング効率の向上
及び故障検出効率の向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、特にそれにおけるエージング効率の向上及び故障
検出効率の向上を図るための技術に関し、例えば機器組
込用のシングルチップマイクロコンピュータに適用して
有効な技術に関する。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
（単に「マイクロコンピュータ」という）は汎用の中央
処理装置とは設計思想面から区別される。これは、汎用
の中央処理装置がプロセッサの部分のみを一つの半導体
基板に集積するのに対して、マイクロコンピュータが中
央処理装置を中心としてプログラム保持用のメモリ（プ
ログラムメモリ）やデータ保持用のランダムアクセスメ
モリさらには入出力回路などを一つの半導体基板に集積
化されている点で異なる。中央処理装置とプログラムメ
モリとがチップ内で接続され、データバスがユーザに解
放されていない製品では、動作中に発生した不良個所が
外部から判別することが困難であり、また、デバイス試
験においては不良解析が困難とされる。

【０００３】上記プログラムメモリは、フラッシュメモ
リやマスクＲＯＭとされる。フラッシュメモリは、顧客
システムに実装した状態で記憶情報の書き換えが可能と
される。これに対してマスクＲＯＭは、製造過程におい
てマスクパターンによって情報の書き込みが行われるた
め、記憶情報の書き換えはできない。

【０００４】尚、マイクロコンピュータについて記載さ
れた文献の例としては、昭和５０年１１月３０日に株式
会社オーム社から発行された「ＬＳＩハンドブック（第
５４０頁〜）」がある。

【０００５】

【発明が解決しようとする課題】マイクロコンピュータ
応用機器においてマイクロコンピュータの劣化性不良が
発生することがある。かかる場合に顧客固有の動作環境
でエージングすることは、実動作によるエージングやＬ
ＳＩテスタによる選別が可能となるため、エージング効
率の向上及び故障検出効率の向上を図る上で有効と考え
られる。

【０００６】しかしながら、それについて本願発明者が
検討したところ、例えば、マイクロコンピュータを搭載
するエージングボードにおいては、実際の顧客システム
において発生する各種タイミング信号などを擬似的に生
成してそれをマイクロコンピュータに供給することがで
きないため、内蔵のプログラムメモリに格納されている
プログラムを使ってエージングすることは困難とされ
る。例えば顧客プログラムが、マイクロコンピュータの
ポート１におけるゼロビット目の状態を見て分岐するか
否かの判別が行われる場合、顧客のシステムが存在しな
い場合には、ポート１のゼロビット目の状態は固定的と
されてしまうため、例えばポート１のゼロビット目が論
理値“１”の場合に分岐条件が成立するものとすると、
ポート１のゼロビット目が論理値“０”に固定されてい
る場合には分岐されないため、分岐先ラベルの実行状態
をチェックすることができない。このため、顧客システ
ムのハードウェアに依存するようなプログラムは、エー
ジングやＬＳＩテスターによるチップ選別時に使うこと
ができない。

【０００７】本発明の目的は、顧客プログラムを使うこ
とによってエージング効率の向上及び故障検出効率の向
上を図るための技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、伝達された命令コードをデコー
ドすることによって演算処理に関する制御信号を生成す
るための命令デコード部と、上記命令デコード部によっ
て生成された制御信号に基づいて演算処理を行うための
命令実行部とを含んでマイクロコンピュータが構成され
るとき、上記命令デコード部に、外部からのモード指示
に応じて、所定命令の動作を上記所定命令の本来の動作
とは異ならせて実行させるための手段を設ける。

【００１１】上記手段によれば、顧客システムのハード
ウェアに依存するような所定命令については、モード変
更によって、上記所定命令の動作を当該命令の本来の動
作とは異ならせて実行させるようにしているので、顧客
システムのハードウェアに依存するようなプログラムで
あっても、エージングやＬＳＩテスターによるチップ選
別時に、当該顧客プログラムをそのまま使うことができ
る。このことが、顧客プログラムを使うことによってエ
ージング効率の向上及び故障検出効率の向上を達成す
る。

【００１２】また、上記命令デコード部は、入力された
命令コードをデコードするための第１デコード部と、外
部からのモード指示に応じて、上記第１デコード部のデ
コード結果を異なる命令のデコード結果に変換するため
の第２デコード部とを含んで構成することができる。

【００１３】このとき、プログラムが格納された不揮発
性メモリを内蔵し、この不揮発性メモリから命令コード
を読み出すように構成することができる。

【００１４】さらに、モード信号取り込み専用の外部端
子と、上記外部端子を介して介して取り込まれたモード
指示信号をデコードすることによってモード信号を得る
ためのシステムコントローラとを設けることができる。

【００１５】

【発明の実施の形態】図４には、本発明にかかるマイク
ロコンピュータの構成例が示される。

【００１６】図４に示されるマイクロコンピュータ１１
７は、特に制限されないが、自動車制御系システムに搭
載されるシングルチップマイクロコンピュータとされ、
フラッシュメモリＦＭＲＹ、システムコントローラ１
０、中央処理装置（ＣＰＵ）１２、ダイレクトメモリア
クセスコントローラ（ＤＭＡＣ）１３、バスコントロー
ラ（ＢＳＣ）１４、Ａ／Ｄ（アナログ／ディジタル）変
換器１５、ランダムアクセスメモリ（ＲＡＭ）１６、タ
イマ１７、シリアルコミュニケーションインタフェース
（ＳＣＩ）１８、第１乃至第９入出力ポートＩＯＰ１〜
ＩＯＰ９、クロック発生回路（ＣＰＧ）１９の機能ブロ
ックを含み、公知の半導体製造技術により単結晶シリコ
ン基板などの一つの半導体基板に形成される。

【００１７】上記ＣＰＵ１２やＤＭＡＣ１３などの各種
機能ブロックは、内部バスによって相互に接続される。
内部バスはアドレスバス・データバスの他、リード信
号、ライト信号、さらにバスサイズ信号、そしてシステ
ムクロックなどを含む制御バスなどによって構成され
る。内部アドレスバスには、ＩＡＢ、ＰＡＢが存在し、
内部データバスにはＩＤＢ、ＰＤＢが存在する。ＩＡ
Ｂ、ＩＤＢはフラッシュメモリＦＭＲＹ、ＣＰＵ１２、
Ａ／Ｄ変換器１５、ＲＡＭ１６、バスコントローラ１
４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続され
る。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイマ１
７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続され
る。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれバス
コントローラ１４でインタフェースされる。

【００１８】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により機能が選択されて使用される。外部ア
ドレス、外部データは、それぞれ、これらの入出力ポー
トに含まれる図示しないバッファ回路を介してＩＡＢ、
ＩＤＢに接続されている。バスコントローラ１４はＣＰ
Ｕ１２又はＤＭＡＣ１３の動作に呼応して、バスサイク
ルを構成する。

【００１９】外部端子として水晶振動子接続端子ＸＩ
Ｎ，ＸＯＵＴが設けられ、それはＣＰＧ１９に結合され
ている。クロック発生回路１９は所定周波数のシステム
クロックを発生し、マイクロコンピュータ１１７は上記
ＣＰＧ１９によって発生されるシステムクロックに同期
して動作する。

【００２０】ＣＰＵ１２は、特に制限されないが、８ビ
ット×１６本の汎用レジスタを有し、クロック発振器Ｃ
ＰＧ１９からのシステムクロックをタイムベースとし
て、所定の演算処理、及び各部の動作制御を行う。シス
テムクロックの立上がりから次の立上がりまでの１単位
をステートとするとき、メモリサイクル又はバスサイク
ルは２又は３ステートで構成される。特に制限されない
が、ＣＰＵ１２によって管理されるアドレス空間は６４
ｋバイト（Ｈ’００００〜Ｈ’ＦＦＦＦ）とされる
（Ｈ’は１６進表示を示す）。

【００２１】モード指示信号取り込み専用の外部端子Ｔ
Ｍが設けられ、上記システムコントローラ１０は、この
外部端子ＴＭを介して入力されるモード制御信号ＭＤ０
〜ＭＤｎをデコードすることによって、２ⁿ⁺¹本のモー
ド信号ｍｏｄｅ０〜２ⁿ⁺¹−１のうちの何れかを選択的
にアサートする。このモード信号によってＣＰＵ１２の
動作モードが決定される。

【００２２】ＤＭＡＣ１３は、ＣＰＵ１２の制御に基づ
いてデータの転送を行う。ＣＰＵ１２とＤＭＡＣ１３は
互いに排他的に内部バス・外部バスを使用してリード／
ライト動作を行う。ＣＰＵ１２またはＤＭＡＣ１３のい
ずれが動作するかの調停はバスコントローラ１４が行
う。

【００２３】Ａ／Ｄ変換器１５は、特に制限されない
が、内部バスを介して入力されたアナログ信号を逐次変
換方式によりディジタル信号に変換してそれを内部バス
に出力する。特に制限されないが、Ａ／Ｄ変換器１５
は、最大８チャンネルのアナログ入力を選択することが
できる。

【００２４】上記フラッシュメモリＦＭＲＹは、ＣＰＵ
１２で実行されるプログラムを格納するためのプログラ
ムメモリとされ、特に制限されないが、内部バスを介し
てＣＰＵ１２に結合されることにより、ＣＰＵ１２によ
るメモリアクセスが可能とされる。フラッシュメモリＦ
ＭＲＹは、ボードに搭載された状態で電気的に記憶情報
の書き換えが可能とされる。

【００２５】ＲＡＭ１６は、特に制限されないが、１ｋ
バイトの記憶容量を有するスタティック型ＲＡＭとされ
る。ＲＡＭ１６は、バスを介してＣＰＵ１２に結合さ
れ、ＣＰＵ１２によるランダムアクセスが可能とされ
る。ＲＡＭ１６には、ＣＰＵ１２によって実行されるプ
ログラムがロードされる。また、このＲＡＭ１６は、Ｃ
ＰＵ１２で行われる演算処理の作業領域などとして利用
される。

【００２６】タイマ１７は、ウォッチドックタイマ、１
６ビットフリーランニングタイマ、８ビットタイマ、Ｐ
ＷＭ（パルス幅変調）タイマなどの各種タイマを含み、
ＣＰＵ１２による演算処理において参照される。

【００２７】ＳＣＩ１８は、図示されない他のＬＳＩと
の間でシリアルデータの通信を行うための機能モジュー
ルで、調歩同期式モードによる通信と、クロック同期式
モードによる通信との選択が可能とされる。動作モード
の指定や、データフォーマットの指定、ビットレートの
設定及び送受信制御のための複数のレジスタと、送受信
のコントロール回路、及びバスインタフェースなどを含
んで成る。

【００２８】ＢＳＣ１４はＣＰＵ１２またはＤＭＡＣ１
３の動作に呼応して、バスサイクルを構成する。すなわ
ち、ＣＰＵ１２又はＤＭＡＣ１３の出力するアドレス、
リード信号、ライト信号、バスサイズ信号に基づき、バ
スサイクルを形成する。例えば、ＲＡＭ１６に相当する
アドレスをＣＰＵ１２が内部アドレスバスＩＡＢに出力
した場合、バスサイクルは１ステートとされ、バイト／
ワードサイズに拘らず、１ステートでリード／ライトが
行われるようになっている。タイマ１７、ＳＣＩ１８、
入出力ポートＩＯＰ１〜ＩＯＰ９に相当するアドレスを
ＣＰＵ１２が内部アドレスバスＩＡＢに出力した場合、
バスサイクルは３ステートとされ、内部アドレスバスＩ
ＡＢの内容が内部アドレスバスＰＡＢに出力され、バイ
ト／ワードサイズに拘らず、３ステートでリード／ライ
ト動作を行うようになっている。この制御はＢＳＣ１４
によって行われる。

【００２９】図７には、上記ＣＰＵ１２の構成例が示さ
れる。

【００３０】ＣＰＵ１２は、特に制限されないが、命令
デコーダ１２１、タイミングコントローラ１２２、演算
部１２５、命令レジスタ１２６、レジスタ群１２７、ス
タックポインタ１２８、プログラムカウンタ１２９、イ
ンクリメンタ及びデクリメンタ１３０、及びバッファ１
３１，１３２を含んで成る。

【００３１】演算部１２５は、内部バス１２３に結合さ
れ、この内部バス１２３を介して入力されたデータの演
算処理を行う。この演算処理結果は内部バス１２３へ出
力される。特に制限されないが、この演算部１２５は、
積算のためのアキュムレータや、データを一時的に保持
するための一時レジスタ、数値演算処理及び論理演算処
理を行うための算術論理演算ユニット（ＡＬＵ）などを
含んで成る。

【００３２】命令レジスタ１２６は、内部バス１２３に
結合され、データバス１２３を介して伝達された命令を
保持する。この命令レジスタ１２６の後段には命令デコ
ーダ１２１が配置される。

【００３３】命令デコーダ１２１は、上記命令レジスタ
１２６を介して伝達された命令をデコードする。このデ
コード結果は、タイミングコントローラ１２２へ伝達さ
れる。また、命令デコーダ１２１には、システムコント
ローラ１０からモード信号ｍｏｄｅ０〜２ⁿ⁺¹−１が入
力される。また、この命令デコーダ１２１においては、
後に詳述するように、上記モード信号ｍｏｄｅ０〜２
ⁿ⁺¹−１に従って、所定命令の動作をその命令本来の動
作とは異ならせて実行させるためのモードデコードが行
われる。

【００３４】タイミングコントローラ１２２は、上記命
令デコーダ１２１の出力信号に基づいてＣＰＵ１２の内
部及び外部の回路に対する制御信号をシステムクロック
に同期して出力する。この制御信号に基づいて、ＣＰＵ
１２の内部及び外部の回路が動作される。

【００３５】レジスタ群１２７は、複数の汎用レジスタ
を含んで成る。汎用レジスタは命令実行において一般的
な種々のデータを格納するのに使用される。

【００３６】プログラムカウンタ１２９は、現在実行中
のプログラムの命令アドレスを指示し、スタックポイン
タ１２８は、サブルーチン実行時の各種レジスタの内容
を退避するためのスタック領域の最上位を示す。スタッ
クポインタ１２８は、データがスタックにプッシュされ
るか、スタックからポップされる毎に１づつ増減され
る。

【００３７】インクリメンタ及びデクリメンタ１３０
は、アドレス信号のインクリメント及びデクリメントを
行う。インクリメンタ及びデクリメンタ１３０から出力
されたアドレス信号は、バッファ１３１，１３２を介し
てＣＰＵ１２の外部へ出力される。また、内部バス１２
３のデータは、バッファ１３１を介してＣＰＵ１２の外
部へ出力される。

【００３８】ここで、上記タイミングコントローラ１２
２と演算部１２５とが、本発明における命令実行部の一
例とされる。

【００３９】図１には上記命令デコーダ１２１の構成例
が示される。

【００４０】図１に示されるように、命令デコーダ１２
１は、命令レジスタ１２６を介して伝達される命令をデ
コードするための通常デコード部１２１Ａと、その後段
に配置され、上記通常デコード部のデコード結果を異な
る命令のデコード結果に変換するためのモードデコード
部１２１Ｂとを含んで成る。上記モードデコード部１２
１Ｂの出力信号Ａ０〜Ａ²ⁿ⁺¹−１は、この命令デコーダ
１２１でのデコード結果としてタイミングコントローラ
１２２へ伝達される。

【００４１】ここで、上記通常デコード部１２１Ａが本
発明における第１デコーダの一例とされ、上記モードデ
コード部１２１Ｂが本発明における第２デコーダの一例
とされる。

【００４２】図２には、上記命令デコーダ１２１の動作
例が示される。

【００４３】説明の便宜上、通常デコード部１２１Ａか
らのデコード結果として命令Ａのデコード結果が出力さ
れているものとする。システムコントローラ１０によっ
てモード信号ｍｏｄｅ０がアサートされた場合には、モ
ードデコード部１２１Ｂでのデコード処理は行われな
い。この場合、モードデコード部１２１Ｂからは、命令
Ａのデコード結果がそのまま出力される。

【００４４】これに対して、システムコントローラ１０
によってモード信号ｍｏｄｅ１がアサートされた場合に
は、モードデコード部１２１Ｂにおいて、上記命令Ａは
命令Ａ１のデコード結果に変更されてタイミングコント
ローラ１２２へ出力される。これにより、システムコン
トローラ１２２は、通常デコード部１２１Ａからのデコ
ード出力が命令Ａにかかるものであるにもかかわらず、
実際には命令Ａ１についてのデコード結果を受け、それ
に基づいて各部の動作制御を行う。換言すれば命令レジ
スタ１２６を介して命令Ａが取り込まれているにもかか
わらず、それを命令Ａ１として取り扱い、そのデコード
結果に基づいて処理が行われる。同様に、システムコン
トローラ１０によってモード信号ｍｏｄｅ２がアサート
された場合には、モードデコード部１２１Ｂにおいて、
上記命令Ａは命令Ａ２のデコード結果に変更されてタイ
ミングコントローラ１２２へ出力される。これにより、
システムコントローラ１２２は、通常デコード部１２１
Ａからのデコード出力が命令Ａにかかるものであるにも
かかわらず、実際には命令Ａ２についてのデコード結果
を受け、それに基づいて各部の動作制御を行う。また、
同様にシステムコントローラ１０によってモード信号ｍ
ｏｄｅ３がアサートされた場合には、上記命令Ａは命令
Ａ３のデコード結果に変更されてタイミングコントロー
ラ１２２へ出力される。

【００４５】図３には、上記命令デコーダ１２１の動作
例が実際の命令との関係で示される。

【００４６】「ＢＥＱ」は通常の条件分岐命令、「ＮＯ
Ｐ」は無操作命令、「ＢＲＡ」は強制分岐命令、「ＪＳ
Ｒ」はジャンプサブルーチン命令とされる。

【００４７】説明の便宜上、通常デコード部１２１Ａか
らのデコード結果として条件分岐命令ＢＥＱのデコード
結果が出力されているものとする。システムコントロー
ラ１０によってモード信号ｍｏｄｅ０がアサートされた
場合には、モードデコード部１２１Ｂでのデコード処理
は行われない。この場合、モードデコード部１２１Ｂか
らは、条件分岐命令ＢＥＱのデコード結果がそのまま出
力される。

【００４８】これに対して、システムコントローラ１０
によってモード信号ｍｏｄｅ１がアサートされた場合に
は、モードデコード部１２１Ｂにおいて、上記条件分岐
命令ＢＥＱは無操作命令ＮＯＰのデコード結果に変更さ
れてタイミングコントローラ１２２へ出力される。これ
により、システムコントローラ１２２は、通常デコード
部１２１Ａからのデコード出力が条件分岐命令ＢＥＱに
かかるものであるにもかかわらず、実際には無操作命令
ＮＯＰについてのデコード結果を受け、それに基づいて
各部の動作制御を行う。換言すれば命令レジスタ１２６
を介して条件分岐命令ＢＥＱが取り込まれているにもか
かわらず、それを無操作命令ＮＯＰとして取り扱い、そ
のデコード結果に基づいて処理が行われる。同様に、シ
ステムコントローラ１０によってモード信号ｍｏｄｅ２
がアサートされた場合には、モードデコード部１２１Ｂ
において、上記条件分岐命令ＢＥＱは強制分岐命令ＢＲ
Ａのデコード結果に変更されてタイミングコントローラ
１２２へ出力される。これにより、システムコントロー
ラ１２２は、通常デコード部１２１Ａからのデコード出
力が条件分岐命令にかかるものであるにもかかわらず、
実際には強制分岐命令ＢＲＡについてのデコード結果を
受け、それに基づいて各部の動作制御を行う。また、同
様にシステムコントローラ１０によってモード信号ｍｏ
ｄｅ３がアサートされた場合には、上記条件分岐命令Ｂ
ＥＱはジャンプサブルーチン命令ＪＳＲのデコード結果
に変更されてタイミングコントローラ１２２へ出力され
る。

【００４９】次に、上記構成のマイクロコンピュータ１
１７において実行される顧客プログラムと、モード変更
との関係について説明する。

【００５０】図５には、顧客プログラムの実行において
モード変更を伴わない場合が示される。

【００５１】この例では、メインプログラム５１から所
定のサブルーチンプログラム５２へジャンプし、その
後、メインプログラム５１の実行に戻される。

【００５２】メインプログラム５１におけるステップＳ
１においてサブルーチンプログラム５２におけるラベル
ＣＨＥＣＫ１へジャンプする命令（ＢＳＲＣＨＥＣＫ
１）が実行されることによって、サブルーチンプログラ
ム５２におけるラベルＣＨＥＣＫ１にジャンプされる。
そしてこのサブルーチンプログラム５２では、ステップ
Ｓ１１，Ｓ１２においてポート１のゼロビット目の状態
を見て分岐するか否かの判別が行われる。この判別にお
いて、条件分岐の条件が成立しないと判断された場合に
は、分岐せずにメインプログラム５１に戻り、ステップ
Ｓ２の処理が行われる。このステップＳ２は、先にサブ
ルーチン５２へジャンプしたときの次のステップとされ
る。また、上記サブルーチンプログラム５２におけるス
テップＳ１１，Ｓ１２の判別において、条件分岐の条件
が成立する場合には、ステップＳ１４において分岐した
ときの処理が実行され、しかる後にメインプログラム５
１の実行に戻される。

【００５３】ここで、図５に示されるような顧客プログ
ラムは、ステップＳ１１，Ｓ１２においてポート１のゼ
ロビット目の状態を見て分岐するか否かの判別が行われ
ており、顧客システムが存在しない場合には、ポート１
のゼロビット目の状態は固定的とされてしまう。例えば
ポート１のゼロビット目が論理値“１”の場合に分岐条
件が成立するものとすると、ポート１のゼロビット目が
論理値“０”に固定されている場合には分岐されないた
め、分岐先ラベルの実行状態をチェックすることができ
ない。換言すれば、顧客システムのハードウェアに依存
するようなプログラムは、エージングやＬＳＩテスター
によるチップ選別時に、顧客プログラムをそのまま使う
ことができない。

【００５４】これに対して、マイクロコンピュータ１１
７の外部からモード変更を行うことによって、顧客シス
テムのハードウェアに依存するような所定命令について
は、モード変更によって、上記所定命令の動作を、当該
命令の本来の動作とは異ならせて実行させるようにすれ
ば、顧客システムのハードウェアに依存するようなプロ
グラムであっても、エージングやＬＳＩテスターによる
チップ選別時に、当該顧客プログラムをそのまま使うこ
とができる。つまり、実動作に近い状態でエージングや
ＬＳＩテスタによる選別を行うことができるので、エー
ジング効率の向上及び故障検出効率の向上を図ることが
できる。

【００５５】図６には、顧客プログラムの実行において
モード変更を伴う場合が示される。

【００５６】図６に示されるプログラム実行が、図５に
示されるのと異なるのは、外部からの指示に応じてモー
ドｍｏｄｅ２がアサートされ、それによって条件分岐命
令ＢＥＱが、強制分岐命令ＢＲＡに変更されて実行され
ている点である。すなわち、サブルーチンプログラム５
２におけるステップＳ１２では、強制分岐命令ＢＲＡに
より、ラベルＳＹＯＲＩ１へ強制的に分岐され、ステッ
プＳ１４において分岐先の処理が行われてからステップ
Ｓ１５でメインプログラム５１の実行に戻される。

【００５７】モード変更を行わない場合には、ステップ
Ｓ１１，Ｓ１２においてポート１のゼロビット目の状態
を見て分岐するか否かの判別が行われるため、ポート１
のゼロビット目の状態によっては、ラベルＳＹＯＲＩ１
の処理を行うことができない場合が考えられるが、モー
ド変更を行うことによって、条件分岐命令ＢＥＱを強制
分岐命令ＢＲＡとして実行することによって、上記ラベ
ルＳＹＯＲＩ１の処理を行うことができる。

【００５８】上記の例によれば、以下の作用効果を得る
ことができる。

【００５９】（１）マイクロコンピュータ１１７の外部
からモード変更を行うことによって、顧客システムのハ
ードウェアに依存するような所定命令については、モー
ド変更によって、上記所定命令の動作を当該命令の本来
の動作とは異ならせて実行させるようにしているので、
顧客システムのハードウェアに依存するようなプログラ
ムであっても、エージングやＬＳＩテスターによるチッ
プ選別時に、当該顧客プログラムをそのまま使うことが
できる。つまり、マイクロコンピュータに内蔵されてい
るフラッシュメモリＦＭＲＹに格納されている顧客プロ
グラムをそのまま実行させることにより、実動作に近い
状態でエージングやＬＳＩテスタによる選別を行うこと
ができるので、エージング効率の向上及び故障検出効率
の向上を図ることができる。

【００６０】（２）モード指示信号ＭＤ０〜ＭＤｎを取
り込むための専用端子ＴＭを有するため、エージングや
ＬＳＩテスタによる選別において、上記専用端子を介し
てモード指示信号ＭＤ０〜ＭＤｎを容易に与えることが
できる。

【００６１】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６２】例えば、プログラムメモリには、フラッシ
ュメモリの他にマスクＲＯＭが適用されることもある。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である自動車
制御系システムに搭載されるマイクロコンピュータに適
用した場合について説明したが、本発明はそれに限定さ
れるものではなく、各種システムに搭載されるマイクロ
コンピュータに広く適用することができる。

【００６４】本発明は、少なくとも、命令コードをデコ
ードするための命令デコーダを含むことを条件に適用す
ることができる。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６６】すなわち、顧客システムのハードウェアに
依存するような所定命令については、モード変更によっ
て、所定命令の動作を当該命令の本来の動作とは異なら
せて実行させるようにしているので、顧客システムのハ
ードウェアに依存するようなプログラムであっても、エ
ージングやＬＳＩテスターによるチップ選別時に、当該
顧客プログラムをそのまま使うことができるため、エー
ジング効率の向上及び故障検出効率の向上を図ることが
できる。

【図面の簡単な説明】

【図１】本発明にかかるマイクロコンピュータに含まれ
る命令デコーダの構成例ブロック図である。

【図２】上記命令デコーダの動作例説明図である。

【図３】上記命令デコーダの動作例説明図である。

【図４】上記マイクロコンピュータの全体的な構成例ブ
ロック図である。

【図５】上記マイクロコンピュータによる顧客プログラ
ム処理についての説明図である。

【図６】上記マイクロコンピュータによる顧客プログラ
ム処理についての説明図である。

【図７】上記マイクロコンピュータに含まれるＣＰＵの
構成例ブロック図である。

【符号の説明】

１０システムコントローラ１２ＣＰＵ１３ＤＭＡＣ１４ＢＳＣ１５Ａ／Ｄ変換器１６ＲＡＭ１７タイマ１８ＳＣＩ１９ＣＰＧ５１メインプログラム５２サブルーチンプログラム１１７マイクロコンピュータ１２１命令デコーダ１２１Ａ通常デコード部１２１Ｂモードデコード部１２２タイミングコントローラ１２３内部バス１２５演算器１２６命令レジスタ１２７レジスタ群１２８スタックポインタ１２９プログラムカウンタ１３０インクリメンタ及びデクリメンタ１３１，１３２バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者小笠原憲昭北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内Ｆターム(参考） 5B033 BA02 BF04 FA00 5B048 AA12 CC06 FF01 5B062 GG05 JJ05

Claims

【特許請求の範囲】

【請求項１】伝達された命令コードをデコードするこ
とによって演算処理に関する制御信号を生成するための
命令デコード部と、上記命令デコード部によって生成さ
れた制御信号に基づいて演算処理を行うための命令実行
部とを含み、上記命令デコード部は、外部からのモード指示に応じ
て、所定命令の動作を上記所定命令の本来の動作とは異
ならせて実行させるための手段を含んで成ることを特徴
とするマイクロコンピュータ。
【請求項２】伝達された命令コードをデコードするこ
とによって演算処理に関する制御信号を生成するための
命令デコード部と、上記命令デコード部によって生成さ
れた制御信号に基づいて演算処理を行うための命令実行
部とを含み、上記命令デコード部は、入力された命令コードをデコー
ドするための第１デコード部と、外部からのモード指示に応じて、上記第１デコード部の
デコード結果を異なる命令のデコード結果に変換するた
めの第２デコード部と、を含んで成ることを特徴とする
マイクロコンピュータ。
【請求項３】プログラムが格納された不揮発性メモリ
と、上記不揮発性メモリから伝達された命令コードをデ
コードすることによって演算処理に関する制御信号を生
成するための命令デコード部と、上記命令デコード部に
よって生成された制御信号に基づいて演算処理を行うた
めの命令実行部と、を含み、上記命令デコード部は、入力された命令コードをデコー
ドするための第１デコード部と、外部からのモード指示に応じて、上記第１デコード部の
デコード結果を異なる命令のデコード結果に変換するた
めの第２デコード部と、を含んで成ることを特徴とする
マイクロコンピュータ。
【請求項４】モード信号取り込み専用の外部端子と、
上記外部端子を介して介して取り込まれたモード指示信
号をデコードすることによってモード信号を得るシステ
ムコントローラと、プログラムが格納された不揮発性メ
モリと、上記不揮発性メモリから伝達された命令コード
をデコードすることによって演算処理に関する制御信号
を生成するための命令デコード部と、上記命令デコード
部によって生成された制御信号に基づいて演算処理を行
うための命令実行部と、を含み、上記命令デコード部は、入力された命令コードをデコー
ドするための第１デコード部と、上記システムコントローラからのモード信号に応じて、
上記命令デコード部のデコード結果を異なる命令のデコ
ード結果に変換するための第２デコード部と、を含んで
成ることを特徴とするマイクロコンピュータ。