KR100318315B1 - 원칩마이크로컴퓨터 - Google Patents
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Abstract
본 발명은 원칩 마이크로 컴퓨터에 관한 것으로, 중앙처리장치 내에 별도의 테스트 경로를 마련하고, 테스트 모드에서 이 테스트 경로를 통하여 명령어가 수행되도록 함으로써 테스트 모드에서도 실제로 중앙처리장치를 경유한 것과 동일한 결과를 얻을 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 프로그램 메모리와 테스트모드 제어회로, 중앙처리장치가 데이타 명령어버스와 어드레스버스, 데이타버스에 의해 유기적으로 연결되어 이루어진다. 프로그렘 메모리에는 프로그램을 수행하는데 필요한 소정의 명령어가 저장된다. 테스트모드 제어회로는 테스트 모드일 때 논리값 0의 제어신호를 발생시키고, 정상동작 모드일 때 논리값 1의 제어신호를 발생시킨다. 중앙처리장치는 제어신호의 논리값이 0일 때 동작하여 프로그램 메모리에서 출력되는 명령어를 수행하여 그 결과를 데이타 버스로 전달하도록 이루어지는 제 1 연산경로와, 제어신호의 논리값이 1일 때 동작하여 프로그램 메모리에서 출력되는 명령어를 수행하여 그 결과를 데이타 버스로 전달하도록 이루어지는 제 2 연산경로를 갖는다.
Description
본 발명은 원칩 마이크로 컴퓨터에 관한 것으로, 특히 테스트 모드를 고려하여 설계된 원칩 마이크로 컴퓨터에 관한 것이다.
일반적으로 원칩 마이크로 컴퓨터는 중앙처리장치와 프로그램 메모리, 데이타 메모리 입출력 포트 등이 데이타 버스와 어드레스버스, 명령어 버스로 상호 유기적으로 연결되어 이루어진다.
도 1은 이와 같은 종래의 원칩 마이크로 컴퓨터를 나타낸 블로도이다. 도 1에 나타낸 것과 같이 중앙처리장치와 프로그램 메모리, 데이타 메모리 입출력 포트 등이데이타 버스와 어드레스버스, 명령어 버스로 상호 유기적으로 연결됨을 알 수 있다.
이와 같은 종래의 원칩 마이크로 컴퓨터는 정상동작 모드에서 다음과 같이 동작한다.
중앙처리장치(104)에서 특정 어드레스를 발생시키면, 이 어드레스가 어드레스버스를 통해 프로그램 메모리(102)에 전달된다. 프로그램 메모리(102)에서는 해당 어드레스의 명령어가 인출되어 명령어 버스를 통해 중앙처리장치(104)에 전달된다. 중앙처리장치(104)는 전달받은 명령어를 디코딩하여 임시 데이타를 발생시킨다. 중앙처리장치(104)에서 발생한 임시 데이타는 데이타 버스를 통하여 데이타 메모리 (106), 주변장치(108), 입출력포트(110) 등으로 전달된다.
테스트 모드에서는 다음과 같이 동작한다. 테스트를 수행하기 위한 명령어셋이 입출력포트(110)를 통하여 입력되면 명령어 버스를 통해 중앙처리장치(104)에 전달된다. 중앙처리장치(104)는 전달받은 명령어셋을 디코딩 한 다음 데이타 버스를 통하여 데이타 메모리(106), 주변장치(108)에 전달한다. 디코딩된 명령어셋을 통하여 중앙처리장치(104)와 데이타 메모리(106), 주변장치(108)의 테스트가 이루어지며, 테스트 결과는 다시 입출력포트(110)를 통하여 출력된다. 입출력포트(110)를 통하여 출력되는 테스트 결과를 통해 시스템의 이상유무를 검증한다.
프로그램 메모리 테스트 모드시에는 중앙처리장치(104)에서 초기값에서 시작하여 1씩 증가하는 어드레스를 발생시킨다. 중앙처리장치(104)에서 발생한 어드레스는 어드레스버스를 통하여 프로그램 메모리(102)에 전달된다. 프로그램 메모리(102)는해당 어드레스의 명령어를 순차적으로 출력한다. 프로그램 메모리(102)에서 출력된 명령어는 명령어 버스를 통해 입출력포트(110)에 전달된다. 입출력포트(110)를 통해 출력되는 명령어를 통해 프로그램 메모리(102)의 이상유무를 검증한다.
그러나 이와 같은 종래의 원칩 마이크로 컴퓨터는 프로그램 메모리를 테스트할 때 프로그램 메모리의 데이타를 명령어버스와 입출력 포트를 통하여 출력시켜서 이상 유무를 검증한다. 그러나 실제로 정상동작 모드에서는 프로그램 메모리의 데이타가 명령어버스와 중앙처리장치를 거쳐 출력되기 때문에 테스트 모드와 정상동작 모드에서 데이타 경로가 달라 정확한 테스트 결과를 기대할 수 없는 문제가 있다.
따라서 본 발명은 중앙처리장치 내에 별도의 테스트 경로를 마련하고, 테스트 모드에서 이 테스트 경로를 통하여 명령어가 수행되도록 함으로써 테스트 모드에서도 실제로 중앙처리장치를 경유한 것과 동일한 결과를 얻을 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 프로그램 메모리와 테스트모드 제어회로, 중앙처리장치가 데이타 명령어버스와 어드레스버스, 데이타버스에 의해 유기적으로 연결되어 이루어진다.
프로그렘 메모리에는 프로그램을 수행하는데 필요한 소정의 명령어가 저장된다. 테스트모드 제어회로는 테스트 모드일 때 논리값 0의 제어신호를 발생시키고, 정상동작 모드일 때 논리값 1의 제어신호를 발생시킨다. 중앙처리장치는 제어신호의 논리값이 0일 때 동작하여 프로그램 메모리에서 출력되는 명령어를 수행하여 그 결과를데이타 버스로 전달하도록 이루어지는 제 1 연산경로와, 제어신호의 논리값이 1일 때 동작하여 프로그램 메모리에서 출력되는 명령어를 수행하여 그 결과를 데이타 버스로 전달하도록 이루어지는 제 2 연산경로를 갖는다.
도 1은 종래의 원칩 마이크로 컴퓨터를 나타낸 블록도.
도 2는 본 발명에 따른 원칩 마이크로 컴퓨터를 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 202 : 프로그램 메모리 104, 204 : 중앙처리장치
106, 206 : 데이타 메모리 108, 208 : 주변장치
110, 210 : 입출력 포트 212 : 테스트 모드 제어회로
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 원칩 마이크로 컴퓨터를 나타낸 블록도이다.
도 2에 나타낸 바와 같이 본 발명에 따른 원칩 마이크로 컴퓨터는 프로그램 메모리 (202)와 중앙처리장치(204), 데이타 메모리(206), 주변장치(208), 입출력 포트 (210), 테스트모드 제어회로(212)가 명령어버스와 어드레스버스, 데이타버스에 의해 상호 유기적으로 연결된다.
이 가운데 중앙처리장치(204)에는 테스트 모드 데이터 경로(200)와 정상동작 모드 데이터 경로(201)가 구비된다.
테스트 모드 데이터 경로(200)는 프로그램 메모리 테스트 레지스터(214)와 멀티플렉서(216), 프로그래머블 로직 어레이(218), 프로그램 카운터(220)로 이루어진다. 정상동작 모드 데이터 경로(201)는 멀티플렉서(228)와 보조 레지스터(226), 산술논리연산부(224), 어큐뮬레이션 레지스터(222)로 이루어진다.
상술한 두 데이타 경로는 두 개의 멀티플렉서(216)(228)에 의해 각각 선택된다. 이 두 개의 멀티플렉서(216)(228)는 테스트 모드 제어회로(212)에서 출력되는 제어신호(CTRL)에 의해 제어된다. 테스트 모드일 때 제어신호(CTRL)의 논리값은 '0'이고, 정상동작 모드일 때 제어신호(CTRL)의 논리값은 '1'이다.
테스트 모드 데이타 경로(200)는 제어신호(CTRL)의 논리값이 0일 때 프로그램 메모리(202)에서 출력되는 명령을 수행하고, 수행 결과를 데이타 버스로 전달한다. 정상동작 모드 데이타 경로(201)는 제어신호(CTRL)의 논리값이 1일 때 프로그램 메모리(202)에서 출력되는 명령어를 수행하고, 수행 결과를 데이타 버스로 전달한다.
테스트 모드 데이타 경로(200)의 구성은 다음과 같다.
프로그램 메모리 테스트 레지스터(214)에는 "노 오퍼레이션(NO OPERATION)" 명령어가 저장된다.
제 1 멀티플렉서(216)는 테스트 모드 제어회로(212)에서 출력되는 제어신호(CTRL)에 의해 제어된다. 이 제 1 멀티플렉서(216)는 프로그램 메모리(202)의 테스트시에는 "노 오퍼레이션" 명령어를 프로그래머블 로직 어레이(218)로 출력하고 정상동작시에는 명령어 버스를 통하여 전달되는 명령어를 프로그래머블 로직 어레이(218)로 출력한다. 프로그래머블 로직 어레이(218)는 제 1 멀티플렉서(216)의 출력을 디코딩하여 출력한다.
프로그램 카운터(220)는 프로그래머블 로직 어레이(218)의 출력이 입력되면 해당 명령어의 카운트값을 1씩 증가시킨 다음 입력된 신호를 데이타 메모리(206)에 임시 저장하거나 주변장치(208) 또는 입출력포트(210)에 전달한다.
정상동작 모드 데이타 경로(201)는 다음과 같이 구성된다.
제 2 멀티플렉서(228)는 테스트 모드 제어회로(212)에서 출력되는 제어신호(CTRL)에 의해 제어된다. 이 제 1 멀티플렉서(228)는 정상동작시에는 데이타버스를 통해 전달되는 데이타를 출력하고, 테스트시에는 명령어버스를 통해 전달되는 명령어를출력한다.
보조 레지스터(226)는 데이타 버스에서 산술논리연산부(224)로 입력되는 데이타를 일시적으로 저장한다.
논리연산부(224)는 제 2 멀티플렉서(228)의 출력과 보조 레지스터(226)의 출력을 입력받아 소정의 산술 연산 및 논리 연산을 수행한다. 어큐뮬레이션 레지스터(222)는 논리연산부(224)에서 출력되는 연산결과를 누산하여 데이타버스에 전달한다.
이와 같이 구성되는 본 발명에 따른 원칩 마이크로 컴퓨터의 동작을 설명하면 다음과 같다.
본 발명에 따른 원칩 마이크로 컴퓨터는 테스트 모드에서도 데이터가 실제로 중앙처리장치를 경유한 것과 동일한 결과를 얻기 위한 것이다. 따라서 테스트 모드일때, 테스트 모드 제어 회로(212)에서 논리 0의 제어신호(CTRL)를 발생시키면 테스트 모드 데이터 경로(200)의 제 1 멀티플렉서(216)를 통해 프로그램 메모리 테스트 레지스터(214)에 저장되어 있는 '노 오퍼레이션' 명령어가 프로그래머블 로직 어레이(218)에 전달되고, 프로그램 카운터(220)의 값이 1만큼 증가한 뒤에 해당 명령어에 따른 제어 동작이 수행된다. 이때 정상동작 모드 데이터 경로(201)의 제 2 멀티플렉서(228)는 명령어 버스를 통해 전달되는 데이터를 선택하여 논리 연산부(224)에 전달한다. 논리 연산부(224)는 제 2 멀티플렉서(228)의 데이터와 보조 레지스터 (226)의 데이터를 연산하여 그 연산 결과를 어큐뮬레이션 레지스터(222)에 저장한다.
테스트 모드 제어 회로(212)에서 논리 1의 제어신호(CTRL)를 발생시키면 테스트 모드 데이터 경고(200)의 제 1 멀티플렉서(216)를 통해 명령어 버스의 명령어가 프로그래머블 로직 어레이(218)에 전달되고, 프로그램 카운터(220)의 값이 1만큼 증가한 뒤에 해당 명령어에 따른 제어 동작이 수행된다. 이때 정상동작 모드 데이터 경로(201)의 제 2 멀티플렉서(228)는 데이터 버스를 통해 전달되는 데이터를 선택하여 논리 연산부(224)에 전달한다. 논리 연산부(224)는 제 2 멀티플렉서(228)의 데이터와 보조 레지스터(226)의 데이터를 연산하여 그 연산 결과를 어큐뮬레이션 레지스터(222)에 저장한다.
상술한 바와 같이, 본 발명에 따른 원칩 마이크로 컴퓨터는 중앙처리장치 내에 별도의 테스트 경로를 마련하고, 테스트 모드에서 이 테스트 경로를 통하여 명령이 수행되도록 함으로써 테스트 모드에서도 실제로 중앙처리장치를 경유한 것과 동일한 결과를 얻을 수 있는 효과를 제공한다.
Claims (1)
- 명령어버스와 어드레스버스, 데이타버스에 의해 유기적으로 연결되며;프로그램을 수행하는데 필요한 소정의 명령어가 저장되는 프로그램 메모리와;테스트 모드일 때 논리값 0의 제어신호를 발생시키고, 정상동작 모드일 때 논리값 1의 제어신호를 발생시키는 테스트모드 제어회로와;"노 오퍼레이션" 명령어가 저장되는 프로그래 메모리 테스트 레지스터와,상기 테스트 모드 제어회로에서 출력되는 제어신호에 의해 제어되며, 프로그램 메모리의 테스트시에는 상기 "노 오퍼레이션" 명령어를 프로그래머블 로직 어레이로 출력하고 정상동작시에는 명령어 버스를 통하여 전달되는 명령어를 프로그래머블 로직 어레이로 출력하는 제 1 멀티플렉서와, 상기 제 1 멀티플렉서의 출력을 디코딩하여 출력하는 프로그래머블 로직 어레이와, 상기 프로그래머블 로직 어레이의 출력이 입력되면 해당 명령어의 카운트값을 1씩 증가시킨 뒤 입력된 신호를 데이타 메모리에 임시 저장하거나 주변장치 또는 입출력포트에 전달하는 프로그램 카운터를 포함하여 이루어져 상기 제어신호의 논리값이 0일 때 동작하여 상기 프로그램 메모리에서 출력되는 명령어를 수행하여 그 결과를 상기 데이타 버스로 전달하도록 이루어지는 제 1 연산경로와;상기 테스트 모드 제어회로에서 출력되는 상기 제어신호에 의해 제어되며, 정상동작시에는 상기 데이터버스를 통해 전달되는 데이타를 출력하고, 테스트시에는 명령어버스를 통해 전달되는 명령어를 출력하는 제 2 멀티플렉서 및 보조 레지스터와,상기 제 2 멀티플렉서의 출력과 상기 보조 레지스터의 출력을 입력받아 소정의 산술 연산 및 논리 연산을 수행하는 산술논리연산부와, 상기 산술논리연산부에서 출력되는 연산결과를 누산하여 데이타버스에 전달하는 어큐뮬레이션 레지스터를 포함하여 이루어져 상기 제어신호의 논리값이 1일 때 동작하여 상기 프로그램 메모리에서 출력되는 명령어를 수행하여 그 결과를 상기 데이타 버스로 전달하도록 이루어지는 제 2 연산경로를 갖는 중앙처리장치를 포함하여 구성된 원칩 마이크로 컴퓨터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980043582A KR100318315B1 (ko) | 1998-10-19 | 1998-10-19 | 원칩마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980043582A KR100318315B1 (ko) | 1998-10-19 | 1998-10-19 | 원칩마이크로컴퓨터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000026165A KR20000026165A (ko) | 2000-05-15 |
| KR100318315B1 true KR100318315B1 (ko) | 2002-04-22 |
Family
ID=19554439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980043582A KR100318315B1 (ko) | 1998-10-19 | 1998-10-19 | 원칩마이크로컴퓨터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100318315B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399068B1 (ko) * | 2001-04-25 | 2003-09-26 | 주식회사 하이닉스반도체 | 마이크로 컨트롤러 유닛의 효율적인 테스트 방법 |
-
1998
- 1998-10-19 KR KR1019980043582A patent/KR100318315B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399068B1 (ko) * | 2001-04-25 | 2003-09-26 | 주식회사 하이닉스반도체 | 마이크로 컨트롤러 유닛의 효율적인 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000026165A (ko) | 2000-05-15 |
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