KR200181133Y1

KR200181133Y1 - 중앙 처리 장치

Info

Publication number: KR200181133Y1
Application number: KR2019990026594U
Authority: KR
Inventors: 허동석
Original assignee: 엘지정보통신주식회사
Priority date: 1999-11-30
Filing date: 1999-11-30
Publication date: 2000-05-15

Abstract

본 고안은 중앙 처리 장치를 사용하는 하드웨어 보드 및 소프트웨어 개발시에 직렬 또는 병렬 포트를 사용하여 각종 입출력 신호들을 컴퓨터에 기록함으로써 프로그램에 대한 디버깅을 효율적으로 수행할 수 있도록 한 중앙 처리 장치에 관한 것이다. 이와 같은 본 고안에 따른 중앙 처리 장치는 레지스터부와, 메모리부와, 제어부로 구성되는 중앙 처리장치에 있어서, 상기 레지스터부, 메모리부 및 제어부로부터 출력되는 각 신호를 입력받아 저장하는 신호 저장부와, 상기 신호 저장부에 저장된 신호들 중에서 디버깅할 신호를 선택적으로 검출하여 출력하는 신호 제어부를 포함하여 구성됨으로서, 개발단계에서 디버깅 로직이 추가된 구조를 이용하여 단기간에 제품을 개발하여 시장에 내놓아야 하는 개발자들에게 각종 디버깅, 검증시간을 줄여주고 편리함을 제공하기 때문에 개발 기간을 단축시키는 효과가 있다.

Description

중앙 처리 장치{Central Processing Unit}

본 고안은 중앙 처리 장치를 사용하는 하드웨어 보드 및 소프트웨어 개발시에 직렬 또는 병렬 포트를 사용하여 각종 입출력 신호들을 컴퓨터에 기록함으로써 프로그램에 대한 디버깅을 효율적으로 수행할 수 있도록 한 중앙 처리장치에 관한 것이다.

일반적으로, 중앙처리장치는 컴퓨터의 핵심 구성요소로서 사람의 두뇌에 해당한다. 프로세서라고도 불리우는 중앙 처리 장치(Central Processing Unit ; 이하 CPU라 약칭함)는 컴퓨터의 종류를 총칭하는데 사용되며, X86 계열 컴퓨터는 일반적으로 컴퓨터가 인텔(Intel)사의 80X86 계열의 집적회로를 중앙 처리 장치로 사용하고 있다는 것을 의미한다.

이와 같은 종래의 범용 중앙 처리 장치(CPU)의 구조는 다음과 같다.

도 1은 종래의 중앙처리 장치의 구조를 나타낸 도면이다.

도 1을 참조하면, 종래의 중앙 처리 장치(CPU)는 크게 제어부, 연산부(12), 레지스터부(10, 13)로 구성된다.

제어부(14)는 주기억 장치에 저장되어 있는 프로그램의 명령어들을 차례대로 수행하기 위하여 기억 장치, 연산 장치 또는 입출력장치(I/O device)에 제어신호를 전송하거나 이들 장치로부터 신호를 받아서 수행할 다음 동작을 결정하는 부분이다. 연산부(12)는 데이터에 대한 연산을 수행하는 부분이다. 연산부(12)의 동작은 사칙 산술 연산과 AND/OR/NOT의 논리연산작업을 수행한다.

레지스터부는 중앙 처리 장치(CPU)가 동작하면서 필요한 데이터나 발생된 상황 및 결과 등을 저장하는 중앙 처리 장치 내의 임시 기억 장소이다.

도 1에 도시한 바와 같이, 레지스터부는 입력되는 데이터를 임시 저장하여 스택 메모리부(11) 및 외부 장치와의 데이터 전송을 수행하는 데이터 레지스터부(10)와, 중앙 처리 장치(CPU)의 상태를 나타내기 위해 사용되는 저장장소로 사용되는 상태 레지스터부(13)으로 구성되어 있다.

이와 같은 구성으로 이루어진 중앙 처리 장치(CPU)는 외부 메모리에 저장되어 있는 각종 응용 프로그램에 따라 명령을 수행하고 출력하는 기능을 갖는다.

그러나 이와 같은 종래의 중앙 처리 장치(CPU)는 단순히 짜여진 프로그램에 의해 순서대로 명령을 수행하는 기능만을 가질뿐이며, 중앙 처리 장치(CPU)를 사용하여 하드웨어(Hardware)나 소프트웨어(Software)를 개발하는데 편리성을 주는 디버깅부나 범용 인터페이스를 구비하지 않으므로서, 개발단계에서 프로그램상의 디버깅(Debugging)시에는 복잡하고 고가인 각종 마이크로 프로세서 개발 시스템(Micro Processor Development System) 장비를 사용해야하는 단점이 있다.

본 고안은 상기와 같이 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 중앙 처리 장치를 사용하는 하드웨어 보드 및 소프트웨어 개발시에 직렬 또는 병렬 포트를 사용하여 각종 입출력 신호들을 컴퓨터에 기록함으로써 프로그램에 대한 디버깅을 효율적으로 수행할 수 있도록 한 중앙 처리 장치를 제공하기 위한 것이다.

이와 같은 본 고안에 따른 중앙 처리 장치는 레지스터부와, 메모리부와, 제어부로 구성되는 중앙 처리장치에 있어서, 상기 레지스터부, 메모리부 및 제어부로부터 출력되는 각 신호를 입력받아 저장하는 신호 저장부와, 상기 신호 저장부에 저장된 신호들 중에서 디버깅할 신호를 선택적으로 검출하여 출력하는 신호 제어부를 포함하여 구성된다.

도 1은 종래의 중앙처리 장치의 구조를 나타낸 도면.

도 2는 본 고안에 따른 디버깅 로직이 포함된 중앙 처리 장치의 구조를 나타낸 도면.

도 3은 본 고안에 따른 중앙 처리 장치에 포함된 디버깅부의 상세 구조를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 데이터 레지스터부 21 : 스택 메모리부

22 : 연산부 23 : 상태 레지스터부

24 : 제어부 25 : 디버깅부

31 : 신호 랫치 및 저장부 32 : 멀티플렉서 및 데이터 전송 제어부

이하, 본 고안에 따른 의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 고안에 따른 디버깅부가 포함된 중앙 처리 장치의 구조를 나타낸 도면이다.

도 2를 참조하면, 본 고안에 따른 중앙 처리 장치(CPU)는 종래 기술에서 언급한 구성 요소인 연산부(22), 제어부(24), 레지스터부로 구성되는 것은 동일하다.

제어부(24)는 주기억 장치에 저장되어 있는 프로그램의 명령어들을 차례대로 수행하기 위하여 기억 장치, 연산 장치 또는 입출력장치(I/O device)에 제어신호를 전송하거나 이들 장치로부터 신호를 받아서 수행할 다음 동작을 결정하는 부분이다. 연산부(22)는 데이터에 대한 연산을 수행하는 부분이다. 연산부(12)의 동작은 사칙 산술 연산과 AND/OR/NOT의 논리연산작업을 수행한다.

이에 따른 작업의 종류와 처리되는 데이터의 선택은 명령어에 따라 제어부에서 결정한다.

이와 같은 레지스터부는 입력되는 데이터를 임시 저장하여 스택 메모리부(21) 및 외부 장치와의 데이터 전송을 수행하는 데이터 레지스터부(20)와, 중앙 처리 장치(CPU)의 상태를 나타내기 위해 사용되는 저장장소로 사용되는 상태 레지스터부(23)으로 구성되어 있다.

본 고안에서는 이와 같은 구성으로 이루어진 중앙 처리 장치(CPU)를 사용하여 하드웨어 및 소프트웨어를 개발시에 프로그램 상의 디버깅 역할을 수행하는 디버깅부(Debugging Logic)(25)를 추가로 구비한다.

디버깅부에 대한 상세한 구조를 참조한 도 3을 통해 구체적으로 설명한다.

도 3은 본 고안에 따른 중앙 처리 장치에 포함된 디버깅부의 상세 구조를 나타낸 도면이다.

도 3을 참조하면, 디버깅부(Debugging Logic)는 중앙 처리 장치(CPU) 내부에 구비된 각 구성 요소들간의 전송로인 내부 노드(Internal Node)들의 신호를 랫치(Latch)해서 저장하는 신호 랫치 및 저장부(Signal Latch & Store Logic)(31)와, 저장된 신호들 중에서 사용자가 모니터링 하고자 하는 신호만을 선택하여 디버깅 포트(Debugging Port)로 전달해주는 멀티플렉서 & 데이터 전송 제어부(MUX & Data Transfer Control Logic)(32)로 구성된다.

중앙 처리 장치(CPU)의 입출력 데이터 전송로인 입출력(I/O) 핀(Pin)들을 내부에서도 별도로 라우팅하여 내부 노드(Internal Node)를 통해 디버깅부(Debugging Logic)로 연결한다.

이와 같은 내부 노드(Internal Node)를 통해 입력되는 각각의 신호들은 신호 랫치 및 저장부(Signal Latch & Store Logic)(31)에 저장되고, 저장된 신호는 멀티플렉서 & 데이터 전송 제어부(MUX & Data Transfer Control Logic)(32)로 전송된다. 멀티플렉서 & 데이터 전송 제어부(MUX & Data Transfer Control Logic)(32)로 전송된 신호중에서 디버깅을 수행하기 위하여 개발자가 모니터링 하고자하는 신호만을 멀티플렉싱(Multiplexing)하여 이를 개인용 컴퓨터를 통해 디버깅 내용을 기록할 수 있도록 데이터를 제어한다.

개발자가 운용하는 컴퓨터에서는 제어된 데이터를 수신받아 디버깅 내용을 파형으로 디스플레이하여 개발자에게 제공한다.

이상에서 설명한 바와 같은 본 고안에 따르면 다음과 같은 효과가 있다.

본 고안에 따른 중앙 처리 장치(CPU)는 종래의 중앙 처리 장치(CPU)가 단순히 짜여진 프로그램에 의해 순서대로 명령을 수행하던 기능을 개선하여 하드웨어(Hardware)나 소프트웨어(Software)를 개발시에 필요한 디버깅부 및 범용 인터페이스를 구비함으로써, 개발단계에서 디버깅 로직이 추가된 구조를 이용하여 단기간에 제품을 개발하여 시장에 내놓아야 하는 개발자들에게 각종 디버깅, 검증시간을 줄여주고 편리함을 제공하기 때문에 개발 기간을 단축시키는 효과가 있다.

Claims

레지스터부와, 메모리부와, 제어부로 구성되는 중앙 처리장치에 있어서,

상기 레지스터부, 메모리부 및 제어부로부터 출력되는 각 신호를 입력받아 저장하는 신호 저장부와,

상기 신호 저장부에 저장된 신호들 중에서 디버깅할 신호를 선택적으로 검출하여 출력하는 신호 제어부를 포함하여 구성되는 것을 특징으로 하는 중앙 처리 장치.