JPH06250857A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 タイマ，暴走監視，バックアップロジックの
機能を備えながら、周辺回路の簡素化・低価格化を実現
する。 【構成】 複数のプログラムを数サイクルごとに一定時
分割で切り替えながら並行処理する機能を備え、切り替
え時に、前記プログラムに含まれる命令が実行途中であ
った場合、命令の途中状態を保留してプログラムが切り
替えられ、当該命令が含まれるプログラムの次の実行サ
イクル時に、前記途中状態より実行を開始し、前記命令
の必要サイクル数によらず、一定サイクル分割比で切り
替える。また、特定のプログラムの分岐命令を禁止し所
定のアドレスまで固定ループ実行として、他のプログラ
ムの暴走監視及びタイマ機能の少くとも一方のルーチン
を組込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のタスクのプログ
ラムを時分割並行処理する機能を備えたマイクロコンピ
ュータに関するものである。

【０００２】

【従来の技術】近年のマイクロコンピュータにおいて
は、複数のタスクを並行処理するために、例えば、特開
昭５８−１５５４０６号公報、特開昭５９−１９１６５
４号公報等に記載されているように、複数のタスクの処
理をレジスタカウンタやマルチプレクサにより順次切り
替えることで、複数のタスクを時分割並行処理するよう
にしたものがある。

【０００３】

【発明が解決しようとする課題】上記従来構成では、タ
スクの実行時に経過時間を知らせて定時間処理を行わせ
るために、専用のハードタイマを備える必要がある。し
かも、各タスクのプログラムの暴走を監視するために、
ウォッチドッグタイマ等の暴走監視ロジックを外部に構
成する必要があり、上述した事情と相俟って、マイクロ
コンピュータの周辺回路が複雑化して、製品が大型化・
高価格化するという欠点がある。

【０００４】本発明はこのような事情を考慮してなされ
たもので、その目的は、タイマ又は暴走監視の機能を備
えながら、周辺回路の簡素化・低価格化・設計変更の容
易化を実現できるマイクロコンピュータを提供すること
にある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマイクロコンピュータは、複数のプログラ
ムを数サイクルごとに一定時分割で切り替えながら並行
処理する機能を備え、切り替え時に、前記プログラムに
含まれる命令が実行途中であった場合、命令の途中状態
を保留してプログラムが切り替えられ、当該命令が含ま
れるプログラムの次の実行サイクル時に、前記途中状態
より実行を開始し、前記命令の必要サイクル数によら
ず、一定サイクル分割比で切り替え可能な構成としたも
のである。この場合、前記複数のプログラムのうちの特
定のプログラムについて、分岐命令を禁止し、スタート
アドレスから所定のアドレスまで固定ループ実行する構
成とすると共に、前記特定のプログラムに、他のプログ
ラムの暴走監視とタイマ機能の少なくとも一方のルーチ
ンを組み込んだ構成としても良い。

【０００６】

【作用】上記構成によれば、複数のプログラムは、時間
的独立性が確保される。また、特定のタスク（以下「Ｌ
タスク」という）のプログラムは、プログラム暴走に至
る危険性のある分岐命令の無い固定ループ化されたプロ
グラムで構成されているので、このＬタスクはプログラ
ム暴走・デッドロックに至るおそれはなく、決められた
プログラムを繰り返し実行するようになる。そして、こ
のＬタスクに他のタスク（以下「Ａタスク」という）の
プログラムの暴走監視とタイマ機能の少なくとも一方の
機能を持たせているので、ＬタスクによってＡタスクの
プログラム暴走を監視し又はタイマ演算を行わせること
ができ、周辺回路における暴走監視ロジック又はハード
タイマや割込みロジックを省略することができる。ま
た、設計変更の容易性も同時に実現できる。

【０００７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。本実施例のマイクロコンピュータは、例えばワ
ンチップマイクロコンピュータにより構成され、ＣＰＵ
１１と、ＲＯＭにより構成されたプログラムメモリ１２
と、ＲＡＭにより構成されたデータメモリ１３と、Ｉ／
Ｏブロック１４（入出力ピン）と、後述するＣＰＵ切替
信号（クロック信号）を発生するタイミングジェネレー
タ（図示せず）と、データを送受信するデータバス１５
と、アドレス信号を送受信するアドレスバス１６と、リ
ード信号とライト信号をそれぞれ送受信するコントロー
ルバス１７，１８とを備えている。

【０００８】上記ＣＰＵ１１は、例えば、２種類のタス
ク（Ｌタスク，Ａタスク）を時分割で並行にパイプライ
ン処理するために、２つのアドレスレジスタ１９，２０
と２つの演算レジスタ２１，２２を備え、これらアドレ
スレジスタ１９，２０と演算レジスタ２１，２２をタイ
ミングジェネレータにより発生したＣＰＵ切替信号によ
り交互に切り替えることで、見掛上、２つのＣＰＵを交
互に切り替えて動作させるように機能する。この場合、
一方のアドレスレジスタ１９と演算レジスタ２１がＣＰ
Ｕ０用（Ｌタスク用）のレジスタとなり、他方のアドレ
スレジスタ２０と演算レジスタ２２がＣＰＵ１用（Ａタ
スク用）のレジスタとなる。これらアドレスレジスタ１
９，２０の切替えに応じてプログラムカウンタ２３の値
（次にフェッチする命令のアドレス）が更新され、この
プログラムカウンタ２３からＣＰＵ０用（Ｌタスク用）
とＣＰＵ１用（Ａタスク用）のアドレス信号が交互にプ
ログラムメモリ１２に出力される。

【０００９】また、ＣＰＵ１１内には、プログラムメモ
リ１２から読み込まれた命令の属するタスクの種類を判
別してそのエラーを検出するエラー検出回路２４と、こ
のエラー検出回路２４を通過した命令をデコード（解
読）する命令デコーダ・命令シーケンサ２５が設けら
れ、この命令デコーダ・命令シーケンサ２５によりデコ
ードした命令の内容に応じて、演算器２６（ＡＬＵ）で
演算レジスタ２１，２２を用いて演算したり、リード信
号又はライト信号をコントロールバス１７，１８に出力
するようになっている。

【００１０】一方、プログラムメモリ１２内には、ＣＰ
Ｕ０用（Ｌタスク用）のプログラム領域２７と、ＣＰＵ
１用（Ａタスク用）のプログラム領域２８と、テーブル
即値データ領域２９とが設けられている。本実施例で
は、ＣＰＵ０用のプログラム領域２７に格納されたＬタ
スクのプログラムが、特許請求の範囲に記載した“特定
のプログラム”に該当し、プログラム暴走に至る危険性
のある分岐命令が禁止され且つ固定ループ化されたプロ
グラムで構成されている。これにより、Ｌタスクのプロ
グラムの実行時には０番地から実行を開始し、１番地，
２番地，３番地，…と順々に命令を実行していき、その
後、所定番地まで行くと、プログラムカウンタ２３がオ
ーバーフローして０番地に戻り、以後、上述した番地順
の命令実行を繰り返すようになる。また、このＬタスク
は、命令が全て１ワード命令に固定されている。この理
由は、命令のワード数が固定されていない命令体系（例
えば１ワード命令もあれば、２ワード命令もあるという
命令体系）では、２ワード命令を読み間違えて１ワード
命令と解釈した場合に、次のワードは本来の命令ではな
いので、何を実行するか分からないからである。

【００１１】このＬタスクは、シーケンス制御の処理を
行うのに適し、そのプログラム中に、他のタスクである
Ａタスクの暴走監視用のルーチンと、システムのフェイ
ルセーフを成立させるためのバックアップシーケンス用
のルーチンが含まれている。更に、このＬタスクは、固
定ループ動作によるタイマとしての機能も備え、例えば
インクリメント命令又はデクリメント命令を実行させて
そのカウント値が所定の設定値に達したときに、Ａタス
クの処理に割込みを発生させることで、タイマ割込みと
等価な定時間処理が可能となっている。

【００１２】一方、Ａタスクは、Ｌタスクで禁止されて
いる分岐命令も許容されており、例えば複雑な解析処理
・数値処理に適している。このＡタスクについても、Ｌ
タスクと同じく、命令が全て１ワード命令に固定されて
いる。このＡタスクとＬタスクは、１ワード内にオペコ
ードとオペランド（アドレス）の両方が割り付けられて
いる。

【００１３】また、図２に示すように、プログラムメモ
リ１２内のＣＰＵ０・ＣＰＵ１のプログラム領域２７，
２８に格納されたＬタスク・Ａタスクのプログラムの各
命令には、タスクの種類を判別するタスク判別ビット３
０が例えばＭＳＢ（最上位ビット）に設けられている。
本実施例では、タスク判別ビット３０をパリティビット
とし、Ｌタスクを奇数パリティ、Ａタスクを偶数パリテ
ィとしている。この場合、タスク判別のみではなく、命
令コードチェックも実施できる。

【００１４】これに対応して、ＣＰＵ１１内には、プロ
グラムメモリ１２から読み込まれた命令の属するタスク
の種類をパリティチェックにより判別してそのエラーを
検出するエラー検出回路２４が設けられている。このエ
ラー検出回路２４は、ノイズ等の予期せぬ原因により誤
って他のタスクを実行し始めようとしているか否かを検
出するもので、図３に示すように、タスク判別回路３
１，エラーフラグ回路３２，ノーオペレーション（ＮＯ
Ｐ）コード回路３３，ハイアクティブ型・ローアクティ
ブ型の両トランスファゲート３４，３５から構成されて
いる。

【００１５】上記タスク判別回路３１は、プログラムメ
モリ１２から読み込まれた命令の属するタスクの種類を
パリティチェックにより判別し（即ち奇数パリティであ
ればＬタスク、偶数パリティであればＡタスクと判別
し）、この判別結果をＣＰＵ切替信号と比較して、エラ
ーが発生しているか否かを判定し、もし、エラーが発生
していれば、エラーフラグ回路３２へエラー信号（ハイ
レベル信号）を出力し、エラーが発生しているタスクの
アドレスレジスタ１９，２０をリセットする。この際、
エラー信号（ハイレベル信号）を、両トランスファゲー
ト３４，３５のコントロール端子にも与えて、ハイアク
ティブ型のトランスファーゲート３４をオンさせ、ＮＯ
Ｐコード回路３３から命令デコーダ・命令シーケンサ２
５へＮＯＰコードの信号を出力する一方、ローアクティ
ブ型のトランスファーゲート３５をオフさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を阻止す
る。このため、ノイズ等の予期せぬ原因により誤って他
のタスクのアドレスに分岐してその命令を実行し始めよ
うとした場合には、即座に１命令サイクルでＮＯＰとす
ることができて、メモリデータ，ポートデータ等の破壊
を未然に防止できる。

【００１６】一方、エラーが発生していない場合には、
タスク判別回路３１の出力をローレベルに維持して、ハ
イアクティブ型のトランスファーゲート３４をオフさ
せ、ＮＯＰコードの通過を阻止する一方、ローアクティ
ブ型のトランスファーゲート３５をオンさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を許容する
ものである。

【００１７】ところで、従来構成のものでは、多ワード
命令構成の場合、オペコード・オペランドの誤認識が、
プログラム暴走やデータメモリ内の重要情報の大量破壊
を招く原因となっていた。また、アドレスエラー等によ
り、プログラムアドレスがテーブル即値データ領域２９
のアドレスに分岐し、テーブル即値データをオペコード
として認識して実行を開始し、プログラム暴走やデータ
メモリ内の重要情報の大量破壊を招く可能性もあった。

【００１８】これに対して、本実施例では、全命令を１
ワード固定長の設計とし、１ワード内にオペコードとオ
ペランドの両方を割り付けている。また、アドレス構成
は、プログラムメモリアドレスとデータメモリアドレス
を完全に分離している。この構成により、オペコード・
オペランドの誤認識やデータメモリ内データの命令実行
等によるプログラム暴走を未然に防止できる。

【００１９】また、図２に示すように、本実施例のオペ
コードは、分岐命令等の危険命令と、その他の命令との
割り付けを分けてあり、オペコード内の特定ビットで判
別できる構成となっている。図２の要注意命令判別ビッ
ト３７がこれに該当する。この要注意命令判別ビット３
７が“０”の場合、全てデータメモリ１３から演算レジ
スタ２１，２２への演算転送命令（リード系命令）であ
る。テーブル即値データ領域２９では、要注意命令判別
ビット３７に“０”を埋め込む。

【００２０】万一、アドレスエラー等により、プログラ
ムアドレスがテーブル即値データ領域２９のアドレスに
分岐し、テーブル即値データをオペコードとして認識し
て実行を開始した場合、要注意命令判別ビット３７にセ
ットされた値“０”により、データメモリ１３から演算
レジスタ２１，２２への演算転送命令を継続するのみで
あり、データメモリ１３内の重要情報は保守される。し
かも、演算レジスタ２１，２２への演算転送命令実行終
了後は、テーブル即値データ領域２９の最後に記述され
ている初期化処理等のエラー処理ルーチン３８が実行さ
れる。これにより、従来のウォッチドッグタイマ等によ
る外部監視法よりも遥かに速い応答性で、エラー検出か
らエラー処理までの処理を行うことができる。

【００２１】次に、本実施例で採用するパイプライン制
御方式について図４に基づいて説明する。本実施例のパ
イプラインは、例えば、命令フェッチ，命令デコード，
命令実行の各ステージからなる３段のパイプラインとし
て構成され、全命令がこの３段のパイプラインで遅滞な
く処理できるように設計されている。各ステージはそれ
ぞれ１サイクルで実行され、３サイクルで１命令を実行
するようになっているが、３段のパイプラインにより３
つの命令を並行処理することで、見掛上、１命令を１サ
イクルで実行するのと等価となっている。１サイクル
（各ステージ）の時間は、タイミングジェネレータから
出力されるＣＰＵ切替信号（クロック信号）により規定
されている。このＣＰＵ切替信号は、ローレベルの時間
ＴLoとハイレベルの時間ＴHiとが同一であり、このＣＰ
Ｕ切替信号のローレベル期間でＣＰＵ０（Ｌタスク）の
命令フェッチを行い、ハイレベル期間でＣＰＵ１（Ａタ
スク）の命令フェッチを行うことにより、ＣＰＵ０（Ｌ
タスク）とＣＰＵ１（Ａタスク）の両プログラムを１：
１の時分割比で並行にパイプライン処理するようになっ
ている。これにより、両タスクの命令フェッチと命令デ
コードは、逆ＣＰＵ関係（一方のタスクの命令をフェッ
チしている間に他方のタスクの命令をデコードする関
係）となっている。

【００２２】また、例えばＣＰＵ１（Ａタスク）が複数
のサイクルを要する命令をフェッチした場合、ＣＰＵ切
替信号によるプログラムの切替時に、この命令は実行途
中で切り替えられることになるが、この場合、命令デコ
ーダ・命令シーケンサ２５が命令サイクル状態を記憶し
ており、次のＣＰＵ１のサイクルに、命令の途中状態よ
り実行開始し、必要サイクル数使って実行完了する。つ
まり、命令の必要サイクル数によらず、１：１の時分割
比で切り替えられる。このため、ＣＰＵ０（Ｌタスク）
とＣＰＵ１（Ａタスク）は、時間的独立性が確保され、
２つのＣＰＵが存在しているように動作する。

【００２３】更に、本実施例では、各タスクのプログラ
ムに含まれる分岐命令をフェッチしたときには、当該分
岐命令が含まれるタスクの次の命令フェッチステージで
分岐先アドレスの命令をフェッチするために、命令デコ
ードステージで、分岐先アドレスをセットするように構
成されている。

【００２４】本実施例のパイプライン処理の手順は、図
４に示すように、ＣＰＵ切替信号によりＣＰＵ０（Ｌタ
スク）の命令フェッチとＣＰＵ１（Ａタスク）の命令フ
ェッチとを１：１の時分割比で交互に繰り返し、一方の
タスクの命令をフェッチしている間に他方のタスクの命
令（１サイクル前にフェッチされた命令）をデコードす
ると共に、他方のタスクの命令をデコードしている間に
一方のタスクの命令（１サイクル前にデコードされた命
令）を実行する。これにより、２つのタスクのプログラ
ムを１：１の時分割比で並行にパイプライン処理するも
のである。

【００２５】このパイプライン処理中に、図４に示すよ
うに、例えば、ＣＰＵ０のＸ＋１番地の命令が分岐命令
（ＪＭＰ）であるとすると、このＸ＋１番地の分岐命令
をデコードする命令デコードステージで、分岐先アドレ
ス（ＸＸ番地）をセットし、当該分岐命令が含まれるタ
スク（ＣＰＵ０）の次の命令フェッチステージで、分岐
先アドレス（ＸＸ番地）の命令をフェッチする。このた
め、分岐命令があっても、パイプラインに無駄サイクル
（遅延サイクル）が生じることは無く、パイプラインの
遅延を防止できる。この場合、分岐先アドレスのセット
（分岐命令実行）を命令デコードステージで行う結果、
分岐命令については命令実行ステージで何も処理を行わ
ないことになる。

【００２６】以上説明した本実施例によれば、Ｌタスク
は、プログラム暴走に至る危険性のある分岐命令が禁止
された固定ループ化されたプログラムで構成されている
ので、このＬタスクはプログラム暴走やデッドロックに
至るおそれはなく、決められたプログラムを繰り返し実
行するようになる。そして、このＬタスクに他のタスク
であるＡタスクの暴走監視とタイマの機能を持たせてい
るので、ＬタスクによってＡタスクのプログラム暴走の
監視とタイマ演算，タイマ割込みを行わせることができ
て、周辺回路における暴走監視ロジック，ハードタイ
マ，割込みロジックを省略することができる。また、こ
れらの機能をプログラムで実現することにより、設計変
更の自由度が確保される。

【００２７】また、ＬタスクによってＡタスクの処理に
何等かの異常を検出してそれをリセットする場合でも、
Ｌタスクは、分岐命令の無い固定ループ化されたプログ
ラムを繰り返し実行するので、このＬタスクによってシ
ステムのフェイルセーフを成立させるためのバックアッ
プシーケンスを実行させることができる。これにより、
バックアップロジックを外部に構成する必要がなくな
り、上述した事情と相俟って、周辺回路を簡素化でき
て、小型化・低価格化を実現できる。

【００２８】尚、本実施例では、ＬタスクにＡタスクの
暴走監視とタイマの双方の機能を持たせているが、最低
限、いずれか一方の機能を備えていれば良い（この場合
でも周辺回路の簡素化を期待できる）。また、本実施例
では、２つのタスクを時分割並行処理するようにした
が、３つ以上のタスクを時分割並行処理するようにして
も良い（この場合、複数のタスクを分岐命令の無い固定
ループ化されたプログラムで構成しても良い）。

【００２９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のプログラムは、一定サイクル分割比で
切り替えられ、時間的独立性が確保される。また、複数
のプログラムのうちの特定のプログラムを、分岐命令が
禁止された固定ループ化されたプログラムで構成すると
共に、前記特定のプログラムに、他のプログラムの暴走
監視とタイマ機能の少なくとも一方のルーチンを組み込
んだ構成としたので、暴走監視ロジック，ハードタイ
マ，割込みロジックの少なくとも一部のハードウエアが
不要となり、周辺回路を簡素化できて、小型化・低価格
化・設計変更の容易化を実現できるという優れた効果を
奏する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイクロコンピュータ
のブロック図

【図２】プログラムメモリ内におけるプログラムとテー
ブル即値データの格納状態を概念的に示す図

【図３】エラー検出回路の具体的構成を示すブロック図

【図４】パイプライン処理を説明するタイムチャート

【符号の説明】

１１…ＣＰＵ、１２…プログラムメモリ、１３…データ
メモリ、１９，２０…アドレスレジスタ、２１，２２…
演算レジスタ、２３…プログラムカウンタ、２４…エラ
ー検出回路、２５…命令デコーダ・命令シーケンサ、２
６…演算器、２７…ＣＰＵ０（Ｌタスク）プログラム領
域、２８…ＣＰＵ１（Ａタスク）プログラム領域、２９
…テーブル即値データ領域、３０…タスク判定ビット、
３６，３７…要注意命令判定ビット。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のプログラムを数サイクルごとに一
   定時分割で切り替えながら並行処理する機能を備え、切
   り替え時に、前記プログラムに含まれる命令が実行途中
   であった場合、命令の途中状態を保留してプログラムが
   切り替えられ、当該命令が含まれるプログラムの次の実
   行サイクル時に、前記途中状態より実行を開始し、前記
   命令の必要サイクル数によらず、一定サイクル分割比で
   切り替え可能な構成としたことを特徴とするマイクロコ
   ンピュータ。
2. 【請求項２】 複数のプログラムを数サイクルごとに一
   定時分割で切り替えながら並行処理する機能を備えたマ
   イクロコンピュータにおいて、前記複数のプログラムの
   うちの特定のプログラムについて、分岐命令を禁止し、
   スタートアドレスから所定のアドレスまで固定ループ実
   行する構成とすると共に、前記特定のプログラムに、他
   のプログラムの暴走監視とタイマ機能の少なくとも一方
   のルーチンを組み込んだことを特徴とするマイクロコン
   ピュータ。