JP2950080B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、暴走検出構成に改良を
施したマイクロコンピュータに関するものである。

【０００２】

【従来の技術】例えば、命令のワード数が固定されてい
ない多ワード命令体系（例えば１ワード命令もあれば、
２ワード以上の命令もあるという命令体系）では、オペ
コード・オペランドの誤認識により、命令を誤って解釈
してしまうことがあり、これがプログラム暴走やデータ
メモリ内の重要情報の大量破壊を招く原因となってい
た。また、アドレスエラー等により、プログラムアドレ
スがプログラムメモリ内に設けられたテーブル即値デー
タ領域のアドレスに分岐し、テーブル即値データをオペ
コードとして認識して実行を開始してしまうことがあ
り、これもプログラム暴走やデータメモリ内の重要情報
の大量破壊を招く原因となっていた。このような場合の
復帰方法として、従来は、ウォッチドッグタイマ等の暴
走監視ロジックを周辺回路に設けていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のようにウォッチドッグタイマ等の暴走監視ロジック
を設けた構成では、外部から暴走を監視するために、暴
走を検出するまでにタイムロスがあり、その間にメモリ
データやポートデータ等が破壊されてしまう欠点があ
る。

【０００４】本発明はこのような事情を考慮してなされ
たもので、その目的は、オペコード・オペランドの誤認
識やアドレスエラー等によるプログラムの暴走に対し
て、ウォッチドッグタイマ等による外部監視法よりも遥
かに速い応答性で対処できるマイクロコンピュータを提
供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のマイクロコンピュータは、プログラ
ムを格納したＲＯＭ内に、演算に使うデータ領域が格納
されているものにおいて、前記プログラムの各命令及び
前記データ領域の各データは、プログラム暴走に至る危
険性のある分岐命令等の要注意命令であるか否かを、命
令内の少数ビットで判別できるように設計されており、
前記データ領域の各データについては、前記少数ビット
の値が非要注意命令を示す値に設定される構成としたも
のである。また、請求項２記載のマイクロコンピュータ
は、前記データ領域の最後にエラー処理ルーチンが配置
される構成としたものである。

【０００６】

【作用】万一、アドレスエラー等により、プログラムア
ドレスが演算に使うデータ領域のアドレスに分岐し、そ
のデータをオペコードとして認識して実行を開始したと
しても、データの要注意命令判別ビットに埋め込まれた
値により、非要注意命令を実行していくのみであり、分
岐命令等の要注意命令を実行することはない（請求項
１）。しかも、アドレスエラー等によりプログラムアド
レスがデータ領域のアドレスに分岐した場合には、デー
タ領域の最後に配置されたエラー処理ルーチンが実行さ
れることによって速やかにエラー処理を実行させること
ができて、従来のウォッチドッグタイマ等による外部監
視法よりも遥かに速い応答性で、エラー検出からエラー
処理までの処理を行うことができる（請求項２）。

【０００７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。本実施例のマイクロコンピュータは、例えばワ
ンチップマイクロコンピュータにより構成され、ＣＰＵ
１１と、ＲＯＭにより構成されたプログラムメモリ１２
と、ＲＡＭにより構成されたデータメモリ１３と、Ｉ／
Ｏブロック１４（入出力ピン）と、後述するＣＰＵ切替
信号（クロック信号）を発生するタイミングジェネレー
タ（図示せず）と、データを送受信するデータバス１５
と、アドレス信号を送受信するアドレスバス１６と、リ
ード信号とライト信号をそれぞれ送受信するコントロー
ルバス１７，１８とを備えている。

【０００８】上記ＣＰＵ１１は、例えば、２種類のタス
ク（Ｌタスク，Ａタスク）を時分割で並行にパイプライ
ン処理するために、２つのアドレスレジスタ１９，２０
と２つの演算レジスタ２１，２２を備え、これらアドレ
スレジスタ１９，２０と演算レジスタ２１，２２をタイ
ミングジェネレータにより発生したＣＰＵ切替信号によ
り交互に切り替えることで、見掛上、２つのＣＰＵを交
互に切り替えて動作させるように機能する。この場合、
一方のアドレスレジスタ１９と演算レジスタ２１がＣＰ
Ｕ０用（Ｌタスク用）のレジスタとなり、他方のアドレ
スレジスタ２０と演算レジスタ２２がＣＰＵ１用（Ａタ
スク用）のレジスタとなる。これらアドレスレジスタ１
９，２０の切替えに応じてプログラムカウンタ２３の値
（次にフェッチする命令のアドレス）が更新され、この
プログラムカウンタ２３からＣＰＵ０用（Ｌタスク用）
とＣＰＵ１用（Ａタスク用）のアドレス信号が交互にプ
ログラムメモリ１２に出力される。

【０００９】また、ＣＰＵ１１内には、プログラムメモ
リ１２から読み込まれた命令の属するタスクの種類を判
別してそのエラーを検出するエラー検出手段たるエラー
検出回路２４と、このエラー検出回路２４を通過した命
令をデコード（解読）する命令デコーダ・命令シーケン
サ２５が設けられ、この命令デコーダ・命令シーケンサ
２５によりデコードした命令の内容に応じて、演算器２
６（ＡＬＵ）で演算レジスタ２１，２２を用いて演算し
たり、リード信号又はライト信号をコントロールバス１
７，１８に出力するようになっている。

【００１０】一方、プログラムメモリ１２内には、ＣＰ
Ｕ０用（Ｌタスク用）のプログラム領域２７と、ＣＰＵ
１用（Ａタスク用）のプログラム領域２８と、テーブル
即値データ領域２９とが設けられている。この場合、Ｃ
ＰＵ０用のプログラム領域２７に格納されたＬタスク
は、プログラム暴走に至る危険性のある分岐命令が禁止
された固定ループ化されたプログラムで構成されてい
る。これにより、Ｌタスクのプログラムの実行時には０
番地から実行を開始し、１番地，２番地，３番地，…と
順々に命令を実行していき、その後、所定番地まで行く
と、プログラムカウンタ２３がオーバーフローして０番
地に戻り、以後、上述した番地順の命令実行を繰り返す
ようになる。また、このＬタスクは、命令が全て１ワー
ド命令に固定されている。この理由は、命令のワード数
が固定されていない命令体系（例えば１ワード命令もあ
れば、２ワード命令もあるという命令体系）では、２ワ
ード命令を読み間違えて１ワード命令と解釈した場合
に、次のワードは本来の命令ではないので、何を実行す
るか分からないからである。

【００１１】このＬタスクは、シーケンス制御の処理を
行うのに適し、そのプログラム中に、他のタスクである
Ａタスクの暴走監視用のルーチンと、システムのフェイ
ルセーフを成立させるためのバックアップシーケンス用
のルーチンが含まれている。更に、このＬタスクは、固
定ループ動作によるタイマとしての機能も備え、例えば
インクリメント命令又はデクリメント命令を実行させて
そのカウント値が所定の設定値に達したときに、Ａタス
クの処理に割込みを発生させることで、タイマ割込みと
等価な定時間処理が可能となっている。

【００１２】一方、Ａタスクは、Ｌタスクで禁止されて
いる分岐命令も許容されており、例えば複雑な解析処理
・数値処理に適している。このＡタスクについても、Ｌ
タスクと同じく、命令が全て１ワード命令に固定されて
いる。このＡタスクとＬタスクは、１ワード内にオペコ
ードとオペランド（アドレス）の両方が割り付けられて
いる。

【００１３】次に、本実施例で採用するパイプライン制
御方式について図４に基づいて説明する。本実施例のパ
イプラインは、例えば、命令フェッチ，命令デコード，
命令実行の各ステージからなる３段のパイプラインとし
て構成され、全命令がこの３段のパイプラインで遅滞な
く処理できるように設計されている。各ステージはそれ
ぞれ１サイクルで実行され、３サイクルで１命令を実行
するようになっているが、３段のパイプラインにより３
つの命令を並行処理することで、見掛上、１命令を１サ
イクルで実行するのと等価となっている。１サイクル
（各ステージ）の時間は、タイミングジェネレータから
出力されるＣＰＵ切替信号（クロック信号）により規定
されている。このＣＰＵ切替信号は、ローレベルの時間
ＴLoとハイレベルの時間ＴHiとが同一であり、このＣＰ
Ｕ切替信号のローレベル期間でＣＰＵ０（Ｌタスク）の
命令フェッチを行い、ハイレベル期間でＣＰＵ１（Ａタ
スク）の命令フェッチを行うことにより、ＣＰＵ０（Ｌ
タスク）とＣＰＵ１（Ａタスク）の両プログラムを１：
１の時分割比で並行にパイプライン処理するようになっ
ている。これにより、両タスクの命令フェッチと命令デ
コードは、逆ＣＰＵ関係（一方のタスクの命令をフェッ
チしている間に他方のタスクの命令をデコードする関
係）となっている。

【００１４】また、例えばＣＰＵ１（Ａタスク）が複数
のサイクルを要する命令をフェッチした場合、ＣＰＵ切
替信号によるプログラムの切替時に、この命令は実行途
中で切り替えられることになるが、この場合、命令デコ
ーダ・命令シーケンサ２５が命令サイクル状態を記憶し
ており、次のＣＰＵ１のサイクルに、命令の途中状態よ
り実行開始し、必要サイクル数使って実行完了する。つ
まり、命令の必要サイクル数によらず、１：１の時分割
比で切り替えられる。このため、ＣＰＵ０（Ｌタスク）
とＣＰＵ１（Ａタスク）は、時間的独立性が確保され、
２つのＣＰＵが存在しているように動作する。

【００１５】更に、本実施例では、各タスクのプログラ
ムに含まれる分岐命令をフェッチしたときには、当該分
岐命令が含まれるタスクの次の命令フェッチステージで
分岐先アドレスの命令をフェッチするために、命令デコ
ードステージで、分岐先アドレスをセットするように構
成されている。

【００１６】本実施例のパイプライン処理の手順は、図
４に示すように、ＣＰＵ切替信号によりＣＰＵ０（Ｌタ
スク）の命令フェッチとＣＰＵ１（Ａタスク）の命令フ
ェッチとを１：１の時分割比で交互に繰り返し、一方の
タスクの命令をフェッチしている間に他方のタスクの命
令（１サイクル前にフェッチされた命令）をデコードす
ると共に、他方のタスクの命令をデコードしている間に
一方のタスクの命令（１サイクル前にデコードされた命
令）を実行する。これにより、２つのタスクのプログラ
ムを１：１の時分割比で並行にパイプライン処理するも
のである。

【００１７】このパイプライン処理中に、図４に示すよ
うに、例えば、ＣＰＵ０のＸ＋１番地の命令が分岐命令
（ＪＭＰ）であるとすると、このＸ＋１番地の分岐命令
をデコードする命令デコードステージで、分岐先アドレ
ス（ＸＸ番地）をセットし、当該分岐命令が含まれるタ
スク（ＣＰＵ０）の次の命令フェッチステージで、分岐
先アドレス（ＸＸ番地）の命令をフェッチする。このた
め、分岐命令があっても、パイプラインに無駄サイクル
（遅延サイクル）が生じることは無く、パイプラインの
遅延を防止できる。この場合、分岐先アドレスのセット
（分岐命令実行）を命令デコードステージで行う結果、
分岐命令については命令実行ステージで何も処理を行わ
ないことになる。

【００１８】一方、図２に示すように、プログラムメモ
リ１２内のＣＰＵ０・ＣＰＵ１のプログラム領域２７，
２８に格納されたＬタスク・Ａタスクのプログラムの各
命令には、タスクの種類を判別するタスク判別ビット３
０が例えばＭＳＢ（最上位ビット）に設けられている。
本実施例では、タスク判別ビット３０をパリティビット
とし、Ｌタスクを奇数パリティ、Ａタスクを偶数パリテ
ィとしている。この場合、タスク判別のみでなく、命令
コードチェックも実施できる。

【００１９】これに対応して、ＣＰＵ１１内には、プロ
グラムメモリ１２から読み込まれた命令の属するタスク
の種類をパリティチェックにより判別してそのエラーを
検出するエラー検出回路２４が設けられている。このエ
ラー検出回路２４は、ノイズ等の予期せぬ原因により誤
って他のタスクを実行し始めようとしているか否かを検
出するもので、図３に示すように、タスク判別回路３
１，エラーフラグ回路３２，ノーオペレーション（ＮＯ
Ｐ）コード回路３３，ハイアクティブ型・ローアクティ
ブ型の両トランスファゲート３４，３５から構成されて
いる。

【００２０】上記タスク判別回路３１は、プログラムメ
モリ１２から読み込まれた命令の属するタスクの種類を
パリティチェックにより判別し（即ち奇数パリティであ
ればＬタスク、偶数パリティであればＡタスクと判別
し）、この判別結果をＣＰＵ切替信号と比較して、エラ
ーが発生しているか否かを判定し、もし、エラーが発生
していれば、エラーフラグ回路３２へエラー信号（ハイ
レベル信号）を出力し、エラーが発生しているタスクの
アドレスレジスタ１９，２０をリセットする。この際、
エラー信号（ハイレベル信号）を、両トランスファゲー
ト３４，３５のコントロール端子にも与えて、ハイアク
ティブ型のトランスファーゲート３４をオンさせ、ＮＯ
Ｐコード回路３３から命令デコーダ・命令シーケンサ２
５へＮＯＰコードの信号を出力する一方、ローアクティ
ブ型のトランスファーゲート３５をオフさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を阻止す
る。このため、ノイズ等の予期せぬ原因により誤って他
のタスクのアドレスに分岐してその命令を実行し始めよ
うとした場合には、即座に１命令サイクルでＮＯＰとす
ることができて、メモリデータ，ポートデータ等の破壊
を未然に防止できる。

【００２１】一方、エラーが発生していない場合には、
タスク判別回路３１の出力をローレベルに維持して、ハ
イアクティブ型のトランスファーゲート３４をオフさ
せ、ＮＯＰコードの通過を阻止する一方、ローアクティ
ブ型のトランスファーゲート３５をオンさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を許容する
ものである。

【００２２】ところで、従来構成のものでは、多ワード
命令構成の場合、オペコード・オペランドの誤認識が、
プログラム暴走やデータメモリ内の重要情報の大量破壊
を招く原因となっていた。また、アドレスエラー等によ
り、プログラムアドレスがテーブル即値データ領域２９
のアドレスに分岐し、テーブル即値データをオペコード
として認識して実行を開始し、プログラム暴走やデータ
メモリ内の重要情報の大量破壊を招く可能性もあった。

【００２３】これに対して、本実施例では、全命令を１
ワード固定長の設計とし、１ワード内にオペコードとオ
ペランドの両方を割り付けている。また、アドレス構成
は、プログラムメモリアドレスとデータメモリアドレス
を完全に分離している。この構成により、オペコード・
オペランドの誤認識やデータメモリ内データの命令実行
等によるプログラム暴走を未然に防止できる。

【００２４】また、図２に示すように、本実施例のオペ
コードは、分岐命令等の危険命令と、その他の命令との
割り付けを分けてあり、オペコード内の特定ビットで判
別できる構成となっている。図２の要注意命令判別ビッ
ト３７がこれに該当する。この要注意命令判別ビット３
７が“０”の場合、全てデータメモリ１３から演算レジ
スタ２１，２２への演算転送命令（リード系命令）であ
る。テーブル即値データ領域２９では、要注意命令判別
ビット３７に“０”を埋め込む。

【００２５】万一、アドレスエラー等により、プログラ
ムアドレスがテーブル即値データ領域２９のアドレスに
分岐し、命令デコーダ・命令シーケンサ２５がテーブル
即値データをオペコードとして認識して実行を開始した
としても、要注意命令判別ビット３７にセットされた値
“０”により、データメモリ１３から演算レジスタ２
１，２２への演算転送命令を継続するのみであり、デー
タメモリ１３内の重要情報は保守される。しかも、演算
レジスタ２１，２２への演算転送命令実行終了後は、テ
ーブル即値データ領域２９の最後に記述されている初期
化処理等のエラー処理ルーチン３８が命令デコーダ・命
令シーケンサ２５によって実行される。これにより、従
来のウォッチドッグタイマ等による外部監視法よりも遥
かに速い応答性で、エラー検出からエラー処理までの処
理を行うことができる。

【００２６】尚、本実施例では、テーブル即値データ領
域２９の最後に、初期化ルーチン等のエラー処理ルーチ
ン３８を書き込んでいるが、勿論、パリティチェックで
エラーを判定する命令を書き込んでも良いことは言うま
でもない。また、多ワード命令のデータワードにも要注
意命令判別ビットを埋め込むようにしても良く、このよ
うにすれば、オペコード・オペランドの誤認識を一層確
実に防止できる。

【００２７】また、要注意命令判別ビット３６，３７の
ビット数も１ビットに限定されず、複数ビットであって
も良く、勿論、要注意命令判別ビット３６，３７を設け
る位置も本実施例に限定されないことは言うまでもな
い。

【００２８】その他、本発明は、複数のタスクを時分割
並行処理するものに限定されず、１つのタスクのみを実
行するものについても、同様に適用して実施できる等、
要旨を逸脱しない範囲内で種々変更して実施できる。

【００２９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、万一、アドレスエラー等により、プログラム
アドレスがデータ領域のアドレスに分岐した場合でも、
データの要注意命令判別ビットに埋め込まれた値によ
り、非要注意命令を実行していくのみであり、データメ
モリ内の重要情報を保守できる（請求項１）。しかも、
アドレスエラー等によりプログラムアドレスがデータ領
域のアドレスに分岐した場合には、データ領域の最後に
配置されたエラー処理ルーチンが実行されることにより
速やかにエラー処理を実行させることができて、従来の
ウォッチドッグタイマ等による外部監視法よりも遥かに
速い応答性で、エラー検出からエラー処理までの処理を
行うことができる（請求項２）。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイクロコンピュータ
のブロック図

【図２】プログラムメモリ内におけるプログラムとテー
ブル即値データの格納状態を概念的に示す図

【図３】エラー検出回路の具体的構成を示すブロック図

【図４】パイプライン処理を説明するタイムチャート

【符号の説明】

１１…ＣＰＵ、１２…プログラムメモリ、１３…データ
メモリ、１９，２０…アドレスレジスタ、２１，２２…
演算レジスタ、２３…プログラムカウンタ、２４…エラ
ー検出回路、２５…命令デコーダ・命令シーケンサ、２
６…演算器、２７…ＣＰＵ０（Ｌタスク）プログラム領
域、２８…ＣＰＵ１（Ａタスク）プログラム領域、２９
…テーブル即値データ領域、３０…タスク判定ビット、
３６，３７…要注意命令判定ビット、３８…エラー処理
ルーチン。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/00 G06F 9/30 - 9/355 G06F 9/38 G06F 11/28 - 11/34

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 プログラムを格納したＲＯＭ内に、演算
   に使うデータ領域が格納されているマイクロコンピュー
   タにおいて、 前記プログラムの各命令及び前記データ領域の各データ
   は、プログラム暴走に至る危険性のある分岐命令等の要
   注意命令であるか否かを、命令内の少数ビットで判別で
   きるように設計されており、前記データ領域の各データ
   については、前記少数ビットの値が非要注意命令を示す
   値に設定されていることを特徴とするマイクロコンピュ
   ータ。
2. 【請求項２】 前記データ領域の最後にエラー処理ルー
   チンが配置されていることを特徴とする請求項１記載の
   マイクロコンピュータ。