JPS58115559A - プログラム暴走検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はプログラム４走検出ｌ−！Ｉｌｊに係り、特に
処理装置が１バイト成いは複数バイト命令から成る命令
群を順次メモリより読出して処理を行なう場合に、処理
装置の、Ａまった命令実行を検出するプログラムψ走検
出回路に関する。

（２）技術の背景 一般に、処理装置ｔ（以下ＣＰＵと称す）の來行プログ
ラム言−として機械−（アセンブリ菖−）梧 いる・即ち、１バイト砧令はオペコードのみから成る命
令、複数バイト命令は１つのオペコードと１つ或いは複
数個のオペランドとから成る命令である。ここでオペコ
ードはＣＰＵに対する処理モードを指定する１バイトデ
ータでめり、ジャンプ（ブランチ）詰合、ストア命令、
加算命令等を表わす。オペランドはオペコードによって
指定する処理モードに必要なパラメータを表わす１バイ
ト或いは複数バイトデータでろり、例えばジャンプ命令
に必袂なジャンプ先アドレス、ストア命令に必要なスト
ア先アドレス或いはストアすべきデータ値等を表わすも
のである。

この機械語によるプロゲラ建ングの場合は、ＣＰＵの有
するアキ、−ムレータ等の各種レジスタの動作をも指定
するものであり、マイコン、ミニコン等に用いられる１
チツプＬＳＩ化されたＣＰＵの動作制御プロゲラずング
菖語として広く用いられている。

（３）従来技術と問題点 第１図は従来のプログラム暴走検出回路を示すブロック
図である。１はＣＰＵ％　２はメモリ、３はバス、４は
アドレス検出回路である。

同図に示す如くメモリ２内のプログラムエリア２ａには
、上述した機械語によるプログラムが各アドレス人、〜
Ａｎにバイト単位で格納される。

この丸め、例えば３パイｈ命令（１つのオペコー、′ ドＯＰと２つのオペランドＯＬ）の場合はアドレス人、
〜Ａｔに順次格納されることになる。

以下、ＣＰＵ１がプログラムエリア２＆内に格納された
プログラムに従って処理を行なう動作を説明する。

ＣＰＵ５が実行すべきプログラムの先頭番地が例えばア
ドレスＡ０とすると、ＣＰＵ１はバス３を介してメモリ
２ヘアドレスＡ６を出力し、アドレスＡ・に格納された
オペコードＯＰデータを読出す。ＣＰＵＩけト売出した
オペコードＯＰデータの指定する処理モードを解読し、
指定された処理モードを実行するために必要なオペラン
ドＯＬの数、言い換えれば読出し九オペコードＯＰが何
バイト命令であるかを判断する。判断したオペランドＯ
Ｌの数（この場合２つ）に従って、ＣＰＵＩはメモリ２
へのアドレスを順次歩進して必要なオペランドデータを
続出す。図示した例では、ＣＰＵ１はアドレスＡ０より
順次アドレス歩道を行ない、アドレスＡ＋、ｌびＡ、に
格納されるデータをオペランドデータとして絖出す。以
上の動作によりてＣＰＵＩはメモリ２よシオペコード及
びオペ２ンドデータを続出し、所定の処理を行なう。

アドレスＡ０〜Ａｍで与えられた３バイト命令の実行が
終了すると、ＣＰＵ１は次の命令を続出すべくメモリ２
へのアドレスを歩進してアドレスＡｍに格納されるデー
タをオペコードデータとして絖出す。以下同様の動作を
繰返し、ＣＰＵＩは適宜アドレスを歩進して１バイト或
いは複数ノ（イト命令を読出して処理を行なう。

トレース用メモリ２′にはＣＰＵＩがメモリ２をアクセ
スしたアドレスの内、オペコードとして読出しを行なっ
たメモリアドレス値が順次格納される。即ち、ＣＰＵ１
はある命令を実行後、メモリアドレスを歩進してメモリ
２より出力されるデータをオペコードデータとしてｄ込
むとともに、トレース用メモリ２′へ７工ツチ信号Ｓ　
ＹＮＣを出力する。この信号５ＹＮＣによってＦレース
用メモリ２′はバス３上に出力されているメモリアドレ
スｔｌｌ［次格納していく。これによってトレース用メ
毫り２′にはＣＰＵＩがオペコードをアクセスしたアド
レスが蓄えられ、操作者はとのメそり２′に蓄えられた
アドレスを調べることにより、プログラムが正しく実行
されたか否か調べることがで亀る。

ここで、操作者或いはプログラム作成者が意図した動作
と異なる動作全行なって、ＣＰＵ１が暴走することを検
知するプログラム暴走検出手段として、従来はアドレス
検出回路４が設けられていた。即ち、アドレス検出回路
４は、ＣＰＵ１がアクセスするメモリ２へのアドレス値
を常時監視し、ＣＰＵＩの出力アドレスイ直がメモリ２
のプログラムエリア２ａの有するアドレスＡｏ＝Ａｎ以
外の値であればプログラム暴走であると判断し、検出信
号ＳＯを割込み信号としてＣＰＵＩに出力するものであ
る。この検出信号ＳＯによりＣＰＵＩはプログラム暴走
を検知し、値ちにプログラム実行を中止し、図示しない
表示器によって操作者にプログラム暴走を知らせる等の
処理を行なっていた。

プログラム暴走を知らされた操作者は、１ｋｔｌ述した
トレース用メモリ２　に格納されているＣＰＵ１の実行
アドレスを図示しない表示器等で＆１１ｆＬ、これによ
って、例えばプログラム中の誤ｔ−）た命令等を検出す
ることができる。

このように従来のプログラム暴走検出回路は、ＣＰＵＩ
のプルグラム実行アドレスがメモリ２におけるプログラ
ムエリア外へ暴走した場合のみを検出しているにすぎな
かった。従って、操作者或いはプログム作成者の意図し
ないＣＰＵＩの動作が行なわれているにも拘わらず、例
えばプログラムエリア２ａ内で永久ループ等を起してい
ると、従来のプログラム暴走検出回路４では全く検知で
きないという欠点を有し九。また、プログラム暴走を検
知した場合、プログラム中のたかだか一ケ所のプログラ
ム建スを発見するために、操作者はトレース用メモリ２
　を用いてＣＰＵＩの実行アドレスをプログ２五実行の
先頭アドレスよυ１ステップずつトレースする必要があ
り、プログラムトレース（デパック）に多大の時間が費
やされるのみならず、トレース用メモリ２′にも大きな
メモリ容量を有するメモリを用いる必要があるという欠
点をも有した。

（４）発明の目的 本発明の目的は、上述した従来の欠点を取除くへく、操
作者尋によるプログラムトレースが１１チに光了し、プ
ログラム中の誤まった命令等を直ちに発見し得るプログ
ラム暴走検出回路を提供するにある。

（５）発明の構成 上記目的を達成するため、本発明のプログラム暴走検出
回路は、処理モードを示すオペコード部及び該オペコー
ド部により指定される処理モードに必要なパラメータを
示すオペランド部によって構成される命令群が格納され
るメモリと、該メモリのアドレスを歩進して該オペコー
ド部をアクセスし、該命令群を実行する処理装置とを有
する命令実行ａ置において、前記命令群が格納される各
アドレスに対応した格納部を設けるとともに、該格納部
の格納データは対応したメモリアドレスに格納されるデ
ータを区別する区別データを付して構成し、該処理装置
の試出し信号出力と該区別データ出力との所定関係を検
゛出することによυ処理装置の暴走を検出することを特
徴とするものである。

（６）発明の実施レリ 第２＠は本発明のプログラム暴走検出回路の一実施例を
示すブロック図である３同図中、２ｂはマークピットエ
リア、５は一致検出回路であシ、蕗１図と同一部分は園
−符号を付し、その説明は省略する。また、第３図は実
施例の動作を説明する図である。

即ち、本実施例においては、メモリ２のプログラムエリ
ア２＆の各アドレスＡ（１−Ａｎに対応して！−クビッ
Ｆエリア２ｂを設け、このマークピット出力を一致検出
回路５への一方の入力とするものである。また、一致検
出回路５の他方の入力には、前述し九ＣＰＵＩからのフ
エＶチ信号５ＹＮＣ出力が供給される。第２図に示す如
くｉ−クビットエリア２ｂの各マークピットの値を、例
えばプログラムエリア２ａにオペコードデータータが格
納されているアドレス（ここではアドレスＡ６　＋Ａｌ
　、Ａ４）に対応するピットを２進＠ｌ”、その他のア
ドレスのピットを２道＠Ｏ”と設定する。この設定によ
り、オペコードＯＰが格納されるメモリアドレスがＣＰ
ＵＩによってアクセスされると、アクセスされたオペコ
ードデータと共にマークピットエリア２ｂよシ２進＠１
”の出力がパス３−ヒに出力されることになる。

以下、第３図の説明を基に第２図に示す実施例の動作を
説明する。第１図における場合と同様に操作者によって
アドレスＡ０よりグログラム実行の設定がなされたとす
ると、ＣＰＵＩはメモリ２よりアドレスＡ６に格納され
るデータをオペコードデータとして胱出すとともに、フ
ェッチ信号５ＹＮＣを例えば＠１”レベルとして出力す
る。アドレスＡｏがアクセスされたことによって、マー
クピットエリア２ｂの対応するマークピットの値（この
場合１１”）がメモリより出力される。この結果、一致
回路５は第３図に示すように５ＹＮＣ信号、マークピッ
ト出力ともにレベルｌ１ｌ１１１であるのでＣＰＵＩが
オペコードデータを正しく絖込んだと判断し、検出信号
ＳＯを正常レベル１０”に保つ。

ＣＰＵ１はアドレスＡｏ　より１込んだオペコードデー
タが３バイト命令であることを解読し、メモリアドレス
歩進を行なってアドレスＡ、及ヒＡ！のデータを読出す
。この時ＣＰＵＩはフェッチ信号５ＹＮＣＱ”Ｏ”レベ
ルとし、アトＬ／スＡ１　、　ＡＩのデータをオペラン
ドデータとしてフェッチ（読出し）したことを一致回路
５に出力する。このときＡＩ　、　Ａｆｉに対応するマ
ークピットも２進″Ｏ”と設定されているため、−散積
出回路５へのマークピット出力もレベル＠０”となって
いる。これら両者の信号の一致により一致検出回路５は
ＣＰＵＩによりプログラムが正しく実行されていると判
断すゐ。

ＣＰＵＩは、アドレスＡ・〜Ａ、よシ読出した３バイト
命令を実行した後、メモリアドレスを歩進し、アドレス
Ａｓから読出すデータをオペコードデータとしてフェッ
チし、フェッチ信号５ＹＮＣを再びレベル１１”とじて
−散積出回路５に出力する・このときマータビ１ト出力
もレベル−１＃となりアドレスＡＩのデータがオペコー
ドデータであることを示す。−散積出回路５は上述した
如く両信号入カー歓によシ検出信号ＳＯをレベル１０”
に保っている。

ＣＰＵＩはアドレスＡ、によりフェッチしたオペコード
が１バイト命令と判断し、所定の処理を行ない、さらに
アドレス歩道によりＡ４のデータをオペコードデータと
して読出す。以下、同様の動作を行なってＣＰＵＩはア
ドレスＡ、よりオペランドデータ１に読出し、２バイト
命令として指定される処理モードを実行することになる
。

このように、操作者或いはプログラム作成者によるプロ
グラミングが正しく、且つＣＰＵＩがプログラムに従っ
て正しく動作すれば、−散積出回路５へ入力されるフェ
ッチ信号５ＹＮＣ及びマークビグトイぎ号は全く一致す
る。

ここで例えば、ＣＰＵＩがアドレスＡ、のデータをオペ
コードとして読出し、読出したオペコードが２バイト或
いは３バイト命令であると判断すると、ＣＰＵＩは上述
したメモリアドレス歩進動作に従ってアドレスＡ４のデ
ータをオペ２ンドテータとして耽出すことになる。この
時、アドレスＡ４のデータを読出す除、ＣＰＵＩは５Ｙ
ＮＣ旧号をレベル＠１０”とし、第３図の破線３＆で示
すように一致検出回路５に出力することになる。この結
果−散積出回路５は、８ＹＮＣ信号とマークピッＦ信号
との一致関係がなくなりたことを検出し、破ｌｌｌ３ｂ
で示すように検出信号ＳＯをレベル１１”とじＣＰｔＪ
１ヘプログラム暴走検出の割込み信号を出力することＫ
なる。この検出信号ＳＯによってＣＰＵＩは直ちに処理
を中止するとともに、操作者に図示しない表示器により
てプログラム暴走を表示する等の表示を行なう。また、
−散積出回路５の検出信号ＳＯで、図示しないラッチ回
路を駆動し、その時点でのＣＰＵＩの出力するメモリア
ドレスをラッチする等の処理も考えられる。

操作者はプログラム暴走の表示によって、上述したラッ
チ回路がラッチし九メモリアドレス値をる。

以上述べたように本実施例においては、一致検出回Ｗ＆
５によりてＣＰＵ４がオペコード或いはオペランドとし
て読出したデータが、プログラム上べ のオｔコード、オペランドデータと正しく一致している
か否か監視しているため、ＣＰＵＩの動作がプログラム
作成者の意図する動作と異なり走時点で直ちにＣＰＴＪ
Ｉのプログラム暴走を検知することかで暫、操作者のプ
ログラムトレース時間を力しているメモリアドレスをラ
ッチすることにより、操作者はプログラム暴走が生じた
プログラム上の箇所を直ちに知ることができ、従来高価
なメモリを用いていたトレース用メモリ２′をも必要と
しないプログラムデパックを行なうことができる等のす
ぐれた効果を有する。

尚、第２図に示したプログラム暴走検出回路は本発明の
一実施１？＋１であり、種々の応用が可能である。即ち
、実施例においては、メモリ２内にプログラムエリア２
ａに対応するマークピットエリア２ｂを設けたが、本発
明はこれに限定されず、マークピットエリア２ｂを新た
なメモリ内の対応するアドレスに割付けてもよいし、各
アドレスをデ　　４゜コードしてオペコードとオペラン
ドとを区別して示す信号を発生させてもよい。

また、メモリ２のデータ読出しの際にパリティチェック
を採用している場合は、例えばオペコードが格納される
アドレスに対応するパリティピットの値を反転させ、パ
リティチェックを行なうチェック回路出力によって、本
実施例における一致検出回路５へのマークピット出力を
代用してもよい０ （７）発明の効果 以上詳述したように、本発明によればプログラムが格納
されるメモリ上のプログラムエリア内で（ＤＣＰＵプロ
グラム暴走をも検知することができ、プログ２ムｉｉ時
の７’ａグラムトレース（デパック）時間を大幅に短縮
できる。さらに、従来より用いられていた高価なトレー
ス用メモリが不必要、或いは容量の小さいメモリで代用
することができ低価格なプログラム暴走検出回路が実現
できる等のすぐれ九効果を奏する。

【図面の簡単な説明】

第１図は従来のプログラム暴走検出回路を示すブロック
図、第２図は本発明のプログラム暴走検出回路の一実施
例を示すブロック図、第３図は実施例における回路の動
作を示す説明図である。 ２はメモリ、２ａはプログラムエリア、２ｂはマークピ
ットエリア、５は一致検出回路である。

Claims (1)

【特許請求の範囲】
1. 処理モードを示すオペコード部及び訝オペコード郡によ
   り指定される処理モードに必要なパラメータを示すオペ
   ランド部によって構成される命令群り格納されるメモリ
   と、該メモリのアドレスを歩進して該オペコード部をア
   クセスし、該命令群を実行する処理装置とを有する命令
   実行装置において、前記命令群が格納される各アドレス
   に対応し丸格納部を設けるとともに、該格納部の格納デ
   ータｒよ対応したメモリアドレスに格納されるデータを
   区別する区別データをけして構成し、該処理装置の銃出
   し１６号出力と該区別データ出力との所定関係ｔ−練出
   することによシ、処理装置の暴走を検出することを特徴
   とするプログラム暴走検出回路。