JP2503210B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JP2503210B2 JP2503210B2 JP61052824A JP5282486A JP2503210B2 JP 2503210 B2 JP2503210 B2 JP 2503210B2 JP 61052824 A JP61052824 A JP 61052824A JP 5282486 A JP5282486 A JP 5282486A JP 2503210 B2 JP2503210 B2 JP 2503210B2
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- JP
- Japan
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- address
- instruction
- stop
- match detection
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Description
【発明の詳細な説明】 〔概要〕 ストアアドレス，又はフェッチアドレスが、指示され
たアドレスと一致すると、命令シーケンスが停止する機
能を備え、機械語命令であるマクロ命令を複数のマイク
ロ命令で実行させる手段を備えた、マイクロプログラム
制御装置において、該マクロ命令でのストアアドレス，
フェッチアドレスに対して、ストアアドレスストップ
（SAS）指示フラグと，フェッチアドレスストップ（FA
S）指示フラグとを備え、該フラグで有効となるアドレ
ス一致信号（AM）があったとき、そのマクロ命令を実際
に実行する複数の各マイクロ命令の特定のフィールド情
報（ステータス情報）等によって、該命令シーケンスの
動作を制御するようにしたものである。
たアドレスと一致すると、命令シーケンスが停止する機
能を備え、機械語命令であるマクロ命令を複数のマイク
ロ命令で実行させる手段を備えた、マイクロプログラム
制御装置において、該マクロ命令でのストアアドレス，
フェッチアドレスに対して、ストアアドレスストップ
（SAS）指示フラグと，フェッチアドレスストップ（FA
S）指示フラグとを備え、該フラグで有効となるアドレ
ス一致信号（AM）があったとき、そのマクロ命令を実際
に実行する複数の各マイクロ命令の特定のフィールド情
報（ステータス情報）等によって、該命令シーケンスの
動作を制御するようにしたものである。
本発明は、ストアアドレス，又はフェッチアドレス
が、指示されたアドレスと一致すると、命令シーケンス
の動作を停止させる機能を備え、機械語命令であるマク
ロ命令を複数のマイクロ命令で実行させる手段を備え
た、マイクロプログラム制御装置におけるアドレス一致
検出回路に関する。
が、指示されたアドレスと一致すると、命令シーケンス
の動作を停止させる機能を備え、機械語命令であるマク
ロ命令を複数のマイクロ命令で実行させる手段を備え
た、マイクロプログラム制御装置におけるアドレス一致
検出回路に関する。
最近の計算機システムの性能の向上に伴い、データ処
理が多様化し，複雑になるにつれ、対応するソフトウェ
アも益々多様化，複雑化する動向にある。
理が多様化し，複雑になるにつれ、対応するソフトウェ
アも益々多様化，複雑化する動向にある。
従って、該ソフトウェアをデバッグするツールの一つ
であるアドレスストップ機構も、従来のように、単に指
定したアドレスで計算機システムが停止すると云う単機
能では対処できなくなり、多機能のアドレスストップ機
構が要求されるようになってきた。
であるアドレスストップ機構も、従来のように、単に指
定したアドレスで計算機システムが停止すると云う単機
能では対処できなくなり、多機能のアドレスストップ機
構が要求されるようになってきた。
上記マクロ命令とマイクロ命令との関係は以下のとお
りである。即ち、マクロ命令は、通常「機械語命令」と
呼ばれ、ソフトウェア開発者が記述する言語で記載され
る命令であり、マイクロ命令は、ハードウェアを効率的
に動かすために使用される制御命令で、１つのマクロ命
令は、通常、Ｎ個のマイクロ命令として実行される。
りである。即ち、マクロ命令は、通常「機械語命令」と
呼ばれ、ソフトウェア開発者が記述する言語で記載され
る命令であり、マイクロ命令は、ハードウェアを効率的
に動かすために使用される制御命令で、１つのマクロ命
令は、通常、Ｎ個のマイクロ命令として実行される。
一般に、該計算機システムは、システムストレージ
（SS）と、中央処理装置（CPU）とが、例えば、システ
ムバスを会して接続されており、該中央処理装置（CP
U）に、マイクロプロセッサ（MPU）と制御ストレージ
（CS）があり、上記マクロ命令，データは、システムス
トレージ（SS）に格納されており、上記マイクロ命令は
制御ストレージ（CS）に格納されている。該ストレージ
アクセス速度は、システムストレージ（SS）＞制御スト
レージ（CS）の関係にある。
（SS）と、中央処理装置（CPU）とが、例えば、システ
ムバスを会して接続されており、該中央処理装置（CP
U）に、マイクロプロセッサ（MPU）と制御ストレージ
（CS）があり、上記マクロ命令，データは、システムス
トレージ（SS）に格納されており、上記マイクロ命令は
制御ストレージ（CS）に格納されている。該ストレージ
アクセス速度は、システムストレージ（SS）＞制御スト
レージ（CS）の関係にある。
該計算機システムが動作するとき、先ず、中央処理装
置（CPU）のマイクロプロセッサ（MPU）が、該マクロ命
令をシステムストレージ（SS）から呼び出し、そのマク
ロ命令に対応する（具体的には、該マクロ命令の操作コ
ードが指示するアドレスによって）複数個のマイクロ命
令を、順次、制御ストレージ（CS）から呼び出して実行
することにより、該マクロ命令の実行が行われることに
なる。
置（CPU）のマイクロプロセッサ（MPU）が、該マクロ命
令をシステムストレージ（SS）から呼び出し、そのマク
ロ命令に対応する（具体的には、該マクロ命令の操作コ
ードが指示するアドレスによって）複数個のマイクロ命
令を、順次、制御ストレージ（CS）から呼び出して実行
することにより、該マクロ命令の実行が行われることに
なる。
第２図は従来のアドレスストップ機構を示した図であ
る。
る。
先ず、図示していない操作パネル等から、ストップア
ドレスレジスタ（STPR）10に停止させたいプログラムの
アドレスを設定すると、該プログラムが実行される毎
に、図示していないシステムストレージ（SS）に対する
送出アドレスと，上記ストップアドレスとが一致検出回
路13において比較され、一致出力信号（Ｍ）が得られる
と命令シーケンス制御回路４に送出され、当該計算機シ
ステムの命令シーケンスが停止する。
ドレスレジスタ（STPR）10に停止させたいプログラムの
アドレスを設定すると、該プログラムが実行される毎
に、図示していないシステムストレージ（SS）に対する
送出アドレスと，上記ストップアドレスとが一致検出回
路13において比較され、一致出力信号（Ｍ）が得られる
と命令シーケンス制御回路４に送出され、当該計算機シ
ステムの命令シーケンスが停止する。
然しながら、この従来方式においては、上記一致検出
信号（Ｍ）によって、命令シーケンスが停止するのみ
で、上記システムストレージ（SS）に対するアクセスの
態様が識別できないとか、複数のマイクロ命令を実行す
るマクロ命令の場合、マイクロ命令レベルでのシーケン
ス制御ができない為、極め細かいプログラムのデバッグ
ができないと云う問題があった。
信号（Ｍ）によって、命令シーケンスが停止するのみ
で、上記システムストレージ（SS）に対するアクセスの
態様が識別できないとか、複数のマイクロ命令を実行す
るマクロ命令の場合、マイクロ命令レベルでのシーケン
ス制御ができない為、極め細かいプログラムのデバッグ
ができないと云う問題があった。
本発明は上記従来の欠点に鑑み、少ないハードウェア
を追加するだけで、例えば、ストアドレスストップ（SA
S），或いは，命令フェッチアドレスストップ（FAS）を
行い、更に該アドレスストップを制御する信号｛一致検
出信号（Ｍ）｝を検出したとき、該一致検出信号（Ｍ）
を出力するマクロ命令が指示している複数のマイクロ命
令レベルでのアドレスストップを実現する方法を提供す
ることを目的とするものである。
を追加するだけで、例えば、ストアドレスストップ（SA
S），或いは，命令フェッチアドレスストップ（FAS）を
行い、更に該アドレスストップを制御する信号｛一致検
出信号（Ｍ）｝を検出したとき、該一致検出信号（Ｍ）
を出力するマクロ命令が指示している複数のマイクロ命
令レベルでのアドレスストップを実現する方法を提供す
ることを目的とするものである。
第１図は本発明の一実施例をブロック図で示した図で
ある。
ある。
本発明においては、 システムストレージ（SS）に送出されたアドレスに基
づき、当該システムストレージ（SS）から読出されたマ
クロ命令に対応するマイクロ命令を実行することにより
処理を行うマイクロプログラム制御装置において、 前記マイクロ命令にアドレス一致検出信号が有効であ
ることを示すステータス情報（例えば、後述の分岐条
件）31aを設定し、 処理の実行を停止させたいマクロ命令のアドレスを設
定するアドレス設定手段｛ストップアドレスレジスタ
（STPR）｝10と、 処理の実行を停止させたいマクロ命令のアドレスの種
別｛ストアアドレスストア（SAS），或いは、フェッチ
アドレスストップ（FAS）｝を設定する手段｛SAS指示フ
ラグ12,FAS指示フラグ12｝と、 システムストレージ（SS）に送出されたアドレスと前
記アドレス設定手段10に設定されたアドレスとを比較
し、アドレスが一致した場合に、アドレス一致検出信号
（AM）を出力する手段（一致検出回路）13と、 前記設定されかアドレス種別（SAS,FAS）と実行され
るマクロ命令の種別（ストア命令、フェッチ命令）示す
アクセス信号が一致した場合に前記出力されたアドレス
一致検出信号（AM）を有効とする手段｛FAS指示フラ
グ，フェッチアクセス，一致信号（AM）を入力するアン
ド回路，及び、SAS指示フラグ，ストアアクセス，一致
信号（AN）を入力するアンド回路｝と、 前記アドレス設定手段10に設定されたアドレスのマク
ロ命令に対応するマイクロ命令の前記ステータス情報
（分岐条件）に基づき、前記有効となったアドレス一致
検出信号（AM）を有効とする手段｛マイクロ命令による
命令シーケンス制御機構｝３と、 前記ステータス情報（分岐条件）に基づき有効となっ
たアドレス一致検出信号（AM）により、前記ステータス
情報（分岐条件）が設定されたマイクロ命令までで処理
の実行を停止する手段（命令シーケンス制御回路）３
と、 を備えるように構成する。
づき、当該システムストレージ（SS）から読出されたマ
クロ命令に対応するマイクロ命令を実行することにより
処理を行うマイクロプログラム制御装置において、 前記マイクロ命令にアドレス一致検出信号が有効であ
ることを示すステータス情報（例えば、後述の分岐条
件）31aを設定し、 処理の実行を停止させたいマクロ命令のアドレスを設
定するアドレス設定手段｛ストップアドレスレジスタ
（STPR）｝10と、 処理の実行を停止させたいマクロ命令のアドレスの種
別｛ストアアドレスストア（SAS），或いは、フェッチ
アドレスストップ（FAS）｝を設定する手段｛SAS指示フ
ラグ12,FAS指示フラグ12｝と、 システムストレージ（SS）に送出されたアドレスと前
記アドレス設定手段10に設定されたアドレスとを比較
し、アドレスが一致した場合に、アドレス一致検出信号
（AM）を出力する手段（一致検出回路）13と、 前記設定されかアドレス種別（SAS,FAS）と実行され
るマクロ命令の種別（ストア命令、フェッチ命令）示す
アクセス信号が一致した場合に前記出力されたアドレス
一致検出信号（AM）を有効とする手段｛FAS指示フラ
グ，フェッチアクセス，一致信号（AM）を入力するアン
ド回路，及び、SAS指示フラグ，ストアアクセス，一致
信号（AN）を入力するアンド回路｝と、 前記アドレス設定手段10に設定されたアドレスのマク
ロ命令に対応するマイクロ命令の前記ステータス情報
（分岐条件）に基づき、前記有効となったアドレス一致
検出信号（AM）を有効とする手段｛マイクロ命令による
命令シーケンス制御機構｝３と、 前記ステータス情報（分岐条件）に基づき有効となっ
たアドレス一致検出信号（AM）により、前記ステータス
情報（分岐条件）が設定されたマイクロ命令までで処理
の実行を停止する手段（命令シーケンス制御回路）３
と、 を備えるように構成する。
即ち、本発明によれば、ストアアドレス，又はフェッ
チアドレスが、指示されたアドレスと一致すると、命令
シーケンスが停止する機構を備え、機械語命令であるマ
クロ命令を複数のマイクロ命令で実行させる機構を備え
た、マイクロプログラム制御装置において、該マクロ命
令のストアアドレス，フェッチアドレスに対するストア
アドレスストップ（SAS）指示フラグと，フェッチアド
レスストップ（FAS）指示フラグとを備え、該フラグが
指示するアドレス一致信号（AM）によって、上記命令シ
ーケンスの動作を制御する際、そのマクロ命令を実際に
実行する複数個の各マイクロ命令の特定のフィールド情
報（例えば、分岐条件）等によって、該アドレスストッ
プを行うようにしたものであるので、アドレスストップ
時の、システムストレージ（SS）に対するアクセスの態
様、及び、マイクロ命令レベルでの態様が識別でき、極
め細かいプログラムのデバッグができる効果がある。
チアドレスが、指示されたアドレスと一致すると、命令
シーケンスが停止する機構を備え、機械語命令であるマ
クロ命令を複数のマイクロ命令で実行させる機構を備え
た、マイクロプログラム制御装置において、該マクロ命
令のストアアドレス，フェッチアドレスに対するストア
アドレスストップ（SAS）指示フラグと，フェッチアド
レスストップ（FAS）指示フラグとを備え、該フラグが
指示するアドレス一致信号（AM）によって、上記命令シ
ーケンスの動作を制御する際、そのマクロ命令を実際に
実行する複数個の各マイクロ命令の特定のフィールド情
報（例えば、分岐条件）等によって、該アドレスストッ
プを行うようにしたものであるので、アドレスストップ
時の、システムストレージ（SS）に対するアクセスの態
様、及び、マイクロ命令レベルでの態様が識別でき、極
め細かいプログラムのデバッグができる効果がある。
以下本発明の実施例を図面によって詳述する。前述の
第１図が本発明の一実施例をブロック図で示した図であ
り、（ａ）はアドレスストップの一致検出を、ストアア
ドレスストップ（SAS）指示フラグと，フェッチアドレ
スストップ（FAS）指示フラグで制御する例を示し、
（ｂ）はアドレスストップの一致検出結果を、ストアア
ドレスストップ（SAS）指示フラグによる場合と，フェ
ッチアドレスストップ（FAS）指示フラグによる場合と
に分離して認識できるようにした場合を示し、（ｃ）
は、（ｂ）のアドレス一致検出方式を２組設けた場合を
示し、（ｄ）はアドレス一致検出信号（AM）をマイクロ
命令の特定フィールドの情報によって制御する場合を示
しており、本図のフェッチアドレスストップ（FAS）指
示フラグ11と，ストアアドレスストップ（SAS）指示フ
ラグ12,及び、上記アドレス一致信号（AM）によって、
該ストップアドレスが設定されかマクロ命令が指示する
マイクロ命令の特定のフィールドの情報によって、アド
レスストップを行うマイクロ命令による命令シーケンス
制御機構３が、本発明を実施するのに必要な手段であ
る。尚、全図を通して同じ符号は同じ対象物を示してい
る。
第１図が本発明の一実施例をブロック図で示した図であ
り、（ａ）はアドレスストップの一致検出を、ストアア
ドレスストップ（SAS）指示フラグと，フェッチアドレ
スストップ（FAS）指示フラグで制御する例を示し、
（ｂ）はアドレスストップの一致検出結果を、ストアア
ドレスストップ（SAS）指示フラグによる場合と，フェ
ッチアドレスストップ（FAS）指示フラグによる場合と
に分離して認識できるようにした場合を示し、（ｃ）
は、（ｂ）のアドレス一致検出方式を２組設けた場合を
示し、（ｄ）はアドレス一致検出信号（AM）をマイクロ
命令の特定フィールドの情報によって制御する場合を示
しており、本図のフェッチアドレスストップ（FAS）指
示フラグ11と，ストアアドレスストップ（SAS）指示フ
ラグ12,及び、上記アドレス一致信号（AM）によって、
該ストップアドレスが設定されかマクロ命令が指示する
マイクロ命令の特定のフィールドの情報によって、アド
レスストップを行うマイクロ命令による命令シーケンス
制御機構３が、本発明を実施するのに必要な手段であ
る。尚、全図を通して同じ符号は同じ対象物を示してい
る。
先ず、（ａ）図の場合においては、ストアアドレス，
又はフェッチアドレス（SS送出アドレス）が、ストップ
アドレスレジスタ（STPR）10に設定された指示アドレス
と一致すると、一致検出回路13から一致信号（Ｍ）が出
力されるが、命令シーケンス制御回路４に対するアドレ
ス一致検出信号（AM）は、フェッチアドレスストップ
（FAS）指示フラグ11,又はストアアドレスストップ（SA
S）指示フラグ12が‘オン’であって，且つフェッチア
クセス，又はストアアクセス信号が付勢されている時の
み有効となり、アドレスストップ時の図示していないシ
ステムストレージ（SS）に対するアクセス態様が認識で
きる。
又はフェッチアドレス（SS送出アドレス）が、ストップ
アドレスレジスタ（STPR）10に設定された指示アドレス
と一致すると、一致検出回路13から一致信号（Ｍ）が出
力されるが、命令シーケンス制御回路４に対するアドレ
ス一致検出信号（AM）は、フェッチアドレスストップ
（FAS）指示フラグ11,又はストアアドレスストップ（SA
S）指示フラグ12が‘オン’であって，且つフェッチア
クセス，又はストアアクセス信号が付勢されている時の
み有効となり、アドレスストップ時の図示していないシ
ステムストレージ（SS）に対するアクセス態様が認識で
きる。
勿論、上記の２つのフラグ11,12が両方共‘オン’と
なっていても良いことは云う迄もないことである。
なっていても良いことは云う迄もないことである。
又、フェッチアクセスに対しては、命令フェッチと，
オペランドフェッチがあり、本発明はその何れに対して
も有効であることは云う迄もないことである。
オペランドフェッチがあり、本発明はその何れに対して
も有効であることは云う迄もないことである。
次に、（ｂ）図で示した実施例について、（ａ）図の
実施例を参照しながら説明する。
実施例を参照しながら説明する。
本例においては、フェッチアドレスストップ（FAS）
指示フラグ12に対応して、FAS検出結果ラッチ22と，ス
トアアドレスストップ（SAS）指示フラグ11に対応し
て、SAS検出結果ラッチ21を設け、図示していない命令
シーケンス制御回路４に対するアドレス一致検出信号
（AM）の種別を、例えば、レジスタリードルートを介し
て識別できるように、該検出結果を分離する機構２が設
けた所に特徴がある。
指示フラグ12に対応して、FAS検出結果ラッチ22と，ス
トアアドレスストップ（SAS）指示フラグ11に対応し
て、SAS検出結果ラッチ21を設け、図示していない命令
シーケンス制御回路４に対するアドレス一致検出信号
（AM）の種別を、例えば、レジスタリードルートを介し
て識別できるように、該検出結果を分離する機構２が設
けた所に特徴がある。
次に、（ｃ）図の例は、上記アドレス一致検出結果を
分離して識別する機構２を、例えば、２組設けた例であ
って、デバッグしているプログラムに分岐命令が挿入さ
れていて、その分岐条件によって、何れに分岐するかが
予測できないような場合、２つのストップアドレスレジ
スタ（STPR）10a,10bに、それぞれのルートでのストッ
プアドレスを設定しておいて、当該プログラムの走行状
態をデバッグする時等に有効に機能する。
分離して識別する機構２を、例えば、２組設けた例であ
って、デバッグしているプログラムに分岐命令が挿入さ
れていて、その分岐条件によって、何れに分岐するかが
予測できないような場合、２つのストップアドレスレジ
スタ（STPR）10a,10bに、それぞれのルートでのストッ
プアドレスを設定しておいて、当該プログラムの走行状
態をデバッグする時等に有効に機能する。
（ｄ）図（イ）の実施例は、アドレス一致検出信号
（AM）による命令シーケンス制御回路４を制御するの
に、該ストップアドレスが設定されたマクロ命令が指示
するマイクロ命令31の、例えば、分岐条件フィールドを
用いる例であって、マイクロ命令の分岐条件にアドレス
一致検出条件を追加して、あるマイクロ命令の分岐条件
フィールド31aに、上記アドレス一致検出条件を設定し
ておくと、当該マイクロ命令が実行された時点、例え
ば、あるマクロ命令を実行するのに必要なマイクロ命令
が、A,B,C,Dの４命令であったとすると、その最後のマ
イクロ命令に、上記分岐条件フィールド31aを含むマイ
クロ命令31を設定しておくことにより、（ロ）図に示す
如く、当該アドレスストップが設定されたマクロ命令を
全て実行した時点での、該分岐条件フィールドが示すス
テータス情報により、命令シーケンス制御回路４を起動
し、当該計算機システムを停止させることができる命令
シーケンス制御機構を示している。
（AM）による命令シーケンス制御回路４を制御するの
に、該ストップアドレスが設定されたマクロ命令が指示
するマイクロ命令31の、例えば、分岐条件フィールドを
用いる例であって、マイクロ命令の分岐条件にアドレス
一致検出条件を追加して、あるマイクロ命令の分岐条件
フィールド31aに、上記アドレス一致検出条件を設定し
ておくと、当該マイクロ命令が実行された時点、例え
ば、あるマクロ命令を実行するのに必要なマイクロ命令
が、A,B,C,Dの４命令であったとすると、その最後のマ
イクロ命令に、上記分岐条件フィールド31aを含むマイ
クロ命令31を設定しておくことにより、（ロ）図に示す
如く、当該アドレスストップが設定されたマクロ命令を
全て実行した時点での、該分岐条件フィールドが示すス
テータス情報により、命令シーケンス制御回路４を起動
し、当該計算機システムを停止させることができる命令
シーケンス制御機構を示している。
本例においては、マイクロ命令の分岐条件フィールド
31aを用いた例で説明したが、特定のアドレス一致検出
フィールドを設けることにより、当該フィールドの内容
によって、上記命令シーケンス制御回路４を制御するこ
とができ、この場合には、マクロ命令の任意のマイクロ
命令の実行段階において、上記命令シーケンス制御回路
４に対する制御信号を生成でき、該マクロ命令の任意の
実行段階で当該計算機システムを停止させることができ
る。
31aを用いた例で説明したが、特定のアドレス一致検出
フィールドを設けることにより、当該フィールドの内容
によって、上記命令シーケンス制御回路４を制御するこ
とができ、この場合には、マクロ命令の任意のマイクロ
命令の実行段階において、上記命令シーケンス制御回路
４に対する制御信号を生成でき、該マクロ命令の任意の
実行段階で当該計算機システムを停止させることができ
る。
このように、本発明は、ストアアドレス，又はフェッ
チアドレスが、指示されたストップアドレスと一致する
と、命令シーケンスの動作が停止する機構を備えたマイ
クロプログラム制御装置において、該マクロ命令でのス
トアアドレス，フェッチアドレスに対して、ストップア
ドレスレジスタ（STPR）の他に、フェッチアドレススト
ップ（FAS）指示フラグと，ストアアドレスストップ（S
AS）指示フラグとを設けて、該フラグを‘オン',‘オ
フ’することにより、システムストレージ（SS）に対す
る任意のアクセス態様、更に、該マイクロ命令レベルの
態様においてアドレスストップを実現するようにした所
に特徴がある。
チアドレスが、指示されたストップアドレスと一致する
と、命令シーケンスの動作が停止する機構を備えたマイ
クロプログラム制御装置において、該マクロ命令でのス
トアアドレス，フェッチアドレスに対して、ストップア
ドレスレジスタ（STPR）の他に、フェッチアドレススト
ップ（FAS）指示フラグと，ストアアドレスストップ（S
AS）指示フラグとを設けて、該フラグを‘オン',‘オ
フ’することにより、システムストレージ（SS）に対す
る任意のアクセス態様、更に、該マイクロ命令レベルの
態様においてアドレスストップを実現するようにした所
に特徴がある。
以上、詳細に説明したように、本発明は、ストアアド
レス，又はフェッチアドレスが、指示されたアドレスと
一致すると、命令シーケンスの動作が停止する機構を備
え、マイクロプログラム制御装置において、該マクロ命
令でのストアアドレス，フェッチアドレスに対するスト
アアドレスストップ（SAS）指示フラグと，フェッチア
ドレスストップ（FAS）指示フラグとを備え、該フラグ
で有効となるアドレス一致信号（AM）によって、上記命
令シーケンスの動作を制御すると共に、上記シーケンス
制御を、該アドレスストップの設定されたマクロ命令を
実際に実行する複数個の各マイクロ命令の特定のフィー
ルド情報等によって行うようにしたものであるので、ア
ドレスストップ時の、システムストレージ（SS）に対す
るアクセスの態様、更に、該アドレスストップの設定さ
れたマクロ命令が指示するマイクロ命令レベルの態様が
識別でき、極め細かいプログラムのデバッグができる効
果がある。
レス，又はフェッチアドレスが、指示されたアドレスと
一致すると、命令シーケンスの動作が停止する機構を備
え、マイクロプログラム制御装置において、該マクロ命
令でのストアアドレス，フェッチアドレスに対するスト
アアドレスストップ（SAS）指示フラグと，フェッチア
ドレスストップ（FAS）指示フラグとを備え、該フラグ
で有効となるアドレス一致信号（AM）によって、上記命
令シーケンスの動作を制御すると共に、上記シーケンス
制御を、該アドレスストップの設定されたマクロ命令を
実際に実行する複数個の各マイクロ命令の特定のフィー
ルド情報等によって行うようにしたものであるので、ア
ドレスストップ時の、システムストレージ（SS）に対す
るアクセスの態様、更に、該アドレスストップの設定さ
れたマクロ命令が指示するマイクロ命令レベルの態様が
識別でき、極め細かいプログラムのデバッグができる効
果がある。
第１図は本発明の一実施例をブロック図で示した図， 第２図は従来のアドレスストップ機構を示した図， である。 図面において、 １は命令シーケンス停止機構,10はストップアドレスレ
ジスタ（STPR）,11はストアアドレスストップ（SAS）指
示フラグ,12はフェッチアドレスストップ（FAS）指示フ
ラグ,13は一致検出回路,2はアドレス一致検出結果分離
機構,21はSAS検出結果ラッチ,22はFAS検出結果ラッチ,3
はマイクロ命令による命令シーケンス制御機構,31はマ
イクロ命令,31aは分岐条件フィールド,4は命令シーケン
ス制御回路,A,B,C,Dはマイクロ命令，をそれぞれ示す。
ジスタ（STPR）,11はストアアドレスストップ（SAS）指
示フラグ,12はフェッチアドレスストップ（FAS）指示フ
ラグ,13は一致検出回路,2はアドレス一致検出結果分離
機構,21はSAS検出結果ラッチ,22はFAS検出結果ラッチ,3
はマイクロ命令による命令シーケンス制御機構,31はマ
イクロ命令,31aは分岐条件フィールド,4は命令シーケン
ス制御回路,A,B,C,Dはマイクロ命令，をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 敬人 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 神阪 裕士 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 阿保 憲一 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 野々村 一泰 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 西町 良市 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 楼井 康智 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭58−56051（ＪＰ，Ａ) 特開 昭59−47658（ＪＰ，Ａ)
Claims (1)
- 【請求項１】システムストレージに送出されたアドレス
に基づき、当該システムストレージから読出されたマク
ロ命令に対応するマイクロ命令を実行することにより処
理を行うマイクロプログラム制御装置において、 前記マイクロ命令に設定されたアドレス一致検出信号が
有効であることを示すステータス情報を解読する手段
と、 処理の実行を停止させたいアドレスを設定するアドレス
設定手段と、 処理の実行を停止させたいアクセス種別を設定する手段
と、 システムストレージに送出されたアドレスと前記アドレ
ス設定手段に設定されたアドレスとを比較し、アドレス
が一致した場合に、アドレス一致検出信号を出力する手
段と、 前記設定されたアクセス種別と実行されるアクセス種別
を示すアクセス信号が一致した場合に前記出力されたア
ドレス一致検出信号を有効とする手段と、 前記アドレス設定手段に設定されたアドレスのマクロ命
令に対応するマイクロ命令の前記解読されたステータス
情報に基づき、前記有効となったアドレス一致検出信号
を有効とする手段と、 前記ステータス情報に基づき有効となったアドレス一致
検出信号により、前記ステータス情報が設定されたマイ
クロ命令まで処理を実行して停止する手段と を備えたことを特徴とするマイクロプログラム制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052824A JP2503210B2 (ja) | 1986-03-11 | 1986-03-11 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052824A JP2503210B2 (ja) | 1986-03-11 | 1986-03-11 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62209632A JPS62209632A (ja) | 1987-09-14 |
| JP2503210B2 true JP2503210B2 (ja) | 1996-06-05 |
Family
ID=12925599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052824A Expired - Lifetime JP2503210B2 (ja) | 1986-03-11 | 1986-03-11 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503210B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856051A (ja) * | 1981-09-29 | 1983-04-02 | Fujitsu Ltd | アクセス割込みによるアドレス・コンペア方式 |
| JP2539347B2 (ja) * | 1982-09-13 | 1996-10-02 | 株式会社日立製作所 | フアイル管理方法 |
-
1986
- 1986-03-11 JP JP61052824A patent/JP2503210B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62209632A (ja) | 1987-09-14 |
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