JPH06250856A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 複数のタスクを時分割でパイプライン処理す
る際の分岐命令後の無駄サイクルを無くして、パイプラ
インの遅延を防止する。 【構成】 ２つのタスク（ＣＰＵ０，ＣＰＵ１）を時分
割で並行にパイプライン処理する際に、例えば、ＣＰＵ
０のＸ＋１番地の命令が分岐命令（ＪＭＰ）であるとす
ると、このＸ＋１番地の分岐命令をデコードする命令デ
コードステージで、分岐先アドレス（ＸＸ番地）をセッ
トし、当該分岐命令が含まれるタスク（ＣＰＵ０）の次
の命令フェッチステージで、分岐先アドレス（ＸＸ番
地）の命令をフェッチする。このため、分岐命令があっ
ても、パイプラインに無駄サイクルが生じることは無
い。一般に、Ｎ個のタスクを時分割でパイプライン処理
する場合には、分岐先アドレスのセット（分岐命令実
行）を、当該分岐命令のフェッチ後、（Ｎ−１）サイク
ルの間に行えば良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理する
機能を備えたマイクロコンピュータに関するものであ
る。

【０００２】

【従来の技術】近年のマイクロコンピュータにおいて
は、複数のタスクを並行処理するために、例えば、特開
昭５８−１５５４０６号公報、特開昭５９−１９１６５
４号公報等に記載されているように、複数のタスクの処
理をレジスタカウンタやマルチプレクサにより順次切り
替えることで、複数のタスクを時分割並行処理するよう
にしたものがある。

【０００３】

【発明が解決しようとする課題】従来のパイプライン処
理では、分岐命令が実行されると、パイプラインの乱れ
が生じ、最低でも１サイクルの無駄サイクル（遅延サイ
クル）が生じて、パイプライン処理が遅延するという問
題があった。従来のパイプライン処理において、分岐命
令後に無駄サイクルが生じる原因は、分岐命令後でも、
その分岐先アドレスとは関係なく、次にフェッチする命
令のアドレスが予め順番に決められていて、この命令
（無駄な命令）がフェッチされた後でしか、分岐先アド
レスの命令がフェッチできないようになっているためで
ある。

【０００４】本発明はこのような事情を考慮してなされ
たもので、その目的は、複数のタスクのプログラムを時
分割で並行にパイプライン処理させ、分岐命令後の無駄
サイクルを利用することにより遅延なく迅速にパイプラ
イン処理することができるマイクロコンピュータを提供
することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマイクロコンピュータは、Ｎ個のプログラ
ムを数サイクルごとに一定時分割で切り替えながら並行
にパイプライン処理する機能を備えたものにおいて、前
記各プログラムに含まれる分岐命令をフェッチしたとき
には、当該分岐命令が含まれるプログラムの次の命令フ
ェッチステージの１サイクル前までに実行終了し、当該
分岐命令が含まれるプログラムの次の命令フェッチステ
ージで、分岐先アドレスの命令をフェッチできて遅延サ
イクルが生じない構成としたものである。

【０００６】

【作用】上記構成によれば、複数のタスクのプログラム
を数サイクルごとに一定時分割で切り替えながら並行に
パイプライン処理する。例えば、２つのタスクのプログ
ラムをパイプライン処理する場合には、図４に示すよう
に、一方のタスク（ＣＰＵ０）のＸ＋１番地の命令が分
岐命令（ＪＭＰ）であるとすると、このＸ＋１番地の分
岐命令をデコードする命令デコードステージで、分岐先
アドレス（ＸＸ番地）をセットし、当該分岐命令が含ま
れるタスク（ＣＰＵ０）の次の命令フェッチステージ
で、分岐先アドレス（ＸＸ番地）の命令をフェッチす
る。このため、分岐命令があっても、パイプラインに無
駄サイクル（遅延サイクル）が生じることは無く、パイ
プラインの遅延を防止できる。

【０００７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。本実施例のマイクロコンピュータは、例えばワ
ンチップマイクロコンピュータにより構成され、ＣＰＵ
１１と、ＲＯＭにより構成されたプログラムメモリ１２
と、ＲＡＭにより構成されたデータメモリ１３と、Ｉ／
Ｏブロック１４（入出力ピン）と、後述するＣＰＵ切替
信号（クロック信号）を発生するタイミングジェネレー
タ（図示せず）と、データを送受信するデータバス１５
と、アドレス信号を送受信するアドレスバス１６と、リ
ード信号とライト信号をそれぞれ送受信するコントロー
ルバス１７，１８とを備えている。

【０００８】上記ＣＰＵ１１は、例えば、２種類のタス
ク（Ｌタスク，Ａタスク）を時分割で並行にパイプライ
ン処理するために、２つのアドレスレジスタ１９，２０
と２つの演算レジスタ２１，２２を備え、これらアドレ
スレジスタ１９，２０と演算レジスタ２１，２２をタイ
ミングジェネレータにより発生したＣＰＵ切替信号によ
り交互に切り替えることで、見掛上、２つのＣＰＵを交
互に切り替えて動作させるように機能する。この場合、
一方のアドレスレジスタ１９と演算レジスタ２１がＣＰ
Ｕ０用（Ｌタスク用）のレジスタとなり、他方のアドレ
スレジスタ２０と演算レジスタ２２がＣＰＵ１用（Ａタ
スク用）のレジスタとなる。これらアドレスレジスタ１
９，２０の切替えに応じてプログラムカウンタ２３の値
（次にフェッチする命令のアドレス）が更新され、この
プログラムカウンタ２３からＣＰＵ０用（Ｌタスク用）
とＣＰＵ１用（Ａタスク用）のアドレス信号が交互にプ
ログラムメモリ１２に出力される。

【０００９】また、ＣＰＵ１１内には、プログラムメモ
リ１２から読み込まれた命令の属するタスクの種類を判
別してそのエラーを検出するエラー検出回路２４と、こ
のエラー検出回路２４を通過した命令をデコード（解
読）する命令デコーダ・命令シーケンサ２５が設けら
れ、この命令デコーダ・命令シーケンサ２５によりデコ
ードした命令の内容に応じて、演算器２６（ＡＬＵ）で
演算レジスタ２１，２２を用いて演算したり、リード信
号又はライト信号をコントロールバス１７，１８に出力
するようになっている。

【００１０】一方、プログラムメモリ１２内には、ＣＰ
Ｕ０用（Ｌタスク用）のプログラム領域２７と、ＣＰＵ
１用（Ａタスク用）のプログラム領域２８と、テーブル
即値データ領域２９とが設けられている。この場合、Ｃ
ＰＵ０用のプログラム領域２７に格納されたＬタスク
は、プログラム暴走に至る危険性のある分岐命令が禁止
された固定ループ化されたプログラムで構成されてい
る。これにより、Ｌタスクのプログラムの実行時には０
番地から実行を開始し、１番地，２番地，３番地，…と
順々に命令を実行していき、その後、所定番地まで行く
と、プログラムカウンタ２３がオーバーフローして０番
地に戻り、以後、上述した番地順の命令実行を繰り返す
ようになる。また、このＬタスクは、命令が全て１ワー
ド命令に固定されている。この理由は、命令のワード数
が固定されていない命令体系（例えば１ワード命令もあ
れば、２ワード命令もあるという命令体系）では、２ワ
ード命令を読み間違えて１ワード命令と解釈した場合
に、次のワードは本来の命令ではないので、何を実行す
るか分からないからである。

【００１１】このＬタスクは、シーケンス制御の処理を
行うのに適し、そのプログラム中に、他のタスクである
Ａタスクの暴走監視用のルーチンと、システムのフェイ
ルセーフを成立させるためのバックアップシーケンス用
のルーチンが含まれている。更に、このＬタスクは、固
定ループ動作によるタイマとしての機能も備え、例えば
インクリメント命令又はデクリメント命令を実行させて
そのカウント値が所定の設定値に達したときに、Ａタス
クの処理に割込みを発生させることで、タイマ割込みと
等価な定時間処理が可能となっている。

【００１２】一方、Ａタスクは、Ｌタスクで禁止されて
いる分岐命令も許容されており、例えば複雑な解析処理
・数値処理に適している。このＡタスクについても、Ｌ
タスクと同じく、命令が全て１ワード命令に固定されて
いる。このＡタスクとＬタスクは、１ワード内にオペコ
ードとオペランド（アドレス）の両方が割り付けられて
いる。

【００１３】また、図２に示すように、プログラムメモ
リ１２内のＣＰＵ０・ＣＰＵ１のプログラム領域２７，
２８に格納されたＬタスク・Ａタスクのプログラムの各
命令には、タスクの種類を判別するタスク判別ビット３
０が例えばＭＳＢ（最上位ビット）に設けられている。
本実施例では、タスク判別ビット３０をパリティビット
とし、Ｌタスクを奇数パリティ、Ａタスクを偶数パリテ
ィとしている。この場合、タスク判別のみではなく、命
令コードチェックも実施できる。

【００１４】これに対応して、ＣＰＵ１１内には、プロ
グラムメモリ１２から読み込まれた命令の属するタスク
の種類をパリティチェックにより判別してそのエラーを
検出するエラー検出回路２４が設けられている。このエ
ラー検出回路２４は、ノイズ等の予期せぬ原因により誤
って他のタスクを実行し始めようとしているか否かを検
出するもので、図３に示すように、タスク判別回路３
１，エラーフラグ回路３２，ノーオペレーション（ＮＯ
Ｐ）コード回路３３，ハイアクティブ型・ローアクティ
ブ型の両トランスファゲート３４，３５から構成されて
いる。

【００１５】上記タスク判別回路３１は、プログラムメ
モリ１２から読み込まれた命令の属するタスクの種類を
パリティチェックにより判別し（即ち奇数パリティであ
ればＬタスク、偶数パリティであればＡタスクと判別
し）、この判別結果をＣＰＵ切替信号と比較して、エラ
ーが発生しているか否かを判定し、もし、エラーが発生
していれば、エラーフラグ回路３２へエラー信号（ハイ
レベル信号）を出力し、エラーが発生しているタスクの
アドレスレジスタ１９，２０をリセットする。この際、
エラー信号（ハイレベル信号）を、両トランスファゲー
ト３４，３５のコントロール端子にも与えて、ハイアク
ティブ型のトランスファーゲート３４をオンさせ、ＮＯ
Ｐコード回路３３から命令デコーダ・命令シーケンサ２
５へＮＯＰコードの信号を出力する一方、ローアクティ
ブ型のトランスファーゲート３５をオフさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を阻止す
る。このため、ノイズ等の予期せぬ原因により誤って他
のタスクのアドレスに分岐してその命令を実行し始めよ
うとした場合には、即座に１命令サイクルでＮＯＰとす
ることができて、メモリデータ，ポートデータ等の破壊
を未然に防止できる。

【００１６】一方、エラーが発生していない場合には、
タスク判別回路３１の出力をローレベルに維持して、ハ
イアクティブ型のトランスファーゲート３４をオフさ
せ、ＮＯＰコードの通過を阻止する一方、ローアクティ
ブ型のトランスファーゲート３５をオンさせて、命令デ
コーダ・命令シーケンサ２５への命令の通過を許容する
ようになっている。

【００１７】ところで、従来構成のものでは、多ワード
命令構成の場合、オペコード・オペランドの誤認識が、
プログラム暴走やデータメモリ内の重要情報の大量破壊
を招く原因となっていた。また、アドレスエラー等によ
り、プログラムアドレスがテーブル即値データ領域２９
のアドレスに分岐し、テーブル即値データをオペコード
として認識して実行を開始し、プログラム暴走やデータ
メモリ内の重要情報の大量破壊を招く可能性もあった。

【００１８】これに対して、本実施例では、全命令を１
ワード固定長の設計とし、１ワード内にオペコードとオ
ペランドの両方を割り付けている。また、アドレス構成
は、プログラムメモリアドレスとデータメモリアドレス
を完全に分離している。この構成により、オペコード・
オペランドの誤認識やデータメモリ内データの命令実行
等によるプログラム暴走を未然に防止できる。

【００１９】また、本実施例のオペコードは、分岐命令
等の危険命令と、その他の命令との割り付けを分けてあ
り、オペコード内の特定ビットで判別できる構成となっ
ている。図２の要注意命令判別ビット３７がこれに該当
する。この要注意命令判別ビット３７が“０”の場合、
全てデータメモリ１３から演算レジスタ２１，２２への
演算転送命令である。テーブル即値データ領域２９で
は、要注意命令判別ビット３７に“０”を埋め込む。

【００２０】万一、アドレスエラー等により、プログラ
ムアドレスがテーブル即値データ領域２９のアドレスに
分岐し、テーブル即値データをオペコードとして認識し
て実行を開始したとしても、要注意命令判別ビット３７
にセットされた値“０”により、データメモリ１３から
演算レジスタ２１，２２への演算転送命令を継続するの
みであり、データメモリ１３内の重要情報は保守され
る。しかも、演算レジスタ２１，２２への演算転送命令
実行終了後は、テーブル即値データ領域２９の最後に記
述されている初期化処理等のエラー処理ルーチン３８が
実行される。これにより、従来のウォッチドッグタイマ
等による外部監視法よりも遥かに速い応答性で、エラー
検出からエラー処理までの処理を行うことができる。

【００２１】次に、本実施例で採用するパイプライン制
御方式について図４に基づいて説明する。本実施例のパ
イプラインは、例えば、命令フェッチ，命令デコード，
命令実行の各ステージからなる３段のパイプラインとし
て構成され、全命令がこの３段のパイプラインで遅滞な
く処理できるように設計されている。各ステージはそれ
ぞれ１サイクルで実行され、３サイクルで１命令を実行
するようになっているが、３段のパイプラインにより３
つの命令を並列処理することで、見掛上、１命令を１サ
イクルで実行するのと等価となっている。１サイクル
（各ステージ）の時間は、タイミングジェネレータから
出力されるＣＰＵ切替信号（クロック信号）により規定
されている。このＣＰＵ切替信号は、ローレベルの時間
ＴLoとハイレベルの時間ＴHiとが同一であり、このＣＰ
Ｕ切替信号のローレベル期間でＣＰＵ０（Ｌタスク）の
命令フェッチを行い、ハイレベル期間でＣＰＵ１（Ａタ
スク）の命令フェッチを行うことにより、ＣＰＵ０（Ｌ
タスク）とＣＰＵ１（Ａタスク）の両プログラムを１：
１の時分割比で並行にパイプライン処理するようになっ
ている。これにより、両タスクの命令フェッチと命令デ
コードは、逆ＣＰＵ関係（一方のタスクの命令をフェッ
チしている間に他方のタスクの命令をデコードする関
係）となっている。

【００２２】また、例えばＣＰＵ１（Ａタスク）が複数
のサイクルを要する命令をフェッチした場合、ＣＰＵ切
替信号によるプログラムの切替時に、この命令は実行途
中で切り替えられることになるが、この場合、命令デコ
ーダ・命令シーケンサ２５が命令サイクル状態を記憶し
ており、次のＣＰＵ１のサイクルに、命令の途中状態よ
り実行開始し、必要サイクル数使って実行完了する。つ
まり、命令の必要サイクル数によらず、１：１の時分割
比で切り替えられる。このため、ＣＰＵ０（Ｌタスク）
とＣＰＵ１（Ａタスク）は、時間的独立性が確保され、
２つのＣＰＵが存在しているように動作する。

【００２３】更に、本実施例では、各タスクのプログラ
ムに含まれる分岐命令をフェッチしたときには、当該分
岐命令が含まれるタスクの次の命令フェッチステージで
分岐先アドレスの命令をフェッチするために、命令デコ
ードステージで、分岐先アドレスをセットするように構
成されている。

【００２４】本実施例のパイプライン処理の手順は、図
４に示すように、ＣＰＵ切替信号によりＣＰＵ０（Ｌタ
スク）の命令フェッチとＣＰＵ１（Ａタスク）の命令フ
ェッチとを１：１の時分割比で交互に繰り返し、一方の
タスクの命令をフェッチしている間に他方のタスクの命
令（１サイクル前にフェッチされた命令）をデコードす
ると共に、他方のタスクの命令をデコードしている間に
一方のタスクの命令（１サイクル前にデコードされた命
令）を実行する。これにより、２つのタスクのプログラ
ムを１：１の時分割比で並行にパイプライン処理するも
のである。

【００２５】このパイプライン処理中に、図４に示すよ
うに、例えば、ＣＰＵ０のＸ＋１番地の命令が分岐命令
（ＪＭＰ）であるとすると、このＸ＋１番地の分岐命令
をデコードする命令デコードステージで、分岐先アドレ
ス（ＸＸ番地）をセットし、当該分岐命令が含まれるタ
スク（ＣＰＵ０）の次の命令フェッチステージで、分岐
先アドレス（ＸＸ番地）の命令をフェッチする。このた
め、分岐命令があっても、パイプラインに無駄サイクル
（遅延サイクル）が生じることは無く、パイプラインの
遅延を防止できる。この場合、分岐先アドレスのセット
（分岐命令実行）を命令デコードステージで行う結果、
分岐命令については命令実行ステージで何も処理を行わ
ないことになる。

【００２６】以上説明した本実施例では、２つのタスク
を一定時分割でパイプライン処理するようにした例であ
るが、３つ以上のタスクを時分割でパイプライン処理す
るようにしても良い。一般に、Ｎ個のタスクを時分割で
パイプライン処理する場合には、分岐先アドレスのセッ
ト（分岐命令実行）を、当該分岐命令のフェッチ後、
（Ｎ−１）サイクルの間に行えば、分岐命令後の無駄サ
イクルを防止できる。この関係から、本実施例のように
２つのタスクをパイプライン処理する場合には、分岐命
令のフェッチ直後のサイクル（即ち命令デコードステー
ジ）で分岐先アドレスをセットする必要があるが、例え
ば３つのタスクをパイプライン処理する場合には、分岐
命令のフェッチ後の２サイクルの間に分岐先アドレスを
セットすれば良い。このように、タスクが３つの場合に
は、分岐命令のフェッチ後、分岐先アドレスのセットを
２サイクルかけて行えば良いので、分岐命令のアドレス
指定方式がアドレス計算を必要とする相対アドレス指定
等であっても、当該分岐命令が含まれるタスクの次の命
令フェッチステージまでに分岐先アドレスのセットを行
うことができる。

【００２７】尚、本実施例では、パイプラインを、命令
フェッチ，命令デコード，命令実行の各ステージからな
る３段のパイプラインとして構成したが、４段以上のパ
イプラインとして構成しても良い等、本発明は、要旨を
逸脱しない範囲内で種々変更して実施できることは言う
までもない。

【００２８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のタスクのプログラムを一定時分割で並
行にパイプライン処理する際に、各タスクのプログラム
に含まれる分岐命令をフェッチしたときには、当該分岐
命令が含まれるタスクの次の命令フェッチステージで、
分岐先アドレスの命令をフェッチするように構成したの
で、分岐命令後の無駄サイクルを無くすことができて、
パイプラインの遅延を防止することができ、複数のタス
クを遅延なく迅速にパイプライン処理することができる
という優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイクロコンピュータ
のブロック図

【図２】プログラムメモリ内におけるプログラムとテー
ブル即値データの格納状態を概念的に示す図

【図３】エラー検出回路の具体的構成を示すブロック図

【図４】パイプライン処理を説明するタイムチャート

【符号の説明】

１１…ＣＰＵ、１２…プログラムメモリ、１３…データ
メモリ、１９，２０…アドレスレジスタ、２１，２２…
演算レジスタ、２３…プログラムカウンタ、２４…エラ
ー検出回路、２５…命令デコーダ・命令シーケンサ、２
６…演算器、２７…ＣＰＵ０（Ｌタスク）プログラム領
域、２８…ＣＰＵ１（Ａタスク）プログラム領域、２９
…テーブル即値データ領域、３０…タスク判定ビット、
３６，３７…要注意命令判定ビット。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ｎ個のプログラムを数サイクルごとに一
   定時分割で切り替えながら並行にパイプライン処理する
   機能を備えたマイクロコンピュータにおいて、前記各プ
   ログラムに含まれる分岐命令をフェッチしたときには、
   当該分岐命令が含まれるプログラムの次の命令フェッチ
   ステージの１サイクル前までに実行終了し、当該分岐命
   令が含まれるプログラムの次の命令フェッチステージ
   で、分岐先アドレスの命令をフェッチできて遅延サイク
   ルが生じない構成としたことを特徴とするマイクロコン
   ピュータ。