JPS6020769B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS6020769B2 JPS6020769B2 JP5464876A JP5464876A JPS6020769B2 JP S6020769 B2 JPS6020769 B2 JP S6020769B2 JP 5464876 A JP5464876 A JP 5464876A JP 5464876 A JP5464876 A JP 5464876A JP S6020769 B2 JPS6020769 B2 JP S6020769B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- rom
- address
- memory page
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機等の各種の情報装置に於けるマイク
ロプログラム制御方式に関する。
ロプログラム制御方式に関する。
マイクロプログラムを実行するに際してマイクロィンス
トラクションをＲＯＭに貯えておいて遂次そのマイクロ
インストラクションを読み出して行くシステムに於いて
、ＲＯＭの容量に限度があるので、通常は基本的な動作
を行なわしめるに必要最小限のマイクロィンストラクシ
ョンを貯えているＲＯＭを標準装備しておき、使用者（
ユーザー）の要望に応じてユーザーが必要とするマイク
ロィンストラクションを記憶させたＲＯＭを単位ワード
毎に増設する方式が一般的とされている。
トラクションをＲＯＭに貯えておいて遂次そのマイクロ
インストラクションを読み出して行くシステムに於いて
、ＲＯＭの容量に限度があるので、通常は基本的な動作
を行なわしめるに必要最小限のマイクロィンストラクシ
ョンを貯えているＲＯＭを標準装備しておき、使用者（
ユーザー）の要望に応じてユーザーが必要とするマイク
ロィンストラクションを記憶させたＲＯＭを単位ワード
毎に増設する方式が一般的とされている。
ところがＲＯＭを増設する予定がある場合は標準装備の
ＲＯＭにその増設ＲＯＭの所定の番地へブランチ出来る
ような命令を予め導入しておかなければならない。一方
、ＲＯＭが増設されていない状態で誤ってこの増設ＲＯ
Ｍの番地へのブランチ命令を読み出したとすると、シス
テムは処理不能となりシステムはダウンしてしまう。こ
のシステムダウンを防止するには標準装備のＲＯＭで増
設予定の命令を読み出した時はその標準装備のＲＯＭ内
で直ちにエラー処理にジャンプさせる方式が考えれるが
、この方式を採用すると、ＲＯＭを増設した場合でも増
設予定命令を読み出すとエラー処理が行なわれてしまう
ので、ＲＯＭの増設に際しては標準装備のＲＯＭのとり
換えを必要とする。本発明はこのような問題点を鱗決す
べ〈為されたものであって、増設したＲＯＭのない場合
にその増設ＲＯＭの命令を読み出した時でもシステムは
ダウンせず、またＲＯＭを増設した場合でも標準装備の
ＲＯＭを交換等する必要のない制御方式を提案するもの
で、以下に詳述する。第１図は本発明方式を実施する際
の姿部の構成を示すブロック図であって、１はマイクロ
プログラムを記憶しているＲＯＭで、例えば２５６ワー
ド、５１２ワード等の単位ワード毎のメモリページの必
要個数から成っている。
ＲＯＭにその増設ＲＯＭの所定の番地へブランチ出来る
ような命令を予め導入しておかなければならない。一方
、ＲＯＭが増設されていない状態で誤ってこの増設ＲＯ
Ｍの番地へのブランチ命令を読み出したとすると、シス
テムは処理不能となりシステムはダウンしてしまう。こ
のシステムダウンを防止するには標準装備のＲＯＭで増
設予定の命令を読み出した時はその標準装備のＲＯＭ内
で直ちにエラー処理にジャンプさせる方式が考えれるが
、この方式を採用すると、ＲＯＭを増設した場合でも増
設予定命令を読み出すとエラー処理が行なわれてしまう
ので、ＲＯＭの増設に際しては標準装備のＲＯＭのとり
換えを必要とする。本発明はこのような問題点を鱗決す
べ〈為されたものであって、増設したＲＯＭのない場合
にその増設ＲＯＭの命令を読み出した時でもシステムは
ダウンせず、またＲＯＭを増設した場合でも標準装備の
ＲＯＭを交換等する必要のない制御方式を提案するもの
で、以下に詳述する。第１図は本発明方式を実施する際
の姿部の構成を示すブロック図であって、１はマイクロ
プログラムを記憶しているＲＯＭで、例えば２５６ワー
ド、５１２ワード等の単位ワード毎のメモリページの必
要個数から成っている。
２はこのＲＯＭＩの読み出し番地を指定するＭＲＣ、３
はＲＯＭＩから読み出されて釆るプログラムを一時的に
貯え、デコーダ（図示せず）等に適宜供給するバッファ
回路、４は上記ＭＰＣ２に連り、このＭＰＣ２の内容が
ＲＯＭＩを構成している各メモリページの最終番地、例
えば１メモリページが５１２ワードから成っている場合
、５１２、１０２４１球箱等の番地を検出する検出回路
、５はこの検出回路４から検出出力があった時に例えば
「エラー処理を実行する為の命令が記憶されている番地
へシャンプせよハとのマイクロィンストラクションを記
憶している１ワードのＲＯＭから成る命令回路で、この
回路５からのィンストラクションは上記ＲＯＭＩから読
み出されるそれと同等に扱われ上記バッファ回路３に印
放される。
はＲＯＭＩから読み出されて釆るプログラムを一時的に
貯え、デコーダ（図示せず）等に適宜供給するバッファ
回路、４は上記ＭＰＣ２に連り、このＭＰＣ２の内容が
ＲＯＭＩを構成している各メモリページの最終番地、例
えば１メモリページが５１２ワードから成っている場合
、５１２、１０２４１球箱等の番地を検出する検出回路
、５はこの検出回路４から検出出力があった時に例えば
「エラー処理を実行する為の命令が記憶されている番地
へシャンプせよハとのマイクロィンストラクションを記
憶している１ワードのＲＯＭから成る命令回路で、この
回路５からのィンストラクションは上記ＲＯＭＩから読
み出されるそれと同等に扱われ上記バッファ回路３に印
放される。
２図は第１図のＲＯＭＩの構成を拡大して示した内容図
であって、Ｐｏは標準装備のＲＯＭ、Ｐ，，Ｐ２は増設
ＲＯＭである。
であって、Ｐｏは標準装備のＲＯＭ、Ｐ，，Ｐ２は増設
ＲＯＭである。
斬る構成に於いて、マクロ命令が呼び出されると、その
オペレーションコードに対応した標準装備のＲＯＭＰｏ
のＸ番地、やＹ番地にジャンプして来る。
オペレーションコードに対応した標準装備のＲＯＭＰｏ
のＸ番地、やＹ番地にジャンプして来る。
ここで例えばＸ番地の命令実行の為のマイクロ命令はこ
の標準装備のＲＯＭＰｏ内に存在しているものとすると
、Ｘ番地にはこのＲＯＭＰｏ内の実行ルーチンが記憶さ
れている「Ａ番地へブランチせよ」、との命令が書き込
まれている。一方、Ｙ番地の命令実行の為のマイクロ命
令は増設ＲＯＭＰ，のＢ番地に記憶されていたとすると
、このＹ番地には「Ｂ番地へブランチせよ」、との命令
が書き込まれている。このように増設ＲＯＭＰ，，Ｐ２
が存在している場合は所望の命令は実行されるが、増設
ＲＯＭＰ，，Ｐ２が付加されていない場合、Ｙ番地が呼
び出されるとＢ番地へブランチするが、ここにはＲＯＭ
は実在しないので、この時読み出されるマイクロィンス
トラクションは全ビット“１”又は全ビット“０”で、
これに対応するマイクロ命令はＮＯＰ（ＮｏＯｐｅｒａ
ｔｉｏｎ）であるように設定しておく事に依ってＭｍＣ
２の内容がカウントアップされる動作だけが行なわれる
。
の標準装備のＲＯＭＰｏ内に存在しているものとすると
、Ｘ番地にはこのＲＯＭＰｏ内の実行ルーチンが記憶さ
れている「Ａ番地へブランチせよ」、との命令が書き込
まれている。一方、Ｙ番地の命令実行の為のマイクロ命
令は増設ＲＯＭＰ，のＢ番地に記憶されていたとすると
、このＹ番地には「Ｂ番地へブランチせよ」、との命令
が書き込まれている。このように増設ＲＯＭＰ，，Ｐ２
が存在している場合は所望の命令は実行されるが、増設
ＲＯＭＰ，，Ｐ２が付加されていない場合、Ｙ番地が呼
び出されるとＢ番地へブランチするが、ここにはＲＯＭ
は実在しないので、この時読み出されるマイクロィンス
トラクションは全ビット“１”又は全ビット“０”で、
これに対応するマイクロ命令はＮＯＰ（ＮｏＯｐｅｒａ
ｔｉｏｎ）であるように設定しておく事に依ってＭｍＣ
２の内容がカウントアップされる動作だけが行なわれる
。
ところがＭＰＣ２の内容が増設ＲＯＭＰ，の最終番地Ｚ
にまで達すると、検出回路４から検出信号が得られ、命
令回路５からエラー処理の為の命令が記憶されている標
準装備のＲＯＭＰｏのＥ番地へジャンプし、結局このＹ
番地に呼び出された命令は誤りであったとの処理が為さ
れ、この命令の実行はない代りにシステム全体のダウン
と云う不都合は発生しない。本発明は以上の説明から明
らかな如く、標準装備メモリにエラー処理の為の命令を
記憶せしめ、各メモリページの最終番地を検出回路が検
出した時は命令回路からの命令に依って標準装備メモリ
のエラー処理ルーチンヘジヤンプする構成であるので、
ＲＯＭにメモリページの増設が為されていない状態で増
設メモリページの番地が指定された場合には、ＭＰＣの
内容をカウントアップしてメモリページの最終番地を検
出回路で検出せしめ、命令回路からの命令に依ってエラ
ー処理が自動的に実行され、システムをダウンさせる事
はなくなると共に、メモリページの増設に際しては標準
装備のメモリページの書き換えとか取り換え等は不必要
で、結果的にメモリページの増設や削除に際して何等追
加的手段を要せず、実用‘性は極めて高い。
にまで達すると、検出回路４から検出信号が得られ、命
令回路５からエラー処理の為の命令が記憶されている標
準装備のＲＯＭＰｏのＥ番地へジャンプし、結局このＹ
番地に呼び出された命令は誤りであったとの処理が為さ
れ、この命令の実行はない代りにシステム全体のダウン
と云う不都合は発生しない。本発明は以上の説明から明
らかな如く、標準装備メモリにエラー処理の為の命令を
記憶せしめ、各メモリページの最終番地を検出回路が検
出した時は命令回路からの命令に依って標準装備メモリ
のエラー処理ルーチンヘジヤンプする構成であるので、
ＲＯＭにメモリページの増設が為されていない状態で増
設メモリページの番地が指定された場合には、ＭＰＣの
内容をカウントアップしてメモリページの最終番地を検
出回路で検出せしめ、命令回路からの命令に依ってエラ
ー処理が自動的に実行され、システムをダウンさせる事
はなくなると共に、メモリページの増設に際しては標準
装備のメモリページの書き換えとか取り換え等は不必要
で、結果的にメモリページの増設や削除に際して何等追
加的手段を要せず、実用‘性は極めて高い。
第１図は本発明方式を実施する際の構成を示すフロック
図、第２図はその主要部の構成を示す内容図、であって
、１はＲＯＭ、２はＭＰＣ、４は検出回路、５は命令回
路、を夫々示している。 第１図第２図
図、第２図はその主要部の構成を示す内容図、であって
、１はＲＯＭ、２はＭＰＣ、４は検出回路、５は命令回
路、を夫々示している。 第１図第２図
Claims (1)
- １ マイクロプログラムを記憶しているＲＯＭと、該Ｒ
ＯＭの読み出し番地を指定する為のマイクロプログラム
カウンタ（以下ＭＰＣと略す）と、ＲＯＭから読み出さ
れるマイクロプログラムを一時的に貯えるバツフア回路
と、を主構成要素としてマイクロプログラムに依つて各
種の情報処理が実行される情報処理装置に於いて、上記
ＲＯＭとしてはエラー処理の為の命令が記憶された単位
ワードの標準装備メモリページを具備すると共に単位ワ
ード毎の増設メモリページが増設可能な構成となつてお
り、上記ＭＰＣに上記各メモリページの最終番地を検出
する検出回路を関連付けると共に、該検出回路から検出
信号が得られた時に上記標準装備メモリページのエラー
処理命令が記憶されている番地へのジヤンプ命令を発生
する命令回路を設け、メモリページを増設しない状態で
その増設メモリページに記憶されている処理ルーチンへ
ブランチする命令が読み出された時は上記ＭＰＣの内容
のカウントアツプ動作のみを行い、上記検出回路で各メ
モリページの最終番地を検出した時に上記命令回路から
ジヤンプ命令にて標準装備メモリページに記憶されたエ
ラー処理命令を実行させる事を特徴としたマイクロプロ
グラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5464876A JPS6020769B2 (ja) | 1976-05-11 | 1976-05-11 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5464876A JPS6020769B2 (ja) | 1976-05-11 | 1976-05-11 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52136535A JPS52136535A (en) | 1977-11-15 |
| JPS6020769B2 true JPS6020769B2 (ja) | 1985-05-23 |
Family
ID=12976590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5464876A Expired JPS6020769B2 (ja) | 1976-05-11 | 1976-05-11 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020769B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103653A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Data processing unit |
| JPS56109151U (ja) * | 1980-01-21 | 1981-08-24 | ||
| JPS581245A (ja) * | 1981-06-26 | 1983-01-06 | Fujitsu Ltd | 分岐アドレス生成方式 |
-
1976
- 1976-05-11 JP JP5464876A patent/JPS6020769B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52136535A (en) | 1977-11-15 |
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