JPH04243435A - トレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はトレース回路に関し、特にマイク
ロプログラム実行アドレスの軌跡をスタックして記録す
るトレース回路に関する。

【０００２】

【従来技術】従来、この種のトレース回路においては、
マイクロプログラムの実行アドレスやある特定命令が実
行されたときのアドレスをトレースメモリに記憶してい
た。

【０００３】このような従来のトレース回路では、トレ
ースメモリエリアが限られているので、特にマイクロプ
ログラムの実行アドレスで繰返し実行されるもの、たと
えばタイマによる閉ループとなっている場合や、トレー
スを行う特定命令が頻繁にマイクロ命令群の中にある場
合に必要な情報が格納されないという欠点がある。

【０００４】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、マイクロプログラムの実
行アドレスで繰返し実行される場合やトレースを行う特
定命令が頻繁にマイクロ命令群の中にある場合でも必要
な情報を格納することができるトレース回路の提供を目
的とする。

【０００５】

【発明の構成】本発明によるトレース回路は、処理装置
で実行されるマイクロ命令が予め設定されたトレース命
令か否かを判定する判定手段と、前記判定手段により該
マイクロ命令が前記トレース命令と判定されたときに該
マイクロ命令のアドレスを記憶する記憶手段と、該アド
レスが直前に前記記憶手段に記憶されたアドレスか否か
を検出する検出手段と、前記検出手段により該アドレス
が直前に前記記憶手段に記憶されたアドレスであること
が検出されたとき、該アドレスの前記記憶手段への記憶
を抑止する抑止手段とを有することを特徴とする。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、コントロールストレージ回
路（ＣＳ）１はマイクロ命令群を格納し、アドレスレジ
スタ回路（ＭＡＲ）２からのアドレスが入力されると、
該アドレスに対応するマイクロ命令コードをマイクロ命
令レジスタ（ＭＩＲ）３に送出する。マイクロ命令レジ
スタ３ではコントロールストレージ回路１からのマイク
ロ命令コードを格納し、マイクロ命令コードのオペレー
ションコードを命令デコード回路（ＤＥＣ）４に送出す
る。命令デコード回路４はマイクロ命令レジスタ３から
のオペレーションコードをデコードして命令比較回路（
ＩＣＭＰ）５に送出する。

【０００８】命令比較回路５は命令デコード回路４から
のデコード出力を予め設定されたトレース命令と比較し
、それらが一致したときにトレース指示信号をアドレス
比較回路（ＡＣＭＰ）７およびアドレストレースメモリ
コントロール回路（ＡＴＭＣ）（以下コントロール回路
とする）８に出力する。

【０００９】前出アドレス回路（ＰＡＲ）６は命令比較
回路５からトレース指示信号が出力されたときにアドレ
ス比較回路７から不一致信号が出力されると、そのとき
のアドレスレジスタ回路２のアドレスを取込んで保持す
る。

【００１０】アドレス比較回路７は命令比較回路５から
のトレース指示信号が入力されたときにアドレスレジス
タ回路２のアドレスと前出アドレス回路６のアドレスと
を比較する。アドレス比較回路７はそれらアドレスの不
一致を検出すると、不一致信号を前出アドレス回路６お
よびコントロール回路８に出力する。

【００１１】コントロール回路８は命令比較回路５から
のトレース指示信号およびアドレス比較回路７からの不
一致信号が入力されると、アドレストレースメモリアド
レス回路（ＡＴＭＡ）（以下ＡＴＭアドレス回路とする
）９に対してアドレスアップ指示を行う。このとき同時
に、コントロール回路８はアドレストレースメモリ（Ａ
ＴＭ）１０に対してアドレスレジスタ回路２のアドレス
の書込み指示を行う。

【００１２】アドレストレースメモリ１０はコントロー
ル回路８からの書込み指示信号が入力されると、ＡＴＭ
アドレス回路９からのアドレスによって指定される番地
にアドレスレジスタ回路２のアドレスをトレース情報と
して記憶する。

【００１３】この図１を用いて本発明の一実施例の動作
について説明する。まず、コントロールストレージ回路
１においてアドレスレジスタ回路２によって指定される
アドレスからマイクロ命令コードが取出されると、該マ
イクロ命令コードはマイクロ命令レジスタ３に送出され
て格納される。

【００１４】マイクロ命令レジスタ３に格納されたマイ
クロ命令コードのオペレーションコードが命令デコード
回路４に送出されると、命令デコード回路４はマイクロ
命令レジスタ３からのオペレーションコードをデコード
し、そのデコード内容に沿って実行する。すなわち、ア
ドレスレジスタ回路２をアドレスアップし、コントロー
ルストレージ回路１から次のマイクロ命令コードを読出
してマイクロ命令レジスタ３に格納する。マイクロ命令
レジスタ３に格納された次のマイクロ命令コードのオペ
レーションコードを命令デコード回路４でデコードし、
そのデコード内容に沿って実行する。上記の処理が繰返
し実行されることによって、マイクロ命令が実行される
。

【００１５】このマイクロ命令の実行中に、命令比較回
路５が命令デコード回路４からのデコード出力を予め設
定されたトレース命令と判定すると、命令比較回路５は
トレース指示信号をアドレス比較回路７およびコントロ
ール回路８に出力する。

【００１６】アドレス比較回路７は命令比較回路５から
のトレース指示信号によってアドレスレジスタ回路２の
アドレスと前出アドレス回路６のアドレスとを比較する
。これらのアドレスが一致していなければ、アドレス比
較回路７は不一致信号をコントロール回路８に出力する
。コントロール回路８はアドレス比較回路７からの不一
致信号を受取ると、命令比較回路５からトレース指示信
号が出力されている間に、アドレストレースメモリ１０
にアドレスレジスタ回路２のアドレスを記憶させる。 同時に、コントロール回路８はＡＴＭアドレス回路９を
アドレスアップする。

【００１７】また、命令比較回路５からのトレース指示
信号の立下りと、アドレス比較回路７からの不一致信号
とによって、アドレスレジスタ回路２のアドレスが前出
アドレス回路６に格納される。

【００１８】マイクロプログラムがタイマのように数ス
テップで回っている場合、そのマイクロプログラムにト
レース命令が入っていれば、トレース指示信号が命令比
較回路５から繰返し出力される。しかしながら、アドレ
スレジスタ回路２のアドレスと前出アドレス回路６のア
ドレスとが同じであれば、アドレス比較回路７から不一
致信号が出力されないので、そのトレース命令のアドレ
スは最初のアドレスを除いてアドレストレースメモリ１
０に記憶されることはない。つまり、命令比較回路５か
らトレース指示信号が出力されるマイクロ命令が同一ア
ドレスならば、次に別のアドレスがくるまでその同一ア
ドレスがアドレストレースメモリ１０に記憶されること
はない。

【００１９】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例はト
レース対象の命令コードを入力するためのトレース命令
回路（ＴＲＣＩ）１１を設けた以外は図１に示す本発明
の一実施例と同様の構成となっており、同一構成要素に
は同一符号を付してある。それら同一構成要素の動作も
本発明の一実施例と同様である。

【００２０】トレース命令回路１１に予め登録されたト
レース命令は命令比較回路５に送出され、命令比較回路
５で命令デコード回路４からのデコード出力と比較され
る。その結果、一致が検出されると、命令比較回路５か
らトレース指示信号がアドレス比較回路７およびコント
ロール回路８に出力される。

【００２１】よって、アドレス比較回路７でアドレスレ
ジスタ回路２のアドレスと前出アドレス回路６のアドレ
スとの不一致が検出されれば、アドレス比較回路７から
コントロール回路８に不一致信号が出力され、アドレス
トレースメモリ１０にアドレスレジスタ回路２のアドレ
スが記憶される。

【００２２】ここで、トレース命令回路１１をスイッチ
や読出し専用メモリ（ＲＯＭ）で構成した場合には、予
め登録されたトレース対象の命令コードが命令比較回路
５に送出される。これに対し、トレース命令回路１１を
サービスパネル（ＳＶＰ）で構成した場合には、トレー
ス対象の命令コードを自由に設定することができる。

【００２３】このように、命令比較回路５で命令デコー
ド回路４からのデコード出力と予め設定されたトレース
命令との一致が検出され、アドレス比較回路７でアドレ
スレジスタ回路２のアドレスと前出アドレス回路６のア
ドレスとの不一致が検出されたときにアドレストレース
メモリ１０にアドレスレジスタ回路２のアドレスを記憶
するようにすることによって、トレースすべきマイクロ
命令が同一アドレスで繰返し出力されても、コントロー
ル回路８によってその同一アドレスのアドレストレース
メモリ１０への記憶が抑止される。よって、アドレスト
レースメモリ１０の容量を増加させることなく、有効な
情報のみをトレースし、マイクロプログラムのデバッグ
を容易に行うことができる。すなわち、マイクロプログ
ラムの実行アドレスで繰返し実行される場合やトレース
を行う特定命令が頻繁にマイクロ命令群の中にある場合
でも必要な情報をアドレストレースメモリ１０に格納す
ることができる。

【００２４】

【発明の効果】以上説明したように本発明によれば、処
理装置で実行されるマイクロ命令が予め設定されたトレ
ース命令と判定され、該マイクロ命令のアドレスが直前
にトレースメモリに記憶されたアドレスであることが検
出されたときに該アドレスのトレースメモリへの記憶を
抑止するようにすることによって、マイクロプログラム
の実行アドレスで繰返し実行される場合やトレースを行
う特定命令が頻繁にマイクロ命令群の中にある場合でも
必要な情報を格納することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の他の実施例の構成を示すブロック図で
ある。

【符号の説明】 ２　　アドレスレジスタ回路 ３　　マイクロ命令レジスタ ４　　命令デコード回路 ５　　命令比較回路 ６　　前出アドレス回路 ７　　アドレス比較回路 ８　　アドレストレースメモリコントロール回路１０　
　アドレストレースメモリ １１　　トレース命令回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　処理装置で実行されるマイクロ命令が
   予め設定されたトレース命令か否かを判定する判定手段
   と、前記判定手段により該マイクロ命令が前記トレース
   命令と判定された前記マイクロ命令のアドレスを記憶す
   る記憶手段と、該アドレスが直前に前記記憶手段に記憶
   されたアドレスか否かを検出する検出手段と、前記検出
   手段により該アドレスが直前に前記記憶手段に記憶され
   たアドレスであることが検出されたとき、該アドレスの
   前記記憶手段への記憶を抑止する抑止手段とを有するこ
   とを特徴とするトレース回路。