JPH0417464B2 - - Google Patents
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- Publication number
- JPH0417464B2 JPH0417464B2 JP59197830A JP19783084A JPH0417464B2 JP H0417464 B2 JPH0417464 B2 JP H0417464B2 JP 59197830 A JP59197830 A JP 59197830A JP 19783084 A JP19783084 A JP 19783084A JP H0417464 B2 JPH0417464 B2 JP H0417464B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- storage
- register
- history
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000013480 data collection Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御を採用した
データ処理装置に関する。特に、このマイクロプ
ログラムを格納する制御記憶メモリのマイクロ命
令アドレス履歴を記憶するアドレス履歴メモリへ
の情報格納手段に関する。
データ処理装置に関する。特に、このマイクロプ
ログラムを格納する制御記憶メモリのマイクロ命
令アドレス履歴を記憶するアドレス履歴メモリへ
の情報格納手段に関する。
マイクロプログラム制御を採用したデータ処理
装置でのマイクロプログラムのデバグおよび装置
の障害解析などの際に、マイクロ命令アドレス一
致検出回路およびマイクロ命令アドレス履歴記憶
装置が有効に使用されてきた。
装置でのマイクロプログラムのデバグおよび装置
の障害解析などの際に、マイクロ命令アドレス一
致検出回路およびマイクロ命令アドレス履歴記憶
装置が有効に使用されてきた。
しかし、このようなマイクロ命令アドレス一致
検出回路によるマイクロ命令の実行および停止は
その後のプログラム実行機能に影響を与える場合
もあり、また、マイクロ命令履歴メモリによるア
ドレス履歴情報の収集ではデータ収集後の必要ア
ドレスの探索に伴う解析に時間を要する欠点があ
つた。
検出回路によるマイクロ命令の実行および停止は
その後のプログラム実行機能に影響を与える場合
もあり、また、マイクロ命令履歴メモリによるア
ドレス履歴情報の収集ではデータ収集後の必要ア
ドレスの探索に伴う解析に時間を要する欠点があ
つた。
本発明は、このような欠点を除去するもので、
マイクロ命令アドレス履歴の解析を容易にするア
ドレス履歴記憶装置を提供することを目的とす
る。
マイクロ命令アドレス履歴の解析を容易にするア
ドレス履歴記憶装置を提供することを目的とす
る。
本発明は、前述の問題点を解決するための手段
として、マイクロプログラム情報を格納する第一
のメモリと、この第一のメモリに第一のアドレス
を与える第一のアドレスレジスタとを含むデータ
処理装置に接続され、上記第一のアドレスと基準
アドレスの同一性についての比較結果を論理値と
して出力する比較手段と、上記論理値を格納する
第一の記憶部と、上記第一のアドレスを格納する
第二の記憶部とを有する第二のメモリと、この第
二のメモリに第二のアドレスを与える第二のアド
レスレジスタと、上記第二のメモリが読出しおよ
び書込みを実行するごとに、そのアドレスの値を
「１」あて加算する手段とを備えることを特徴と
する。
として、マイクロプログラム情報を格納する第一
のメモリと、この第一のメモリに第一のアドレス
を与える第一のアドレスレジスタとを含むデータ
処理装置に接続され、上記第一のアドレスと基準
アドレスの同一性についての比較結果を論理値と
して出力する比較手段と、上記論理値を格納する
第一の記憶部と、上記第一のアドレスを格納する
第二の記憶部とを有する第二のメモリと、この第
二のメモリに第二のアドレスを与える第二のアド
レスレジスタと、上記第二のメモリが読出しおよ
び書込みを実行するごとに、そのアドレスの値を
「１」あて加算する手段とを備えることを特徴と
する。
データ処理装置を制御するマイクロプログラム
のアドレス情報に基準アドレスとの一致を示す識
別ビツトが付加されてアドレス履歴記憶装置に格
納される。この識別ビツトにより所望のマイクロ
プログラムのアドレス情報が検索される。
のアドレス情報に基準アドレスとの一致を示す識
別ビツトが付加されてアドレス履歴記憶装置に格
納される。この識別ビツトにより所望のマイクロ
プログラムのアドレス情報が検索される。
以下、本発明実施例装置を図面に基づいて説明
する。
する。
第１図は、この実施例装置の構成を示すブロツ
ク構成図である。第２図は、アドレス履歴メモリ
に格納される「１」ワードの情報の内容を示すフ
レーム構成図である。この「１」ワードは上位
「８」ビツトに対する「１」パリテイビツトPOお
よび下位「８」ビツトに対する「１」パリテイビ
ツトP1で構成される。
ク構成図である。第２図は、アドレス履歴メモリ
に格納される「１」ワードの情報の内容を示すフ
レーム構成図である。この「１」ワードは上位
「８」ビツトに対する「１」パリテイビツトPOお
よび下位「８」ビツトに対する「１」パリテイビ
ツトP1で構成される。
まず、この実施例装置の構成を第１図に基づい
て説明する。この実施例装置は、アドレス履歴メ
モリ１０と、履歴記憶アドレスレジスタ１１と、
「＋１」アドレス加算回路１２と、読出・書込制
御回路１３と、アドレス一致レジスタ２０と、比
較器２１とで構成される。
て説明する。この実施例装置は、アドレス履歴メ
モリ１０と、履歴記憶アドレスレジスタ１１と、
「＋１」アドレス加算回路１２と、読出・書込制
御回路１３と、アドレス一致レジスタ２０と、比
較器２１とで構成される。
この実施例装置に接続される外部のデータ処理
装置の制御記憶アドレスレジスタの出力は比較器
２１の第一の入力およびアドレス履歴メモリ１０
の第一の記憶部のデータ入力に接続され、第一の
外部の基準アドレス発生源の出力はアドレス一致
レジスタ２０の入力に接続され、アドレス一致レ
ジスタ２０の出力は比較器２１の第二の入力に接
続される。比較器２１の出力はアドレス履歴メモ
リ１０の第二の記憶部のデータ入力に接続され
る。履歴記憶アドレスレジスタ１１の出力はアド
レス履歴メモリ１０のアドレス入力および「＋
１」アドレス加算回路１２の入力に接続される。
「＋１」アドレス加算回路１２の出力および第二
のアドレス発生源の出力は履歴記憶アドレスレジ
スタ１１の入力に接続される。読出・書込制御回
路１３の出力はアドレス履歴メモリ１０の読出・
書込制御入力に接続される。アドレス履歴メモリ
１０の出力は図示されていないアドレス情報解析
手段に接続される。
装置の制御記憶アドレスレジスタの出力は比較器
２１の第一の入力およびアドレス履歴メモリ１０
の第一の記憶部のデータ入力に接続され、第一の
外部の基準アドレス発生源の出力はアドレス一致
レジスタ２０の入力に接続され、アドレス一致レ
ジスタ２０の出力は比較器２１の第二の入力に接
続される。比較器２１の出力はアドレス履歴メモ
リ１０の第二の記憶部のデータ入力に接続され
る。履歴記憶アドレスレジスタ１１の出力はアド
レス履歴メモリ１０のアドレス入力および「＋
１」アドレス加算回路１２の入力に接続される。
「＋１」アドレス加算回路１２の出力および第二
のアドレス発生源の出力は履歴記憶アドレスレジ
スタ１１の入力に接続される。読出・書込制御回
路１３の出力はアドレス履歴メモリ１０の読出・
書込制御入力に接続される。アドレス履歴メモリ
１０の出力は図示されていないアドレス情報解析
手段に接続される。
次に、この実施例装置の動作を第１図および第
２図に基づいて説明する。
２図に基づいて説明する。
データ処理装置はマイクロプログラムにより制
御される。このプログラムは制御記憶メモリ３２
に格納されており、制御記憶アドレスレジスタ３
１により指定されたアドレスの内容がマイクロ命
令レジスタ３３に読出される。ここで、順次実行
するマイクロプログラムは制御記憶アドレスレジ
スタ３１に設定される第一のアドレス情報により
指定される。また、この実施例装置の制御記憶ア
ドレスレジスタ３１は「15」ビツト構成であり、
このアドレスにより指定可能な制御記憶メモリ３
２には任意のバイト幅で「32」キロワードを格納
することができる。
御される。このプログラムは制御記憶メモリ３２
に格納されており、制御記憶アドレスレジスタ３
１により指定されたアドレスの内容がマイクロ命
令レジスタ３３に読出される。ここで、順次実行
するマイクロプログラムは制御記憶アドレスレジ
スタ３１に設定される第一のアドレス情報により
指定される。また、この実施例装置の制御記憶ア
ドレスレジスタ３１は「15」ビツト構成であり、
このアドレスにより指定可能な制御記憶メモリ３
２には任意のバイト幅で「32」キロワードを格納
することができる。
制御記憶アドレスレジスタ３１に設定される第
一アドレス情報と例えばサービスプロセツサなど
の外部手段で設定可能なアドレス一致レジスタ２
０に設定された基準アドレス情報とが比較器２１
で比較され、一致したことが検出された場合には
比較器２１の出力であるアドレス一致信号が論理
「１」になる。このアドレス一致信号が情報識別
ビツトとして、アドレス履歴メモリ１０の同一ワ
ードの第一の記憶部に、また制御記憶アドレスレ
ジスタ３１の内容が第二の記憶部に格納される。
すなわち、最上位ビツト位置の第一の記憶部に
は、格納されたアドレス情報が外部から指定され
たアドレスと一致しているか否かを示すアドレス
一致信号が情報識別ビツトとして格納され、第二
の記憶部には、「15」ビツトの制御記憶メモリア
ドレスが格納される。この格納動作では、履歴記
憶アドレスレジスタ１１に保持されたアドレスは
「＋１」アドレス加算回路１２により更新されて、
連続したアドレスの「１」ワードが履歴記憶アド
レスレジスタ１１に指定され、読出・書込制御回
路１３により書込みが制御される。また、読出動
作も、前述の格納動作と同様に、履歴記憶アドレ
スレジスタ１１、「＋１」アドレス加算回路１２
および読出・書込制御回路１３により実行され
る。
一アドレス情報と例えばサービスプロセツサなど
の外部手段で設定可能なアドレス一致レジスタ２
０に設定された基準アドレス情報とが比較器２１
で比較され、一致したことが検出された場合には
比較器２１の出力であるアドレス一致信号が論理
「１」になる。このアドレス一致信号が情報識別
ビツトとして、アドレス履歴メモリ１０の同一ワ
ードの第一の記憶部に、また制御記憶アドレスレ
ジスタ３１の内容が第二の記憶部に格納される。
すなわち、最上位ビツト位置の第一の記憶部に
は、格納されたアドレス情報が外部から指定され
たアドレスと一致しているか否かを示すアドレス
一致信号が情報識別ビツトとして格納され、第二
の記憶部には、「15」ビツトの制御記憶メモリア
ドレスが格納される。この格納動作では、履歴記
憶アドレスレジスタ１１に保持されたアドレスは
「＋１」アドレス加算回路１２により更新されて、
連続したアドレスの「１」ワードが履歴記憶アド
レスレジスタ１１に指定され、読出・書込制御回
路１３により書込みが制御される。また、読出動
作も、前述の格納動作と同様に、履歴記憶アドレ
スレジスタ１１、「＋１」アドレス加算回路１２
および読出・書込制御回路１３により実行され
る。
第二のアドレス発生源の出力は初期設定時のみ
履歴記憶アドレスレジスタ１１に指定される。
履歴記憶アドレスレジスタ１１に指定される。
本発明は、以上説明したように、アドレス履歴
記憶メモリを第一の記憶部と第二の記憶部とに分
け、アドレス一致信号を情報識別ビツトとして第
一の記憶部に格納し、また制御記憶メモリアドレ
スを第二の記憶部に格納することにより、アドレ
ス履歴メモリに収集されたデータの解析を容易に
する効果がある。
記憶メモリを第一の記憶部と第二の記憶部とに分
け、アドレス一致信号を情報識別ビツトとして第
一の記憶部に格納し、また制御記憶メモリアドレ
スを第二の記憶部に格納することにより、アドレ
ス履歴メモリに収集されたデータの解析を容易に
する効果がある。
第１図は本発明実施例装置の構成を示すブロツ
ク構成図、第２図はアドレス履歴メモリに格納さ
れる「１」ワードの構成を示すフレーム構成図。 １０…アドレス履歴メモリ、１１…履歴記憶ア
ドレスレジスタ、１２…「＋１」アドレス加算回
路、１３…読出・書込制御回路、２０…アドレス
一致レジスタ、２１…比較器、３１…制御記憶ア
ドレスレジスタ、３２…制御記憶メモリ、３３…
マイクロ命令レジスタ。
ク構成図、第２図はアドレス履歴メモリに格納さ
れる「１」ワードの構成を示すフレーム構成図。 １０…アドレス履歴メモリ、１１…履歴記憶ア
ドレスレジスタ、１２…「＋１」アドレス加算回
路、１３…読出・書込制御回路、２０…アドレス
一致レジスタ、２１…比較器、３１…制御記憶ア
ドレスレジスタ、３２…制御記憶メモリ、３３…
マイクロ命令レジスタ。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラム情報を格納する第一のメ
モリと、 この第一のメモリに第一のアドレスを与える第
一のアドレスレジスタと を含むデータ処理装置に接続され、 上記第一のアドレスと基準アドレスの同一性に
ついての比較結果を論理値として出力する比較手
段と、 上記論理値を格納する第一の記憶部および上記
第一のアドレスを格納する第二の記憶部を有する
第二のメモリと、 この第二のメモリに第二のアドレスを与える第
二のアドレスレジスタと、 上記第二のメモリが読出しおよび書込みを実行
するごとにそのアドレスの値を「１」あて加算す
る手段と を備えたアドレス履歴記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197830A JPS6175441A (ja) | 1984-09-20 | 1984-09-20 | アドレス履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197830A JPS6175441A (ja) | 1984-09-20 | 1984-09-20 | アドレス履歴記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175441A JPS6175441A (ja) | 1986-04-17 |
| JPH0417464B2 true JPH0417464B2 (ja) | 1992-03-26 |
Family
ID=16381047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197830A Granted JPS6175441A (ja) | 1984-09-20 | 1984-09-20 | アドレス履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175441A (ja) |
-
1984
- 1984-09-20 JP JP59197830A patent/JPS6175441A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175441A (ja) | 1986-04-17 |
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