JPS6175441A - アドレス履歴記憶装置 - Google Patents
アドレス履歴記憶装置Info
- Publication number
- JPS6175441A JPS6175441A JP59197830A JP19783084A JPS6175441A JP S6175441 A JPS6175441 A JP S6175441A JP 59197830 A JP59197830 A JP 59197830A JP 19783084 A JP19783084 A JP 19783084A JP S6175441 A JPS6175441 A JP S6175441A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- memory
- storage
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御を採用したデータ処
理装置に関する。特に、このマイクロプログラムを格納
する制御記憶メモリのマイクロ命令アドレス履歴を記憶
するアドレス履歴メモリへの情報格納手段に関する。
理装置に関する。特に、このマイクロプログラムを格納
する制御記憶メモリのマイクロ命令アドレス履歴を記憶
するアドレス履歴メモリへの情報格納手段に関する。
マイクロプログラム制御を採用したデータ処理装置での
マイクロプログラムのデバグおよび装置の障害解析など
の際に、マイクロ命令アドレス−検出出回路およびマイ
クロ命令アドレス履歴記憶装置が有効に使用されてきた
。 − 〔発明が解決しようとする問題点、〕 しかし、このような〕マイクロ命令アドレスー検出出回
によるマイクロ命令の実行および停止はその後のプログ
ラム実行機能に影響を与える場合もあり、また、マイク
ロ命令履歴メモリによるアドレス履歴情報の収集ではデ
ータ収集後の必要アドレスの探索に伴う解析に時間を要
する欠点があった。
マイクロプログラムのデバグおよび装置の障害解析など
の際に、マイクロ命令アドレス−検出出回路およびマイ
クロ命令アドレス履歴記憶装置が有効に使用されてきた
。 − 〔発明が解決しようとする問題点、〕 しかし、このような〕マイクロ命令アドレスー検出出回
によるマイクロ命令の実行および停止はその後のプログ
ラム実行機能に影響を与える場合もあり、また、マイク
ロ命令履歴メモリによるアドレス履歴情報の収集ではデ
ータ収集後の必要アドレスの探索に伴う解析に時間を要
する欠点があった。
本発明は、このような欠点を除去するもので、マイクロ
命令アドレス情報の解析を容易にするアドレス履歴記憶
装置を提供することを目的とする。
命令アドレス情報の解析を容易にするアドレス履歴記憶
装置を提供することを目的とする。
本発明は、前述の問題点を解決するための手段として、
マイクロプログラム情報を格納する第一のメモリと、こ
の第一のメモリに第一のアドレスを与える第一のアドレ
スレジスタとを含むデータ処理装置に接続され、上記第
一のアドレスと基準アドレスの同一性についての比較結
果を論理値として出力する比較手段と、上記論理値を格
納する第一の記憶部と、上記第一のアドレスを格納する
第二の記憶部とを有する第二のメモリと、この第二のメ
モリに第二のアドレスを与える第二のアドレスレジスタ
と、上記第二のメモリが読出しおよび書込みを実行する
ごとに、そのアドレスの値をｒｌＪあて加算する手段と
を備えることを特徴とする。
マイクロプログラム情報を格納する第一のメモリと、こ
の第一のメモリに第一のアドレスを与える第一のアドレ
スレジスタとを含むデータ処理装置に接続され、上記第
一のアドレスと基準アドレスの同一性についての比較結
果を論理値として出力する比較手段と、上記論理値を格
納する第一の記憶部と、上記第一のアドレスを格納する
第二の記憶部とを有する第二のメモリと、この第二のメ
モリに第二のアドレスを与える第二のアドレスレジスタ
と、上記第二のメモリが読出しおよび書込みを実行する
ごとに、そのアドレスの値をｒｌＪあて加算する手段と
を備えることを特徴とする。
データ処理装置を制御するマイクロプログラムのアドレ
ス情報に基準アドレスとの一致を示す識別ビットが付加
されてアドレス履歴記憶装置に格納される。この識別ビ
ットにより所望のマイクロプログラムのアドレス情報が
検索される。
ス情報に基準アドレスとの一致を示す識別ビットが付加
されてアドレス履歴記憶装置に格納される。この識別ビ
ットにより所望のマイクロプログラムのアドレス情報が
検索される。
以下、本発明実施例装置を図面に基づいて説明する。
第１図は、この実施例装置の構成を示すブロック構成図
である。第２図は、アドレス履歴メモリに格納される「
１」ワードの情報の内容を示すフレーム構成図である。
である。第２図は、アドレス履歴メモリに格納される「
１」ワードの情報の内容を示すフレーム構成図である。
このｒｌＪワードは上位「８」ビットに対する「１」パ
リティビットＰＯおよび下位「８」ビットに対する「１
」パリティビットＰ１で構成される。
リティビットＰＯおよび下位「８」ビットに対する「１
」パリティビットＰ１で構成される。
まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置は、アドレス履歴メモリ１０と、履
歴記憶アドレスレジスタエ１と、「＋１」アドレス加算
回路１２と、続出−１込制御回路１３と、アドレス一致
レジスタ２０と、比較器２１とで構成される。
る。この実施例装置は、アドレス履歴メモリ１０と、履
歴記憶アドレスレジスタエ１と、「＋１」アドレス加算
回路１２と、続出−１込制御回路１３と、アドレス一致
レジスタ２０と、比較器２１とで構成される。
この実施例装置に接続される外部のデータ処理装置の制
御記憶アドレスレジスタの出力は比較器２１の第一の入
力およびアドレス履歴メモリｌＯの第一の記憶部のデー
タ入力に接続され、第一の外部の基準アドレス発生源の
出力はアドレス一致レジスタ２０の入力に接続され、ア
ドレス一致レジスタ２０の出力は比較器２１の第二の入
力に接続される。
御記憶アドレスレジスタの出力は比較器２１の第一の入
力およびアドレス履歴メモリｌＯの第一の記憶部のデー
タ入力に接続され、第一の外部の基準アドレス発生源の
出力はアドレス一致レジスタ２０の入力に接続され、ア
ドレス一致レジスタ２０の出力は比較器２１の第二の入
力に接続される。
比較器２１の出力はアドレス履歴メモ１月Ｏの第二の記
憶部のデータ入力に接続される。履歴記憶アドレスレジ
スタ１１の出力はアドレス履歴メモリ１０のアドレス入
力および「＋１」アドレス加算回路１２の入力に接続さ
れる。「＋１」アドレス加算回路１２の出力および第二
のアドレス発生源の出力は履歴記憶アドレスレジスタ１
１の入力に接続される。続出・書込制御回路１３の出力
はアドレス履歴メモリ１０の読出・書込制御入力に接続
される。アドレス履歴メモリ１０の出力は図示されてい
ないアドレス情報解析手段に接続される。
憶部のデータ入力に接続される。履歴記憶アドレスレジ
スタ１１の出力はアドレス履歴メモリ１０のアドレス入
力および「＋１」アドレス加算回路１２の入力に接続さ
れる。「＋１」アドレス加算回路１２の出力および第二
のアドレス発生源の出力は履歴記憶アドレスレジスタ１
１の入力に接続される。続出・書込制御回路１３の出力
はアドレス履歴メモリ１０の読出・書込制御入力に接続
される。アドレス履歴メモリ１０の出力は図示されてい
ないアドレス情報解析手段に接続される。
次に、この実施例装置の動作を第１図および第２図に基
づいて説明する。
づいて説明する。
データ処理装置はマイクロプログラムにより制御される
。このプログラムは制御記憶メモリ３２に格納されてお
り、制御記憶アドレスレジスタ３１により指定されたア
ドレスの内容がマイクロ命令レジスタ３３に読出される
。ここで、順次実行するマイクロプログラムは制御記憶
アドレスレジスタ、３１に設定される第一のアドレス情
報Ｇこより指定される。また、この実施例装置の制御記
憶アドレスレジスタ３１は「１５」ビット構成であり、
このアドレスにより指定可能な制御記憶メモリ３２には
任意のバイト幅で「３２」キロワードを格納することが
できる。
。このプログラムは制御記憶メモリ３２に格納されてお
り、制御記憶アドレスレジスタ３１により指定されたア
ドレスの内容がマイクロ命令レジスタ３３に読出される
。ここで、順次実行するマイクロプログラムは制御記憶
アドレスレジスタ、３１に設定される第一のアドレス情
報Ｇこより指定される。また、この実施例装置の制御記
憶アドレスレジスタ３１は「１５」ビット構成であり、
このアドレスにより指定可能な制御記憶メモリ３２には
任意のバイト幅で「３２」キロワードを格納することが
できる。
制御記憶アドレスレジスタ３１に設定される第一アドレ
ス情報と例えばサービスプロセッサなどの外部手段で設
定可能なアドレス一致レジスタ２０に設定された基準ア
ドレス情報とが比較器２１で比較され、一致したことが
検出された場合には比較器２１の出力であるアドレス一
致信号が論理ｒｌＪになる。このアドレス一致信号が情
報識別ビットとして、アドレス履歴メモリ１０の同一ワ
ードの第一の記憶部に、また制御記憶アドレスレジスタ
３１の内容が第二の記憶部に格納される。すなわち、最
上位ビット位置の第一の記憶部には、格納されたアドレ
ス情報が外部から指定されたアドレスと一敗しているか
否かを示すアドレス一致信号が情報識別ビットとして格
納され、第二の記憶部には、「１５」ビットの制御記憶
メモリアドレスが格納される。この格納動作では、履歴
記憶アドレスレジスタ１１に保持されたアドレスは「＋
１」アドレス加算回路１２により更新されて、連続した
アドレスの「１」ワードが履歴記憶アドレスレジスタ１
１に指定され、続出・書込制御回路１３により書込みが
制御される。また、読出動作も、前述の格納動作と同様
に、履歴記憶アドレスレジスタ１１、「＋１」アドレス
加算回路１２および読出・書込制御回路１３により実行
される。
ス情報と例えばサービスプロセッサなどの外部手段で設
定可能なアドレス一致レジスタ２０に設定された基準ア
ドレス情報とが比較器２１で比較され、一致したことが
検出された場合には比較器２１の出力であるアドレス一
致信号が論理ｒｌＪになる。このアドレス一致信号が情
報識別ビットとして、アドレス履歴メモリ１０の同一ワ
ードの第一の記憶部に、また制御記憶アドレスレジスタ
３１の内容が第二の記憶部に格納される。すなわち、最
上位ビット位置の第一の記憶部には、格納されたアドレ
ス情報が外部から指定されたアドレスと一敗しているか
否かを示すアドレス一致信号が情報識別ビットとして格
納され、第二の記憶部には、「１５」ビットの制御記憶
メモリアドレスが格納される。この格納動作では、履歴
記憶アドレスレジスタ１１に保持されたアドレスは「＋
１」アドレス加算回路１２により更新されて、連続した
アドレスの「１」ワードが履歴記憶アドレスレジスタ１
１に指定され、続出・書込制御回路１３により書込みが
制御される。また、読出動作も、前述の格納動作と同様
に、履歴記憶アドレスレジスタ１１、「＋１」アドレス
加算回路１２および読出・書込制御回路１３により実行
される。
第二のアドレス発生源の出力は初期設定時のみ履歴記憶
アドレスレジスタ１１に指定される。
アドレスレジスタ１１に指定される。
本発明は、以上説明したように、アドレス履歴記憶メモ
リを第一の記憶部と第二の記憶部とに分け、アドレス一
致信号を情報識別ビットとして第一の記憶部に格納し、
また制御記憶メモリアドレスを第二の記憶部に格納する
ことにより、アドレス履歴メモリに収集されたデータの
解析を容易にする効果がある。
リを第一の記憶部と第二の記憶部とに分け、アドレス一
致信号を情報識別ビットとして第一の記憶部に格納し、
また制御記憶メモリアドレスを第二の記憶部に格納する
ことにより、アドレス履歴メモリに収集されたデータの
解析を容易にする効果がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図はアドレス履歴メモリに格納されるｒｌＪワード
の構成を示すフレーム構成図。 １０・・・アドレス履歴メモリ、１１・・・履歴記憶ア
ドレスレジスタ、１２・・・「＋１」アドレス加算回路
、１３・・・読出・書込制御回路、２０・・・アドレス
一致レジスタ、２１・・・比較器、３１・・・制御記憶
アドレスレジスタ、３２・・・制御記憶メモリ、３３・
・・マイクロ命令レジスタ。
。 第２図はアドレス履歴メモリに格納されるｒｌＪワード
の構成を示すフレーム構成図。 １０・・・アドレス履歴メモリ、１１・・・履歴記憶ア
ドレスレジスタ、１２・・・「＋１」アドレス加算回路
、１３・・・読出・書込制御回路、２０・・・アドレス
一致レジスタ、２１・・・比較器、３１・・・制御記憶
アドレスレジスタ、３２・・・制御記憶メモリ、３３・
・・マイクロ命令レジスタ。
Claims (1)
- （１）マイクロプログラム情報を格納する第一のメモリ
と、 この第一のメモリに第一のアドレスを与える第一のアド
レスレジスタと を含むデータ処理装置に接続され、 上記第一のアドレスと基準アドレスの同一性についての
比較結果を論理値として出力する比較手段と、 上記論理値を格納する第一の記憶部および上記第一のア
ドレスを格納する第二の記憶部を有する第二のメモリと
、 この第二のメモリに第二のアドレスを与える第二のアド
レスレジスタと、 上記第二のメモリが読出しおよび書込みを実行するごと
にそのアドレスの値を「１」あて加算する手段と を備えたアドレス履歴記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197830A JPS6175441A (ja) | 1984-09-20 | 1984-09-20 | アドレス履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197830A JPS6175441A (ja) | 1984-09-20 | 1984-09-20 | アドレス履歴記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175441A true JPS6175441A (ja) | 1986-04-17 |
| JPH0417464B2 JPH0417464B2 (ja) | 1992-03-26 |
Family
ID=16381047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197830A Granted JPS6175441A (ja) | 1984-09-20 | 1984-09-20 | アドレス履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175441A (ja) |
-
1984
- 1984-09-20 JP JP59197830A patent/JPS6175441A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0417464B2 (ja) | 1992-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1073553A (en) | Error recovery and control in a mass storage system | |
| US3510847A (en) | Address manipulation circuitry for a digital computer | |
| US4805093A (en) | Content addressable memory | |
| JPH0248931B2 (ja) | ||
| US4670836A (en) | Device for detecting an overlap of operands to be accessed | |
| JPS5987566A (ja) | メモリアクセス検出方式 | |
| US4797816A (en) | Virtual memory supported processor having restoration circuit for register recovering | |
| JPS6175441A (ja) | アドレス履歴記憶装置 | |
| JPS58154043A (ja) | 情報処理装置 | |
| JPS59123055A (ja) | 命令処理方式 | |
| JPS6020769B2 (ja) | マイクロプログラム制御方式 | |
| JPH0318214B2 (ja) | ||
| JPS626341A (ja) | 情報処理装置 | |
| JPH0527989A (ja) | コンピユータシステムの例外処理装置 | |
| JPS61157945A (ja) | マイクロ命令読み込み回路 | |
| JPH04181454A (ja) | データアクセス制御装置 | |
| JPH05334074A (ja) | マイクロプロセッサ | |
| JPS59121455A (ja) | プレフイクシング方式 | |
| JPS61168055A (ja) | 情報処理装置 | |
| JPH0258648B2 (ja) | ||
| JPS61175731A (ja) | マイクロプログラム制御方式 | |
| JPH04160655A (ja) | 例外検出方式 | |
| JPS62166449A (ja) | 論理装置の履歴記憶装置 | |
| JPS6320631A (ja) | レジスタ選択方式 | |
| JPH0679272B2 (ja) | 命令フェッチ制御装置 |