JPS60207935A - イリ−ガル命令検出方式 - Google Patents
イリ−ガル命令検出方式Info
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- JPS60207935A JPS60207935A JP59063604A JP6360484A JPS60207935A JP S60207935 A JPS60207935 A JP S60207935A JP 59063604 A JP59063604 A JP 59063604A JP 6360484 A JP6360484 A JP 6360484A JP S60207935 A JPS60207935 A JP S60207935A
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- Japan
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- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプロセッサを用いたシステムの異音
動作を検出するだめのイリーガル命令検出方式に関する
。
動作を検出するだめのイリーガル命令検出方式に関する
。
マイクロプロセッサを使用したシステムは、一般にコン
ピュータに比してできるだけ少ないゲート数で構成する
ようにしているため、応々にして異常検出４ａ能を内蔵
しないものが多い。
ピュータに比してできるだけ少ないゲート数で構成する
ようにしているため、応々にして異常検出４ａ能を内蔵
しないものが多い。
このようなシステム・を例えば実時間、マルチタスク用
途等に使用した場合、ソフトウェア、ハードフェアある
いは外部環境等の様々な原因によりマ・イクロプロセッ
サ（ＣＩ”Ｕ）が暴走状態に陥いることがあり、このた
めその原因をつきとめるための種々の工夫をＣＰＵの外
部ではかる必要がある。
途等に使用した場合、ソフトウェア、ハードフェアある
いは外部環境等の様々な原因によりマ・イクロプロセッ
サ（ＣＩ”Ｕ）が暴走状態に陥いることがあり、このた
めその原因をつきとめるための種々の工夫をＣＰＵの外
部ではかる必要がある。
その手法のひとつに、イリーガル命令検出方式がある。
この方式は、ＣＰＵが所有するオペレーションコード（
以後ＯＰコードと略称する）のうち、使用しないコード
（イリーガル命令）が誤まって実行されたとき、あるい
は実行されそうになったときに、これを検出１７てＣＰ
Ｕの誤動作を防止するだめのものである。
以後ＯＰコードと略称する）のうち、使用しないコード
（イリーガル命令）が誤まって実行されたとき、あるい
は実行されそうになったときに、これを検出１７てＣＰ
Ｕの誤動作を防止するだめのものである。
ところが、従来のイリーガル命令検出方式は実行される
命令データのＯＰコードを遂−論理判定回路に導びいて
ここでイリーガル命令が否かを判定し、この判定の結果
イリーガル命令と判定さｊｔだときに検出信号を発する
ものであ−クた。このため、例えば８ピツトや１６ビツ
ト、３２ビツトといっ喪多数ビットのＯＦコードを取扱
う現在のＣＰＵでは、論理判定回路の構成が著しく複雑
になり、またイリーガル命令の数が少ない場合には検出
能力が低下する欠点があった。
命令データのＯＰコードを遂−論理判定回路に導びいて
ここでイリーガル命令が否かを判定し、この判定の結果
イリーガル命令と判定さｊｔだときに検出信号を発する
ものであ−クた。このため、例えば８ピツトや１６ビツ
ト、３２ビツトといっ喪多数ビットのＯＦコードを取扱
う現在のＣＰＵでは、論理判定回路の構成が著しく複雑
になり、またイリーガル命令の数が少ない場合には検出
能力が低下する欠点があった。
本発明は、簡竿な構成で能率良くイリーガル命令の検出
を行なえるようにした−（’）−ガル命令検出方式を提
供することを目的とする。
を行なえるようにした−（’）−ガル命令検出方式を提
供することを目的とする。
本発明は、上記目的を達成するために、使用するオペレ
ーションコードにより定まる番地に第１の識別符号を書
込むとともに他の番地に第２の識別１１号を書込んだメ
モリと、そのアドレス指定回路と、制御回路とを設け、
マイクロプロセッサがオペレーションコードをフェッチ
したとき、このオペレーションコードを上記制御回路の
指示により上記アドレス指定回路を介して、Ｌ記メモリ
に供給してアドレス指定し、その内容がｔα２のＪ・１
別符号のときこれをイリーガル信号として出力するよう
にしたものである〇〔廃明の実施料〕 第】図は、本発明の一実施例におけるイリーガル命令検
出方式を適用した回路の構成を示すもので、この回路は
マイクロプロセッサ（ＣＰＵ）１に対しアドレス、デー
タおよび制御信号用のバス２を介して接続されたアドレ
スレジスタ３と、制御回路としてのタイミング発生回路
４と、読取し専用メモリ（ＲＯＭ）５と、ゲート回路６
とから構成されている。
ーションコードにより定まる番地に第１の識別符号を書
込むとともに他の番地に第２の識別１１号を書込んだメ
モリと、そのアドレス指定回路と、制御回路とを設け、
マイクロプロセッサがオペレーションコードをフェッチ
したとき、このオペレーションコードを上記制御回路の
指示により上記アドレス指定回路を介して、Ｌ記メモリ
に供給してアドレス指定し、その内容がｔα２のＪ・１
別符号のときこれをイリーガル信号として出力するよう
にしたものである〇〔廃明の実施料〕 第】図は、本発明の一実施例におけるイリーガル命令検
出方式を適用した回路の構成を示すもので、この回路は
マイクロプロセッサ（ＣＰＵ）１に対しアドレス、デー
タおよび制御信号用のバス２を介して接続されたアドレ
スレジスタ３と、制御回路としてのタイミング発生回路
４と、読取し専用メモリ（ＲＯＭ）５と、ゲート回路６
とから構成されている。
ＲＯＭ ５は、例えば名番地１ビットのメモリからなり
、各番地のうち前記ＣＰＵＪが使用するオペレーション
コード（ＯＰコード）に対応スる番地にはそれぞれ第・
１の識別符号としての７１０Ｔｒレベルが書込んであり
、また他の全番地には第２の識別符号としての“１″レ
ベルが書込んである。
、各番地のうち前記ＣＰＵＪが使用するオペレーション
コード（ＯＰコード）に対応スる番地にはそれぞれ第・
１の識別符号としての７１０Ｔｒレベルが書込んであり
、また他の全番地には第２の識別符号としての“１″レ
ベルが書込んである。
アドレスレジスタ３は、ＣＰＵＩのオブコード７工ツチ
時に図示しないプログラムメモリからバス２に読出され
たＯＰコードをラッチして前記ＲＯＭ５にアドレスとし
て供給するものである。
時に図示しないプログラムメモリからバス２に読出され
たＯＰコードをラッチして前記ＲＯＭ５にアドレスとし
て供給するものである。
タイミング発生回路４は、ＣＰＵ７から発生される制御
信号に同期して、オブコードフエッチ時に前記アドレス
レジスタ３およびゲート回路６に対し所定のタイミング
で制御信号を発生するものである。またゲート回路６は
、タイミング発生回路４からゲート信号が発生されてい
る期間のみ開成して前記ＲＯＭ５から読出された信号を
出力する。
信号に同期して、オブコードフエッチ時に前記アドレス
レジスタ３およびゲート回路６に対し所定のタイミング
で制御信号を発生するものである。またゲート回路６は
、タイミング発生回路４からゲート信号が発生されてい
る期間のみ開成して前記ＲＯＭ５から読出された信号を
出力する。
このような構成において、ＣＰＵ７からアドレスが出力
され、かつリード制御信号が発生されてこれによりプロ
グラムメモリからＯＦコードが続出されると、つまりＣ
ＰＵＩがオブコードフエッチ状態になると、上記リード
制御信号に同期してタイミング発生回路４から例えば第
２図のようにアドレスセット信号ＡＲ８が出力され、こ
の結果バス２上に出力されていたＯＰコードがアドレス
レジスタ３にセットされる。そうすると、ＲＯＭ５へは
第２図ＡＤＳに示す如く上記ＯＰコードが供給され、こ
の結果ＲＯＭ ５がアクセスされて上記ＯＰコードに対
応する番地に書込ま孔ていた識別符号が読出される。そ
してこＤｉ／＆別符号は、タイミング発生回路４からゲ
ート信号（第２図Ｍ ＲＤ ）が出力されたときに、ゲ
ート回路６を通過【７て送出される。
され、かつリード制御信号が発生されてこれによりプロ
グラムメモリからＯＦコードが続出されると、つまりＣ
ＰＵＩがオブコードフエッチ状態になると、上記リード
制御信号に同期してタイミング発生回路４から例えば第
２図のようにアドレスセット信号ＡＲ８が出力され、こ
の結果バス２上に出力されていたＯＰコードがアドレス
レジスタ３にセットされる。そうすると、ＲＯＭ５へは
第２図ＡＤＳに示す如く上記ＯＰコードが供給され、こ
の結果ＲＯＭ ５がアクセスされて上記ＯＰコードに対
応する番地に書込ま孔ていた識別符号が読出される。そ
してこＤｉ／＆別符号は、タイミング発生回路４からゲ
ート信号（第２図Ｍ ＲＤ ）が出力されたときに、ゲ
ート回路６を通過【７て送出される。
ところで、以上の動作において、プログラムメモリから
読出されたデータが、ＣＰＵＩが使用しているＯＰコー
ドであれば、このＯＰコードに対応するＲＯＭ５の番地
には“０″レベルの識別符号が書込まれているため、ゲ
ート回路６からは上記″０”レベルが出力される。した
がって、この“０”レベルの信号を受けた後段の回路は
ＣＰＵ７が正常動作【２ているものと判断してそのまま
監視を続ける。一方、何らかの原因によりバス２に使用
するＯＰコード以外のデータが出力された場合は、この
データ（イリーガル命令）に対応するＲＯＭ５の番地に
は予めパ１”レベルの識別符号が書込んであるため、こ
の１１１１＋レベルのイアｆ号がゲート回路６がら・１
リ−ガル（Ｈ号ＩＲＱとして出力される。したがって、
後段の回路ｉ、ｉ 、このイリーガル信号ｉＲＧを検出
することにより、ＣＰＵ１が誤動作を起こし７ｃものと
判ＩＵ１シて動作停止静の所定の処置を行なう。なお、
この処置としては、」二記イリーガル（］号Ｉ ＲＧを
割込（，７号としてＣＰＵＩに供給して動作をストップ
させたり、同じく割込みをかけて９）別な誤動作処理用
のプログラムを実行させるものであ−）てもよい。また
、上記１リ一ガル信号Ｉ ＲＧを各稲データアナライザ
やプログラムアノ′う１ザにトリガ信号と１７て導びい
て、異音原因をか１ぺるようにしてもよい。
読出されたデータが、ＣＰＵＩが使用しているＯＰコー
ドであれば、このＯＰコードに対応するＲＯＭ５の番地
には“０″レベルの識別符号が書込まれているため、ゲ
ート回路６からは上記″０”レベルが出力される。した
がって、この“０”レベルの信号を受けた後段の回路は
ＣＰＵ７が正常動作【２ているものと判断してそのまま
監視を続ける。一方、何らかの原因によりバス２に使用
するＯＰコード以外のデータが出力された場合は、この
データ（イリーガル命令）に対応するＲＯＭ５の番地に
は予めパ１”レベルの識別符号が書込んであるため、こ
の１１１１＋レベルのイアｆ号がゲート回路６がら・１
リ−ガル（Ｈ号ＩＲＱとして出力される。したがって、
後段の回路ｉ、ｉ 、このイリーガル信号ｉＲＧを検出
することにより、ＣＰＵ１が誤動作を起こし７ｃものと
判ＩＵ１シて動作停止静の所定の処置を行なう。なお、
この処置としては、」二記イリーガル（］号Ｉ ＲＧを
割込（，７号としてＣＰＵＩに供給して動作をストップ
させたり、同じく割込みをかけて９）別な誤動作処理用
のプログラムを実行させるものであ−）てもよい。また
、上記１リ一ガル信号Ｉ ＲＧを各稲データアナライザ
やプログラムアノ′う１ザにトリガ信号と１７て導びい
て、異音原因をか１ぺるようにしてもよい。
このように本実施例であれば、識別符号を記憶したＲ
ＯＭ ５を用意し、て、ＣＰ Ｕ ７のＯＰコードＴ／
−−ニッチ時にぞのＱ ｐ ：Ｔ−ドを」二記ＲＯＭ５
にアドレスとし−〔供給し、て上記ＯＰコードがイリー
ガル命令であるかを示すＣ４号を発生するようにし／こ
ので、ＯＰ ：Ｊ−ド判定用に論理回路を肴！成する従
来の方式に比べて非常に簡単な回路で能率良くイリーガ
ル命令の検出を行なうことができる。
ＯＭ ５を用意し、て、ＣＰ Ｕ ７のＯＰコードＴ／
−−ニッチ時にぞのＱ ｐ ：Ｔ−ドを」二記ＲＯＭ５
にアドレスとし−〔供給し、て上記ＯＰコードがイリー
ガル命令であるかを示すＣ４号を発生するようにし／こ
ので、ＯＰ ：Ｊ−ド判定用に論理回路を肴！成する従
来の方式に比べて非常に簡単な回路で能率良くイリーガ
ル命令の検出を行なうことができる。
一方第３図は、本発明の他の実九例にＪ。りるイリ°−
ガル命令検出力式を適用した回路の構成を示すものであ
る。なお、同図においてｎｊｉ ｉｉｅ第１図と同一部
分には同一符号を付して詳しい説明燻省略する。
ガル命令検出力式を適用した回路の構成を示すものであ
る。なお、同図においてｎｊｉ ｉｉｅ第１図と同一部
分には同一符号を付して詳しい説明燻省略する。
この実施例の方式は、メモリとしてランタン・・アクセ
ス・メモリ（ＲＡＭ）７を用い、ＣＰ Ｕ １でプログ
ラムを実行しながら上記ＲＡ〜１２に第１の胤別杓号と
してのｒｒ Ｏｎレベルを１込むようにしたものである
。すなわち、Ｔ＜ Ａ Ｍ ７のデータ人力娼子（ＩＮ
）をパ０”レベルに設定するとともに、引込み読出し指
定入力端−ｆ（Ｒ／′Ｗ）に第１の切換スイッチ８を介
してタイミング発生回路４からの読出し指定信”；（”
ｏ”レベル）および督込み指定信号とし、ての５ｖの
定電圧（” １ ”レベル）を択一的に供給している。
ス・メモリ（ＲＡＭ）７を用い、ＣＰ Ｕ １でプログ
ラムを実行しながら上記ＲＡ〜１２に第１の胤別杓号と
してのｒｒ Ｏｎレベルを１込むようにしたものである
。すなわち、Ｔ＜ Ａ Ｍ ７のデータ人力娼子（ＩＮ
）をパ０”レベルに設定するとともに、引込み読出し指
定入力端−ｆ（Ｒ／′Ｗ）に第１の切換スイッチ８を介
してタイミング発生回路４からの読出し指定信”；（”
ｏ”レベル）および督込み指定信号とし、ての５ｖの
定電圧（” １ ”レベル）を択一的に供給している。
また、タイミング発生回路４とゲート回路６との間に第
２の切換スイッチ９を設け、タイミングに用回路４から
のゲート信号Ｍ ＲＤ （” １”レベル）およびＱＶ
の定電圧（” ０ ” Ｌ／ベベルヲ択−的にゲート回
路６に供給している。なお、上記第１および第２の各切
換スイッチ８，９は互いに連動動作する〇 このような構成において、ＲＡＭ７の全番地には予め別
の書込み手段により第２の識別符号としてのＩＩ 、
１１レベル”お書込んでおく。そして、この状態で第１
および第２の各切換スイッチ８９をそれぞれａ側に設定
し、ＣＰＵＪを実行させる。そうすると、ＣＰＵＪがＯ
Ｐコードンエッチ状態になる１σに、そのＯＰコードが
アドレスレジスタ３を介してＲＡ Ｍ ７にアドレス情
報とじ−Ｃ供給され、このＯｐコードに対応する番地の
内容かそｈぞれ第１の識別符号Ｃ” ｏ ”レベル）に
＜ｔｔ換えられる。なお、記４図はその書換え動作を示
すタイミング図である。そうして、全ｏＰコードに対応
する宙Ｊ也の書換えが終了すると、第１および第２の各
切換、７．イッチ８，９をそれぞれｂ ｌｌｉ＋ｉにラ
リ換え、以１ｃｐｕＪに通常のプログラム中タ行を行な
わせる。この結果、ＲＡＭ７は連続的に読出し状態とな
り、この状態でＯＰコードがＲＡＭ７にアドレスとして
供給されると、前記一実施例と同様にそのＯＰコードに
対応する番地の内容が読出される。そして、この読出さ
れた識別符号は ＬＬ Ｉ１１レベルならばイＩＪ −
ガル信号ＩＲＧとしてゲート回路６を介して送出される
。
２の切換スイッチ９を設け、タイミングに用回路４から
のゲート信号Ｍ ＲＤ （” １”レベル）およびＱＶ
の定電圧（” ０ ” Ｌ／ベベルヲ択−的にゲート回
路６に供給している。なお、上記第１および第２の各切
換スイッチ８，９は互いに連動動作する〇 このような構成において、ＲＡＭ７の全番地には予め別
の書込み手段により第２の識別符号としてのＩＩ 、
１１レベル”お書込んでおく。そして、この状態で第１
および第２の各切換スイッチ８９をそれぞれａ側に設定
し、ＣＰＵＪを実行させる。そうすると、ＣＰＵＪがＯ
Ｐコードンエッチ状態になる１σに、そのＯＰコードが
アドレスレジスタ３を介してＲＡ Ｍ ７にアドレス情
報とじ−Ｃ供給され、このＯｐコードに対応する番地の
内容かそｈぞれ第１の識別符号Ｃ” ｏ ”レベル）に
＜ｔｔ換えられる。なお、記４図はその書換え動作を示
すタイミング図である。そうして、全ｏＰコードに対応
する宙Ｊ也の書換えが終了すると、第１および第２の各
切換、７．イッチ８，９をそれぞれｂ ｌｌｉ＋ｉにラ
リ換え、以１ｃｐｕＪに通常のプログラム中タ行を行な
わせる。この結果、ＲＡＭ７は連続的に読出し状態とな
り、この状態でＯＰコードがＲＡＭ７にアドレスとして
供給されると、前記一実施例と同様にそのＯＰコードに
対応する番地の内容が読出される。そして、この読出さ
れた識別符号は ＬＬ Ｉ１１レベルならばイＩＪ −
ガル信号ＩＲＧとしてゲート回路６を介して送出される
。
このように本実施例であれば、ＲＡＭｙを用いることに
より、ＣＰＵ１が使用するＯＰコードに対応する番地の
みに第１の識別符号（Ｏ”レベル）を書込むことができ
、個々のＣＰＵが実行するプログラムに応じた最適な識
別符号の設定を行なうことができる。したがって、プロ
グラム中にないＯＰコードが誤まって実行されそうにな
った場合にも、これをイリーガル命令として確実に検出
することができる。
より、ＣＰＵ１が使用するＯＰコードに対応する番地の
みに第１の識別符号（Ｏ”レベル）を書込むことができ
、個々のＣＰＵが実行するプログラムに応じた最適な識
別符号の設定を行なうことができる。したがって、プロ
グラム中にないＯＰコードが誤まって実行されそうにな
った場合にも、これをイリーガル命令として確実に検出
することができる。
さらに第５図は、本発明の別の実施例におけるイリーガ
ル命令検出方式を適用した回路の構成を示すものである
。なお、同図において前Ｂｅ第３図と同一部分には同一
符号を付して説明を行なう。
ル命令検出方式を適用した回路の構成を示すものである
。なお、同図において前Ｂｅ第３図と同一部分には同一
符号を付して説明を行なう。
この実施例の方式は、ランタン・・アクセス・メモリ（
ＲＡ Ｍ ） ７を用い、このＲＡＭ７にＣＰＵＪでプ
ログラムを実行しながら第１の識別群−リとしてのパ０
″ルベル３’（書込むとともに、この書込みｔ（先立ち
害込み＋）ＩＪのＲＡＭ７の内容を読出し、この読出し
、た符号がｒｒ １ｕレベルだった場合にはこの符号を
イリーガル候補４３号として出力！５、このイリーガル
候補信号の発生後一定時間以内に別途嚢常信号が到来し
たとき、上記イリーガル候補インを号をイリーガル信号
とするように１．たものである。
ＲＡ Ｍ ） ７を用い、このＲＡＭ７にＣＰＵＪでプ
ログラムを実行しながら第１の識別群−リとしてのパ０
″ルベル３’（書込むとともに、この書込みｔ（先立ち
害込み＋）ＩＪのＲＡＭ７の内容を読出し、この読出し
、た符号がｒｒ １ｕレベルだった場合にはこの符号を
イリーガル候補４３号として出力！５、このイリーガル
候補信号の発生後一定時間以内に別途嚢常信号が到来し
たとき、上記イリーガル候補インを号をイリーガル信号
とするように１．たものである。
すなわち、第５図において１０５しアドレスカウンタと
しての機能とデータバスより供給された０【）コードを
ラッチする機能とを備えだカウンタ回路で、この回路１
０のカウント値はタイミング発生回路４ａから発生され
るカウントアツプパルスＣＰＵにより変化し、またＯ
ｒ＋コードのラッチ動作社タイミング発生回路４１から
のアドレスセットｆｄ号へＲ５により行なわれるように
なっている。また、図中Ｊ ７ 、７２１まそれ−とれ
ワンショットマルチバイブレータ（ワンショ゛ットマル
チ）を示すもので、ゲート回路６より出力゛されるイリ
ーガル候補信号Ｉ ＲＧ ｌｊ：よ−）′Ｃ動作し、そ
の出力’Ｉ’ＯＪ、ＴＯ２を書込み制卸回路ノ３に供給
【７ている。この書込み制御回路１３は、２個のフリッ
プフロップ１４゜１５と、アンド回路１６．１７と、オ
ア回路１８．１９とから構成されている。
しての機能とデータバスより供給された０【）コードを
ラッチする機能とを備えだカウンタ回路で、この回路１
０のカウント値はタイミング発生回路４ａから発生され
るカウントアツプパルスＣＰＵにより変化し、またＯ
ｒ＋コードのラッチ動作社タイミング発生回路４１から
のアドレスセットｆｄ号へＲ５により行なわれるように
なっている。また、図中Ｊ ７ 、７２１まそれ−とれ
ワンショットマルチバイブレータ（ワンショ゛ットマル
チ）を示すもので、ゲート回路６より出力゛されるイリ
ーガル候補信号Ｉ ＲＧ ｌｊ：よ−）′Ｃ動作し、そ
の出力’Ｉ’ＯＪ、ＴＯ２を書込み制卸回路ノ３に供給
【７ている。この書込み制御回路１３は、２個のフリッ
プフロップ１４゜１５と、アンド回路１６．１７と、オ
ア回路１８．１９とから構成されている。
このような構成において、例えばＩＪ６図に示す如く検
出開始信号Ｃ８Ｓが到来し、これにより検出動作期間に
なると、タイミング発生回路４ａからＲＡ、Ｍ７の入力
端子ＩＮに゛■′°レベルの信号ＩＮＳが供給され、ま
だそれとともにカウンタ回路ノθにカラン）・アップパ
ｋ スＣＰ ［Ｊが供給される。この）ζめ、カウンタ
回路１ｏがらはＩｆａ次アドレスが出力されてこれによ
りＲＡＭ７がアクセスされ、ＲＡＭ７の全番地に第２の
党別符号としての” １”レベルＩｔ”；’Ｆ込まれる
。
出開始信号Ｃ８Ｓが到来し、これにより検出動作期間に
なると、タイミング発生回路４ａからＲＡ、Ｍ７の入力
端子ＩＮに゛■′°レベルの信号ＩＮＳが供給され、ま
だそれとともにカウンタ回路ノθにカラン）・アップパ
ｋ スＣＰ ［Ｊが供給される。この）ζめ、カウンタ
回路１ｏがらはＩｆａ次アドレスが出力されてこれによ
りＲＡＭ７がアクセスされ、ＲＡＭ７の全番地に第２の
党別符号としての” １”レベルＩｔ”；’Ｆ込まれる
。
そうし°（：、ＲＡＭ７への′１”の書込みがｐ了し、
データバスＤ Ｉ） Ｕ Ｓを介してＯＰコードが到来
すると、タイミング発生回路４ａからアドレスセット信
号Ａ ＲＳが出力され、この結果上記ＯＰコードはカウ
ンタ回路１０でラッチされたのちアドレスとしてＲＡ
Ｍ７に供給される。これによりＲＡ Ｈ７からは上記Ｏ
Ｐコードに対応する番地に咽込んである内容が読出され
、この内容は第７図に示す如くタイミング発生回路４ａ
からゲート信号ＭＲＤが発生された時点で、ゲート回路
６を介してイリーガル候補信号ＩＲＱとして出力される
。また、以上のＲＡＭ７の読出し苓終了すＺ、と、タイ
ミング発生回路４ａから出力されている屈込み読出し、
指定信号Ｒ／Ｗは′０”レベルとなってこれによりＲＡ
Ｍ７は屋Ｆ込みモードとなり、この結果ＲＡλ１７の十
記ＯＰコードに対応する番地目゛″１”レベルから“０
″レベルＰｃ 省換えられる。すなわち、この実施例の
方式では、ＲＡ Ｍ ７の内容の書換えを行なうと同前
に、（の嘔゛換え前の内容の読出しを行なっており、こ
れにより書換え期間中であってもイリーガル命令の検出
が可能となる。
データバスＤ Ｉ） Ｕ Ｓを介してＯＰコードが到来
すると、タイミング発生回路４ａからアドレスセット信
号Ａ ＲＳが出力され、この結果上記ＯＰコードはカウ
ンタ回路１０でラッチされたのちアドレスとしてＲＡ
Ｍ７に供給される。これによりＲＡ Ｈ７からは上記Ｏ
Ｐコードに対応する番地に咽込んである内容が読出され
、この内容は第７図に示す如くタイミング発生回路４ａ
からゲート信号ＭＲＤが発生された時点で、ゲート回路
６を介してイリーガル候補信号ＩＲＱとして出力される
。また、以上のＲＡＭ７の読出し苓終了すＺ、と、タイ
ミング発生回路４ａから出力されている屈込み読出し、
指定信号Ｒ／Ｗは′０”レベルとなってこれによりＲＡ
Ｍ７は屋Ｆ込みモードとなり、この結果ＲＡλ１７の十
記ＯＰコードに対応する番地目゛″１”レベルから“０
″レベルＰｃ 省換えられる。すなわち、この実施例の
方式では、ＲＡ Ｍ ７の内容の書換えを行なうと同前
に、（の嘔゛換え前の内容の読出しを行なっており、こ
れにより書換え期間中であってもイリーガル命令の検出
が可能となる。
ところで、本実施例は、異常解析用のデータアナライザ
を用いた場合に特に有用である。すなわち、データアナ
ライザには異常の原因となったデータを検出するために
データバスに出力された各種データを記憶し、このデー
タをウオッチドクタイマ異常信号ＷＤＴ（以後異常信号
ＷＤＴと呼称する）が発生された時点で保持する機能が
あるが、上記異常信号ＷＤＴは異常が発生してから出力
されるまで一般に数百ｍ５ｅｃ〜１ｓｅｃ以上の時間が
かかる。したがって、データアナライザは上記異常信号
ＷＤＴが発生されるまでの長時間の間データを記憶しな
ければならず、膨大なメモリ容量を必要とすることにな
る。
を用いた場合に特に有用である。すなわち、データアナ
ライザには異常の原因となったデータを検出するために
データバスに出力された各種データを記憶し、このデー
タをウオッチドクタイマ異常信号ＷＤＴ（以後異常信号
ＷＤＴと呼称する）が発生された時点で保持する機能が
あるが、上記異常信号ＷＤＴは異常が発生してから出力
されるまで一般に数百ｍ５ｅｃ〜１ｓｅｃ以上の時間が
かかる。したがって、データアナライザは上記異常信号
ＷＤＴが発生されるまでの長時間の間データを記憶しな
ければならず、膨大なメモリ容量を必要とすることにな
る。
しかるに本実施例の方式では、イリーガル候補信号ＩＲ
Ｇが発生された時点でフリップ７０ツブ１５がリセット
されて第６図に示す如く書込み許可信号ＷＯＫが“０”
レベルになり、この結果データアナライザのデータ書込
み動作が中断される。そし°〔、上記イリーガル候補信
号ＩＲＧＯ発生時点からワンショットマルチ１）で規定
される一定期間Ｔ、の間に、異常信号ＷＤＴが到来しな
ければ、ワンショットマルチＪ２から夕・イムオーバノ
くルスＴＯ２が発生されてフリップフロップ１５がセン
ト状態に復帰し、１ノで規定される一定期間Ｔ、に異常
信号ＷＤＴが到来すると、フリップ７０ツブノ４かりセ
ットされてフリップフロップ１５のリセット状態は保持
され、この結果データアナライザは以後のデータの記憶
を行なわずに、ノリツブ７０ツブＪ４の出力ＣＭＳが゛
０″レベルになったことを確認したのち、記憶したデー
タ中力１ら異常動作の原因にな−）たデータの検出を行
なう。
Ｇが発生された時点でフリップ７０ツブ１５がリセット
されて第６図に示す如く書込み許可信号ＷＯＫが“０”
レベルになり、この結果データアナライザのデータ書込
み動作が中断される。そし°〔、上記イリーガル候補信
号ＩＲＧＯ発生時点からワンショットマルチ１）で規定
される一定期間Ｔ、の間に、異常信号ＷＤＴが到来しな
ければ、ワンショットマルチＪ２から夕・イムオーバノ
くルスＴＯ２が発生されてフリップフロップ１５がセン
ト状態に復帰し、１ノで規定される一定期間Ｔ、に異常
信号ＷＤＴが到来すると、フリップ７０ツブノ４かりセ
ットされてフリップフロップ１５のリセット状態は保持
され、この結果データアナライザは以後のデータの記憶
を行なわずに、ノリツブ７０ツブＪ４の出力ＣＭＳが゛
０″レベルになったことを確認したのち、記憶したデー
タ中力１ら異常動作の原因にな−）たデータの検出を行
なう。
このように、本実施例であれば、ＲＡＭ７をアクセスす
るだけの極めて簡単な回路で、力）つ使Ｉｌｌ ＯＰ
：Ｉ−ド以外のレークを全て確実にイリ−ガル命令とし
て検出できることはもちろんのこと、ＲＡＭ７から読出
された′Ｊ”レベルの内容なイリーガル候補信号ｉＲＧ
として出力し、この仙号ＩＲＧによりデータアナライザ
のｉｌＣ憶動作を停止させるようにしたので、異常信号
ＷＤＴが発生さｈるまでデータを記憶させる場合に比べ
てデータアナライザのメモリ容量を大幅に少なくするこ
とができる。
るだけの極めて簡単な回路で、力）つ使Ｉｌｌ ＯＰ
：Ｉ−ド以外のレークを全て確実にイリ−ガル命令とし
て検出できることはもちろんのこと、ＲＡＭ７から読出
された′Ｊ”レベルの内容なイリーガル候補信号ｉＲＧ
として出力し、この仙号ＩＲＧによりデータアナライザ
のｉｌＣ憶動作を停止させるようにしたので、異常信号
ＷＤＴが発生さｈるまでデータを記憶させる場合に比べ
てデータアナライザのメモリ容量を大幅に少なくするこ
とができる。
なお、本発明は上記実施例に限定されるものではない。
例えば、第１の識別符号および第２のに１１Ａ別行号（
・」、前記実施例と１・ま逆にそれぞれＢ ＩＴｒ。
・」、前記実施例と１・ま逆にそれぞれＢ ＩＴｒ。
パＯｎとし−Ｃもよく、また１ビツトではなく２ビツト
以上に設定してもよい。その他、メモリの種類やその制
御手段等についても本発明の要旨を逸脱し７ない範囲で
種々変形して実施できる０〔発明の効果〕 以上詳述したように本発明ｉＪ、使用するオペレーショ
ンコードにより定まる番地に第１の＾°に別ｒｊｆ号を
書込むとともに、他の番地に第２の職別符号を書込んだ
メモリと、そのアドレスを指定するアドレス指定回路と
、制御回路とを設け、オペレーションコードをフェッチ
したトキ、このオペレーションコードな上記制御回路の
指示により上記アドレス指定回路を介して上記メモリに
供拍し゛Ｃアドレス指定し、その内容が第２の識別符弓
のときこれをイリーガル信弓として出力するようにした
ものである。
以上に設定してもよい。その他、メモリの種類やその制
御手段等についても本発明の要旨を逸脱し７ない範囲で
種々変形して実施できる０〔発明の効果〕 以上詳述したように本発明ｉＪ、使用するオペレーショ
ンコードにより定まる番地に第１の＾°に別ｒｊｆ号を
書込むとともに、他の番地に第２の職別符号を書込んだ
メモリと、そのアドレスを指定するアドレス指定回路と
、制御回路とを設け、オペレーションコードをフェッチ
したトキ、このオペレーションコードな上記制御回路の
指示により上記アドレス指定回路を介して上記メモリに
供拍し゛Ｃアドレス指定し、その内容が第２の識別符弓
のときこれをイリーガル信弓として出力するようにした
ものである。
したがって本発明によれば、簡嚇な構成で能率良くイリ
ーガル命令の検出を行なうことができるイリーガル命令
検出方式を提ｇ（することができる。
ーガル命令の検出を行なうことができるイリーガル命令
検出方式を提ｇ（することができる。
第１図および第２図は本発明の一実施例におけるイリー
ガル命令検出方式を説明するためのもので、第１図は同
方式を適用した回路の構成図、第２１羽は同回路の動作
を示すタイミング図、第３図および第４図は本発明の他
の実施例におけるイリーガル命令検出方式を説明するた
め′のもので、第３品は同方式を適用した回路の構成図
、第４図は同回路の動作を示すタイミング図、第５図〜
第７図は本発明の別の実Ｍ１列におけるイリーガル命令
検出方式を・説１１ｊするためのもので、第５図は同方
式を適用した回路の（、Ｖ）成図、第６図および第７図
し」同回路の動作な鄭明するだめのタイミング１刀であ
る。 １・・・ＣＰＵ、２・・・バス、３゛・・・アドレスレ
ジスタ、４．４ａ・・・タイミング発・１゛回路、５・
・７２０Ｍ、６・・・ゲート回路、７・・・Ｉ？ＡＭ、
／？、９・・・切換スイツチ、ノ０・カウンタ回路、１
ノ。 １２・・ワンショツトマルテバ・１ブレーク、Ｉ３・・
Ｌ込み制御回路、ＩＲＧ・・・イリーガル信り、イリー
ガルｎ ？ｉｉｉ信号。
ガル命令検出方式を説明するためのもので、第１図は同
方式を適用した回路の構成図、第２１羽は同回路の動作
を示すタイミング図、第３図および第４図は本発明の他
の実施例におけるイリーガル命令検出方式を説明するた
め′のもので、第３品は同方式を適用した回路の構成図
、第４図は同回路の動作を示すタイミング図、第５図〜
第７図は本発明の別の実Ｍ１列におけるイリーガル命令
検出方式を・説１１ｊするためのもので、第５図は同方
式を適用した回路の（、Ｖ）成図、第６図および第７図
し」同回路の動作な鄭明するだめのタイミング１刀であ
る。 １・・・ＣＰＵ、２・・・バス、３゛・・・アドレスレ
ジスタ、４．４ａ・・・タイミング発・１゛回路、５・
・７２０Ｍ、６・・・ゲート回路、７・・・Ｉ？ＡＭ、
／？、９・・・切換スイツチ、ノ０・カウンタ回路、１
ノ。 １２・・ワンショツトマルテバ・１ブレーク、Ｉ３・・
Ｌ込み制御回路、ＩＲＧ・・・イリーガル信り、イリー
ガルｎ ？ｉｉｉ信号。
Claims (4)
- （１） マイクロプロセッサを有し、プログラムメモリ
から命令データを読出してこの命令データに従って所定
の動作を実行するシステムにおいて、前記命令データの
オペレーションコードにより定まる番地にｇｌの識別符
号を書込むとともに他の全番地に第２の識別符号を書込
んだメモリと、このメモリをアドレス指定するアドレス
指定回路と、制御回路とを設ケ、前記マイクロプロセッ
サがオペレージコンコードをフェッチしたとき、このオ
ペレーションコードを前記制御回路の指示により前記ア
ドレス指定回路を介して前記メモリに供給してアクセス
し、その内容が第２の識別符号のときこれをイリーガル
信号として出力するようにしたことを特徴とするイリー
ガル命令検出方式。 - （２） メモリへの識別符号の書込みは、メモリを読出
し専用メモリとし、このメモリに予め書込んでおくよう
にしたことを特徴とする特許請求の範囲第（１）項記載
のイリーガル命令検出方式。 - （３） メモリへの識別符号の１込みは、メモリをラン
ダム・アクセス・メモリとし、先ずこのメモリの全番地
に第２の識別符号を書込み、次にマイクロプロセッサで
実行した命令データのオペレムジョンコードをアドレス
レジスタを介して上記ランダム・アクセス・メモリに書
込みアドレスとして供給し、このアドレスの内容を第１
の職別符号に書換えるようにしたことを特徴とする特許
請求の範囲第ｆ１）項記載のイリーガル命令検出方式。 - （４） メモリへの識別符号の書込みは、メモリをラン
ダム・アクセス・メモリとし、先ずこのメモリの全番地
に第２の識別符号を書込み、この状態でマイクロプロセ
ッサが実行した命令データのオペレーションコードをア
ドレスレジスタを介して上記ランダム・アクセス・メモ
リに書込みアドレスとして供給し、このアドレスの内容
を第１の職別符号に書換え、かっこの咽挽えを行なう前
に上記オペレーションコードに対応する番地の内容を読
出してこの内容が第２の職別符号であるときには、この
符号をイリーガル候補信号とし７て出力１７、このイリ
ーガル候補信号の出力後一定時間内に別途異常信号が到
来したとき、上記イリ−ガル候補信号をイリーガル信号
とするように１７たことを特徴とする特許請求の範囲第
（１）項記載のイリーガル命令検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063604A JPS60207935A (ja) | 1984-03-31 | 1984-03-31 | イリ−ガル命令検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063604A JPS60207935A (ja) | 1984-03-31 | 1984-03-31 | イリ−ガル命令検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60207935A true JPS60207935A (ja) | 1985-10-19 |
Family
ID=13234051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063604A Pending JPS60207935A (ja) | 1984-03-31 | 1984-03-31 | イリ−ガル命令検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207935A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334642A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPS6334643A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPS6334641A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPH0520057A (ja) * | 1991-07-12 | 1993-01-29 | Pfu Ltd | 再起動方式 |
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110348A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Microprocessor |
| JPS57164347A (en) * | 1981-03-31 | 1982-10-08 | Fujitsu Ltd | Undefined instruction detector for one chip microcomputer |
| JPS57206971A (en) * | 1981-06-15 | 1982-12-18 | Hitachi Ltd | Detector of program runaway |
| JPS5839647B2 (ja) * | 1976-03-24 | 1983-08-31 | 株式会社吉野工業所 | 樹脂メッキした部材に対する他の樹脂部材接合方法 |
-
1984
- 1984-03-31 JP JP59063604A patent/JPS60207935A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839647B2 (ja) * | 1976-03-24 | 1983-08-31 | 株式会社吉野工業所 | 樹脂メッキした部材に対する他の樹脂部材接合方法 |
| JPS55110348A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Microprocessor |
| JPS57164347A (en) * | 1981-03-31 | 1982-10-08 | Fujitsu Ltd | Undefined instruction detector for one chip microcomputer |
| JPS57206971A (en) * | 1981-06-15 | 1982-12-18 | Hitachi Ltd | Detector of program runaway |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334642A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPS6334643A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPS6334641A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPH0520057A (ja) * | 1991-07-12 | 1993-01-29 | Pfu Ltd | 再起動方式 |
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
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