JPH064331A - １０進チェック回路 - Google Patents
１０進チェック回路Info
- Publication number
- JPH064331A JPH064331A JP4159022A JP15902292A JPH064331A JP H064331 A JPH064331 A JP H064331A JP 4159022 A JP4159022 A JP 4159022A JP 15902292 A JP15902292 A JP 15902292A JP H064331 A JPH064331 A JP H064331A
- Authority
- JP
- Japan
- Prior art keywords
- decimal
- data
- check
- circuit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】１０進チェック回路において、データをロード
しながら１０進データ形式のチェックし、処理の迅速化
をはかる。 【構成】システムバス５から読み出したデータをデータ
レジスタ１０に格納する。それと同時に、１０進データ
形式チェック回路３でチェックを行う。これにより、１
０進データを扱う場合にデータを読み出してから演算す
るまでの処理が早くできる。
しながら１０進データ形式のチェックし、処理の迅速化
をはかる。 【構成】システムバス５から読み出したデータをデータ
レジスタ１０に格納する。それと同時に、１０進データ
形式チェック回路３でチェックを行う。これにより、１
０進データを扱う場合にデータを読み出してから演算す
るまでの処理が早くできる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に用いられ
る１０進チェック回路に関する。
る１０進チェック回路に関する。
【０００２】
【従来の技術】従来の１０進チェック回路は、各種のコ
マンド（例えばリード／ライト等）を格納する主記憶コ
マンドレジスタと、コマンド格納レジスタ出力のコマン
ドを解析するコマンド解析回路と、主記憶装置からのリ
ードデータを格納するデータレジスタと、データレジス
タから出力されたデータの１０進形式チェックを行う１
０進データ形式チェック回路とを有している。
マンド（例えばリード／ライト等）を格納する主記憶コ
マンドレジスタと、コマンド格納レジスタ出力のコマン
ドを解析するコマンド解析回路と、主記憶装置からのリ
ードデータを格納するデータレジスタと、データレジス
タから出力されたデータの１０進形式チェックを行う１
０進データ形式チェック回路とを有している。
【０００３】そして、コマンド解析回路で主記憶コマン
ドレジスタからのコマンドを解析した結果、それがリー
ド命令である場合は、主記憶から読み出したデータを一
度データレジスタに取り込み、その後必要な演算を演算
ユニットで行っていた。また、１０進データを扱う場合
は、まず、１０進チェック回路で１０進データ形式チェ
ックを行い、形式が不正でなければ演算ユニットで演算
処理を行っていた。
ドレジスタからのコマンドを解析した結果、それがリー
ド命令である場合は、主記憶から読み出したデータを一
度データレジスタに取り込み、その後必要な演算を演算
ユニットで行っていた。また、１０進データを扱う場合
は、まず、１０進チェック回路で１０進データ形式チェ
ックを行い、形式が不正でなければ演算ユニットで演算
処理を行っていた。
【０００４】
【発明が解決しようとする課題】この従来の１０進チェ
ック回路では、主記憶装置から読み出したデータをデー
タレジスタに取り込み、演算をする場合に必要なデータ
を１０進データ形式チェックして不正がなければ演算を
行う。しかしながら、不正があれば演算を実行しない。
そのため、１０進データを取り扱う場合には、演算に必
要なデータを読み出してから演算を行うまでの処理が遅
いという欠点があった。
ック回路では、主記憶装置から読み出したデータをデー
タレジスタに取り込み、演算をする場合に必要なデータ
を１０進データ形式チェックして不正がなければ演算を
行う。しかしながら、不正があれば演算を実行しない。
そのため、１０進データを取り扱う場合には、演算に必
要なデータを読み出してから演算を行うまでの処理が遅
いという欠点があった。
【０００５】
【課題を解決するための手段】本発明の１０進チェック
回路は、主記憶アクセス情報を格納する主記憶コマンド
レジスタと、主記憶コマンドレジスタの内容を解析する
コマンド解析回路と、コマンド解析回路が出力する１０
進データチェック指示により主記憶読み出しデータの１
０進データ形式チェックを行う１０進データ形式チェッ
ク回路と、１０進データ形式チェック回路の出力結果を
格納するチェック結果レジスタとを備えている。
回路は、主記憶アクセス情報を格納する主記憶コマンド
レジスタと、主記憶コマンドレジスタの内容を解析する
コマンド解析回路と、コマンド解析回路が出力する１０
進データチェック指示により主記憶読み出しデータの１
０進データ形式チェックを行う１０進データ形式チェッ
ク回路と、１０進データ形式チェック回路の出力結果を
格納するチェック結果レジスタとを備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１において、主記憶コマンドレジスタ１は、
主記憶アクセス情報を格納しコマンド解析回路２へコマ
ンドを出力する。コマンド解析回路２は、主記憶コマン
ドレジスタ１の出力によりコマンドを解析し、その結果
を１０進データ形式チェック回路３へ出力する。それと
同時に、解析された情報により信号線１１を介してコマ
ンドをシステムバス５へ出力する。
である。図１において、主記憶コマンドレジスタ１は、
主記憶アクセス情報を格納しコマンド解析回路２へコマ
ンドを出力する。コマンド解析回路２は、主記憶コマン
ドレジスタ１の出力によりコマンドを解析し、その結果
を１０進データ形式チェック回路３へ出力する。それと
同時に、解析された情報により信号線１１を介してコマ
ンドをシステムバス５へ出力する。
【０００８】システムバス５へ出力したコマンドによっ
て主記憶装置（図示せず）から読み出されたデータは、
データ線１２を介してデータレジスタ１０に出力され
る。それと同時に、１０進データ形式チェック回路３に
もデータが出力される。データレジスタ１０は、システ
ムバス５からのデータを格納し演算ユニット６へデータ
を出力する。また、１０進データ形式チェック回路３
は、コマンド解析回路２より出力された１０進チェック
指示信号とデータ線１２を介して出力されたデータとを
入力とし、１０進形式チェックを行いチェック結果をチ
ェック結果レジスタ４へ出力する。
て主記憶装置（図示せず）から読み出されたデータは、
データ線１２を介してデータレジスタ１０に出力され
る。それと同時に、１０進データ形式チェック回路３に
もデータが出力される。データレジスタ１０は、システ
ムバス５からのデータを格納し演算ユニット６へデータ
を出力する。また、１０進データ形式チェック回路３
は、コマンド解析回路２より出力された１０進チェック
指示信号とデータ線１２を介して出力されたデータとを
入力とし、１０進形式チェックを行いチェック結果をチ
ェック結果レジスタ４へ出力する。
【０００９】チェック結果レジスタ４は、１０進データ
形式チェック回路３からの１０進チェック結果を格納
し、演算ユニット６へチェック結果を出力する。演算ユ
ニット６は、データレジスタ１０からデータを、チェッ
ク結果レジスタ４から１０進チェック結果を入力する。
形式チェック回路３からの１０進チェック結果を格納
し、演算ユニット６へチェック結果を出力する。演算ユ
ニット６は、データレジスタ１０からデータを、チェッ
ク結果レジスタ４から１０進チェック結果を入力する。
【００１０】次に、本発明の動作について説明する。
【００１１】まず、コマンド解析回路２が主記憶コマン
ドレジスタ１から読み出したコマンドを解析し、それが
１０進形式チェック付きリード命令であると判断する
と、１０進データ形式チェックを行う１０進チェック指
示信号を１０進データ形式チェック回路３へ出力する。
それと同時に、システムバス５へ信号線１１を介してリ
ード命令を出力する。そして、コマンド解析回路２から
のリード命令を受け取った主記憶装置（図示せず）は、
システムバス５へデータを出力し、出力されたデータ
は、データ線１２を介してデータレジスタ１０及び１０
進データ形式チェック回路３へ出力される。
ドレジスタ１から読み出したコマンドを解析し、それが
１０進形式チェック付きリード命令であると判断する
と、１０進データ形式チェックを行う１０進チェック指
示信号を１０進データ形式チェック回路３へ出力する。
それと同時に、システムバス５へ信号線１１を介してリ
ード命令を出力する。そして、コマンド解析回路２から
のリード命令を受け取った主記憶装置（図示せず）は、
システムバス５へデータを出力し、出力されたデータ
は、データ線１２を介してデータレジスタ１０及び１０
進データ形式チェック回路３へ出力される。
【００１２】１０進データ形式チェック回路３に１０進
チェック指示信号がコマンド解析回路２から入力され、
１０進データ形式チェック回路３でデータの１０進形式
チェクが行われる。ここで行う１０進データ形式チェッ
クとは、例えば、数字コードが“０”〜“９”であれば
不正でなく“Ａ”〜“Ｆ”であれば不正となるチェック
や、符号コードが“Ａ”〜“Ｆ”であれば不正でなく
“０”〜“９”であると不正となるようなチェックがあ
る。そして、１０進形式チェックで不正がなければ
“０”を、不正があれば“１”をチェック結果信号線１
３を介してチェック結果レジスタ４へ出力する。
チェック指示信号がコマンド解析回路２から入力され、
１０進データ形式チェック回路３でデータの１０進形式
チェクが行われる。ここで行う１０進データ形式チェッ
クとは、例えば、数字コードが“０”〜“９”であれば
不正でなく“Ａ”〜“Ｆ”であれば不正となるチェック
や、符号コードが“Ａ”〜“Ｆ”であれば不正でなく
“０”〜“９”であると不正となるようなチェックがあ
る。そして、１０進形式チェックで不正がなければ
“０”を、不正があれば“１”をチェック結果信号線１
３を介してチェック結果レジスタ４へ出力する。
【００１３】その後、演算を行う場合は、必要なデータ
をデータレジスタ１０から、必要な１０進形式チェック
結果をチェック結果レジスタ４から入力し演算する。し
かしながら、チェック結果レジスタ４からの１０進デー
タ形式チェック結果が不正であれば、そのデータを用い
た演算は行われず例外処理等が実行される。
をデータレジスタ１０から、必要な１０進形式チェック
結果をチェック結果レジスタ４から入力し演算する。し
かしながら、チェック結果レジスタ４からの１０進デー
タ形式チェック結果が不正であれば、そのデータを用い
た演算は行われず例外処理等が実行される。
【００１４】
【発明の効果】以上説明したように本発明は、１０進チ
ェック回路において読み出したデータをデータレジスタ
に格納すると同時に１０進データ形式チェック回路でチ
ェックを行うことにより、１０進データを扱う場合にデ
ータを読み出してから演算を行うまでの処理が早くでき
るという結果を有する。
ェック回路において読み出したデータをデータレジスタ
に格納すると同時に１０進データ形式チェック回路でチ
ェックを行うことにより、１０進データを扱う場合にデ
ータを読み出してから演算を行うまでの処理が早くでき
るという結果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
１ 主記憶コマンドレジスタ ２ コマンド解析回路 ３ １０進データ形式チェック回路 ４ チェック結果レジスタ ５ システムバス ６ 演算ユニット １０ データレジスタ １１ 信号線 １２ データ線 １３ チェック結果信号線
Claims (1)
- 【請求項１】 １０進データを取り扱う情報処理装置に
おいて、主記憶アクセス情報を格納する主記憶コマンド
レジスタと、前記主記憶コマンドレジスタの内容を解析
するコマンド解析回路と、前記コマンド解析回路が出力
する１０進データチェック指示により主記憶読み出しデ
ータの１０進データ形式チェックを行う１０進データ形
式チェック回路と、前記１０進データ形式チェック回路
の出力結果を格納するチェック結果レジスタとを備える
ことを特徴とする１０進チェック回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159022A JPH064331A (ja) | 1992-06-18 | 1992-06-18 | １０進チェック回路 |
| US08/077,736 US5285404A (en) | 1992-06-18 | 1993-06-18 | Device for checking decimal data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159022A JPH064331A (ja) | 1992-06-18 | 1992-06-18 | １０進チェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064331A true JPH064331A (ja) | 1994-01-14 |
Family
ID=15684548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159022A Withdrawn JPH064331A (ja) | 1992-06-18 | 1992-06-18 | １０進チェック回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5285404A (ja) |
| JP (1) | JPH064331A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7792891B2 (en) * | 2002-12-11 | 2010-09-07 | Nvidia Corporation | Forward discrete cosine transform engine |
| US8423597B1 (en) | 2003-08-29 | 2013-04-16 | Nvidia Corporation | Method and system for adaptive matrix trimming in an inverse discrete cosine transform (IDCT) operation |
| US9798698B2 (en) | 2012-08-13 | 2017-10-24 | Nvidia Corporation | System and method for multi-color dilu preconditioner |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2245257A5 (ja) * | 1973-07-03 | 1975-04-18 | Anvar | |
| JPS5863989A (ja) * | 1981-10-13 | 1983-04-16 | 大日本スクリ−ン製造株式会社 | デジタル画像処理装置における出力デ−タの階調補正方法 |
-
1992
- 1992-06-18 JP JP4159022A patent/JPH064331A/ja not_active Withdrawn
-
1993
- 1993-06-18 US US08/077,736 patent/US5285404A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5285404A (en) | 1994-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960029967A (ko) | 디지탈 신호 처리 방법 및 장치, 및 메모리 셀 독출 방법 | |
| US5125097A (en) | Data flow type information processors where data packets pass through plurality of merging and branching portions of the internal path | |
| JPH064331A (ja) | １０進チェック回路 | |
| JPH034936B2 (ja) | ||
| JPS61123959A (ja) | 着脱自在なメモリモジユ−ルを有する電子機器 | |
| US4780825A (en) | Text compiling device | |
| JP2748537B2 (ja) | 非正規化データ処理装置 | |
| JPH0222413B2 (ja) | ||
| JP2990099B2 (ja) | トレースバッファ制御方式 | |
| KR100246465B1 (ko) | 마이크로프로세서 스택 명령어의 수행사이클을 줄이기 위한 장치 및 그 방법 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPH0537314Y2 (ja) | ||
| JP2851192B2 (ja) | 並列演算処理装置におけるキャリー付き加減算処理方式 | |
| JP2908117B2 (ja) | ベクトル演算処理装置 | |
| JPS59144246A (ja) | デ−タ受信制御方式 | |
| JPS5971542A (ja) | 演算処理装置 | |
| JPH11119995A (ja) | データ処理装置および方法 | |
| KR880009300A (ko) | 연산 처리 장치 | |
| JPS61220045A (ja) | 情報処理装置 | |
| JPS62210541A (ja) | レジスタ選択方式 | |
| JPH02231678A (ja) | イメージデータ入力装置 | |
| JPH0319570B2 (ja) | ||
| JPS63223833A (ja) | 演算装置 | |
| JPH0227690B2 (ja) | ||
| JPS62221033A (ja) | デ−タ処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |