JP2748537B2 - 非正規化データ処理装置 - Google Patents
非正規化データ処理装置Info
- Publication number
- JP2748537B2 JP2748537B2 JP1106262A JP10626289A JP2748537B2 JP 2748537 B2 JP2748537 B2 JP 2748537B2 JP 1106262 A JP1106262 A JP 1106262A JP 10626289 A JP10626289 A JP 10626289A JP 2748537 B2 JP2748537 B2 JP 2748537B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、浮動小数点演算回路に利用する。特に浮動
少数点ロード命令の処理装置に関するものである。
少数点ロード命令の処理装置に関するものである。
本発明は、浮動小数点ロード命令によりメモリに格納
されたデータのうち非正規化データを正規化データにし
たのち演算用のレジスタファイルに転送する非正規化デ
ータ処理装置において、 非正規化データである場合は、いったんレジスタファ
イルの非正規化データ格納用の特定のアドレスに格納し
て正規化したのち通常のアドレスに格納することによ
り、 処理速度を向上させるものである。
されたデータのうち非正規化データを正規化データにし
たのち演算用のレジスタファイルに転送する非正規化デ
ータ処理装置において、 非正規化データである場合は、いったんレジスタファ
イルの非正規化データ格納用の特定のアドレスに格納し
て正規化したのち通常のアドレスに格納することによ
り、 処理速度を向上させるものである。
従来、浮動小数点ロード命令の処理を行う非正規化処
理装置は、メモリから読み出されたデータは、正規化デ
ータであるか非正規化データであるかの判断が行われ、
正規化データであるときは、次の命令で浮動小数点演算
用のレジスタファイルに格納され、非正規化データであ
るときは、正規化回路により正規化した後にレジスタフ
ァイルに格納されるものであった。
理装置は、メモリから読み出されたデータは、正規化デ
ータであるか非正規化データであるかの判断が行われ、
正規化データであるときは、次の命令で浮動小数点演算
用のレジスタファイルに格納され、非正規化データであ
るときは、正規化回路により正規化した後にレジスタフ
ァイルに格納されるものであった。
しかし、このような従来装置の浮動小数点ロード命令
の処理は、正規化データであるか非正規化データである
かの判断をファームウエアで行い、次の命令でレジスタ
ファイルに格納する構成であるため、正規化データの場
合には次の命令まで待ってレジスタファイルに転送する
ので、正規化データに対する処理速度が遅くなる問題が
あった。
の処理は、正規化データであるか非正規化データである
かの判断をファームウエアで行い、次の命令でレジスタ
ファイルに格納する構成であるため、正規化データの場
合には次の命令まで待ってレジスタファイルに転送する
ので、正規化データに対する処理速度が遅くなる問題が
あった。
本発明は上述の問題を解決するもので、正規化データ
に対する処理を早くすることができる非正規化データ処
理装置を提供することを目的とする。
に対する処理を早くすることができる非正規化データ処
理装置を提供することを目的とする。
本発明は、浮動少数点形式データが格納されるメモリ
と、このメモリから読み出された浮動小数点形式データ
が正規化データであるか非正規化データであるかをチェ
ックし、非正規化データであるときには、前記メモリか
ら読み出された非正規化データを正規化回路により正規
化させ、この正規化回路で正規化された後にレジスタに
転送する手段とを備えた非正規化データ処理装置におい
て、 前記メモリから読み出された浮動小数点形式データが
正規化データであるか非正規化データであるかをチェッ
クして非正規化データである旨の信号を出力するデータ
チェック回路と、前記データチェック回路の検出出力に
より通常の正規化データを書き込むべき前記レジスタの
アドレスを退避させ、非正規化データを格納すべき特定
のアドレスを生成するアドレス生成回路と、前記データ
チェック回路の検出出力により前記レジスタの特定のア
ドレスに前記非正規化データを格納し、前記特定のアド
レスに格納された非正規データを上記正規化回路により
正規化されたのち前記レジスタの退避させたアドレスに
正規化データを格納させる制御部とを備えたことを特徴
とする。
と、このメモリから読み出された浮動小数点形式データ
が正規化データであるか非正規化データであるかをチェ
ックし、非正規化データであるときには、前記メモリか
ら読み出された非正規化データを正規化回路により正規
化させ、この正規化回路で正規化された後にレジスタに
転送する手段とを備えた非正規化データ処理装置におい
て、 前記メモリから読み出された浮動小数点形式データが
正規化データであるか非正規化データであるかをチェッ
クして非正規化データである旨の信号を出力するデータ
チェック回路と、前記データチェック回路の検出出力に
より通常の正規化データを書き込むべき前記レジスタの
アドレスを退避させ、非正規化データを格納すべき特定
のアドレスを生成するアドレス生成回路と、前記データ
チェック回路の検出出力により前記レジスタの特定のア
ドレスに前記非正規化データを格納し、前記特定のアド
レスに格納された非正規データを上記正規化回路により
正規化されたのち前記レジスタの退避させたアドレスに
正規化データを格納させる制御部とを備えたことを特徴
とする。
〔作用〕 メモリから読み出されたデータが正規化データである
ことが検出されたときは、そのままレジスタファイルの
アドレスに格納される。
ことが検出されたときは、そのままレジスタファイルの
アドレスに格納される。
非正規化データであるときには、非正規化データであ
る旨の検出出力によりアドレス生成回路で通常のアドレ
スを退避させて非正規化データを格納するための特定ア
ドレスを発生させてこのアドレスに非正規化データを格
納する。この非正規化データは正規化回路で正規化され
たのち、退避されたアドレスに格納される。
る旨の検出出力によりアドレス生成回路で通常のアドレ
スを退避させて非正規化データを格納するための特定ア
ドレスを発生させてこのアドレスに非正規化データを格
納する。この非正規化データは正規化回路で正規化され
たのち、退避されたアドレスに格納される。
この結果、正規化データは次の命令を待たずにレジス
タファイルに格納されるので、正規化データに対する処
理速度を向上させることができる。
タファイルに格納されるので、正規化データに対する処
理速度を向上させることができる。
以下図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の非正規化データ処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
この実施例は、浮動少数点形式データが格納されるメ
モリ１と、このメモリ１から読み出されたデータを一時
格納するデータレジスタ２と、このデータレジスタ２に
格納されたデータが正規化データであるか非正規化デー
タであるかをチェックし、非正規化データであるときに
は、後述の非正規化データの正規化処理制御を行うファ
ームウエア制御部９に割り込み信号10を出力するデータ
チェック回路３と、浮動小数点ロード命令を解読する命
令解読部４と、この命令解読部４が解読した命令のアド
レス部分をデコードする命令デコード部５と、この命令
デコード部５の出力であるアドレスに基づいてデータチ
ェック回路３の検出出力により通常の正規化データを書
き込むべき前記レジスタのアドレスを退避させ、非正規
化データを格納すべき特定のアドレスを生成して浮動小
数点演算用にデータを保持するレジスタファイル７に出
力するアドレス生成回路６と、レジスタファイル７から
出力された非正規化データを正規化する正規化回路と、
データチェック回路３の検出出力によりレジスタファイ
ル７の特定のアドレスに上記非正規化データを格納し、
前記特定のアドレスに格納された非正規化データを上記
正規化回路により正規化させたのち前記レジスタの退避
させたアドレスに正規化データを格納させる制御を行う
ファームウエア制御部９とを備える。このファームウエ
ア制御部９の制御出力は、メモリ１、データレジスタ
２、アドレス生成回路６、レジスタファイル７、正規化
回路８にそれぞれ入力される。
モリ１と、このメモリ１から読み出されたデータを一時
格納するデータレジスタ２と、このデータレジスタ２に
格納されたデータが正規化データであるか非正規化デー
タであるかをチェックし、非正規化データであるときに
は、後述の非正規化データの正規化処理制御を行うファ
ームウエア制御部９に割り込み信号10を出力するデータ
チェック回路３と、浮動小数点ロード命令を解読する命
令解読部４と、この命令解読部４が解読した命令のアド
レス部分をデコードする命令デコード部５と、この命令
デコード部５の出力であるアドレスに基づいてデータチ
ェック回路３の検出出力により通常の正規化データを書
き込むべき前記レジスタのアドレスを退避させ、非正規
化データを格納すべき特定のアドレスを生成して浮動小
数点演算用にデータを保持するレジスタファイル７に出
力するアドレス生成回路６と、レジスタファイル７から
出力された非正規化データを正規化する正規化回路と、
データチェック回路３の検出出力によりレジスタファイ
ル７の特定のアドレスに上記非正規化データを格納し、
前記特定のアドレスに格納された非正規化データを上記
正規化回路により正規化させたのち前記レジスタの退避
させたアドレスに正規化データを格納させる制御を行う
ファームウエア制御部９とを備える。このファームウエ
ア制御部９の制御出力は、メモリ１、データレジスタ
２、アドレス生成回路６、レジスタファイル７、正規化
回路８にそれぞれ入力される。
次に本実施例装置の動作を説明する。
まず、正規化処理の対象とする浮動小数点形式データ
がファームウエア制御部９の制御を受けて、メモリ１か
らデータレジスタ２に出力されてセットされる。データ
レジスタ２の出力は、データチェック回路３によって正
規化データであるか非正規化データであるかが判断され
る。正規化データの場合は、データチェック回路３の検
出出力によりアドレス生成回路６は命令デコード部５か
ら出力されたアドレスをそのままレジスタファイル７に
出力して、データを格納させる。データチェク回路３
が、非正規データであるときにファームウエア制御部９
に割り込み信号10を出力し、アドレス生成回路６は、非
正規化データを格納するための特定のアドレスを生成
し、レジスタファイル７はこのアドレスに非正規化デー
タのまま格納する。割り込み信号10をデータチェック回
路３から受け取ったファームウエア制御部９は、通常の
処理を中断し、レジスタファイル７に書き込まれた非正
規化データを正規化回路８に出力する。正規化回路８で
非正規化データが正規化され、この正規化されたデータ
は、レジスタファイル７に出力され、アドレス生成回路
６で退避されていたアドレスに書き込まれる。
がファームウエア制御部９の制御を受けて、メモリ１か
らデータレジスタ２に出力されてセットされる。データ
レジスタ２の出力は、データチェック回路３によって正
規化データであるか非正規化データであるかが判断され
る。正規化データの場合は、データチェック回路３の検
出出力によりアドレス生成回路６は命令デコード部５か
ら出力されたアドレスをそのままレジスタファイル７に
出力して、データを格納させる。データチェク回路３
が、非正規データであるときにファームウエア制御部９
に割り込み信号10を出力し、アドレス生成回路６は、非
正規化データを格納するための特定のアドレスを生成
し、レジスタファイル７はこのアドレスに非正規化デー
タのまま格納する。割り込み信号10をデータチェック回
路３から受け取ったファームウエア制御部９は、通常の
処理を中断し、レジスタファイル７に書き込まれた非正
規化データを正規化回路８に出力する。正規化回路８で
非正規化データが正規化され、この正規化されたデータ
は、レジスタファイル７に出力され、アドレス生成回路
６で退避されていたアドレスに書き込まれる。
非正規化データの正規化処理が終わるとファームウエ
ア制御部９は通常の制御に戻る。
ア制御部９は通常の制御に戻る。
この本実施例の動作フローチャートを第２図に示す。
以上説明したように、本発明では、正規化データと非
正規化データとの処理を分け、正規化データについて
は、次の命令ロードを待たずにレジスタファイルに格納
するため、正規化データの処理が早くなり、全体として
の処理速度が向上する効果がある。
正規化データとの処理を分け、正規化データについて
は、次の命令ロードを待たずにレジスタファイルに格納
するため、正規化データの処理が早くなり、全体として
の処理速度が向上する効果がある。
第１図は本発明一実施例の構成を示すブロック図。 第２図は実施例動作を示すフローチャート。 １……メモリ、２……データレジスタ、３……データチ
ェック回路、４……命令解読部、５……命令デコード
部、６……アドレス生成回路、７……レジスタファイ
ル、８……正規化回路、９……ファームウエア制御部、
10……割り込み信号。
ェック回路、４……命令解読部、５……命令デコード
部、６……アドレス生成回路、７……レジスタファイ
ル、８……正規化回路、９……ファームウエア制御部、
10……割り込み信号。
Claims (1)
- 【請求項１】浮動少数点形式データが格納されるメモリ
と、 このメモリから読み出された浮動小数点形式データが正
規化データであるか非正規化データであるかをチェック
し、非正規化データであるときには、前記メモリから読
み出された非正規化データを正規化回路により正規化さ
せ、この正規化回路で正規化された後にレジスタに転送
する手段と を備えた非正規化データ処理装置において、 前記メモリから読み出された浮動小数点形式データが正
規化データであるか非正規化データであるかをチェック
して非正規化データである旨の信号を出力するデータチ
ェック回路と、 前記データチェック回路の検出出力により通常の正規化
データを書き込むべき前記レジスタのアドレスを退避さ
せ、非正規化データを格納すべき特定のアドレスを生成
するアドレス生成回路と、 前記データチェック回路の検出出力により前記レジスタ
の特定のアドレスに前記非正規化データを格納し、前記
特定のアドレスに格納された非正規データを上記正規化
回路により正規化させたのち前記レジスタの退避させた
アドレスに正規化データを格納させる制御部と を備えたことを特徴とする非正規化データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106262A JP2748537B2 (ja) | 1989-04-26 | 1989-04-26 | 非正規化データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106262A JP2748537B2 (ja) | 1989-04-26 | 1989-04-26 | 非正規化データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02284223A JPH02284223A (ja) | 1990-11-21 |
| JP2748537B2 true JP2748537B2 (ja) | 1998-05-06 |
Family
ID=14429184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106262A Expired - Lifetime JP2748537B2 (ja) | 1989-04-26 | 1989-04-26 | 非正規化データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748537B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3110072B2 (ja) * | 1991-04-25 | 2000-11-20 | 甲府日本電気株式会社 | 事前正規化回路 |
-
1989
- 1989-04-26 JP JP1106262A patent/JP2748537B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02284223A (ja) | 1990-11-21 |
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