JPS63129427A - 割り込み応答論理変換回路 - Google Patents
割り込み応答論理変換回路Info
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- JPS63129427A JPS63129427A JP27514786A JP27514786A JPS63129427A JP S63129427 A JPS63129427 A JP S63129427A JP 27514786 A JP27514786 A JP 27514786A JP 27514786 A JP27514786 A JP 27514786A JP S63129427 A JPS63129427 A JP S63129427A
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- JP
- Japan
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- signal
- interruption
- flip
- flop
- interrupt
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- Pending
Links
- 230000004044 response Effects 0.000 title claims abstract description 9
- 238000006243 chemical reaction Methods 0.000 title claims description 4
- 230000006870 function Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はマイクロコンピュータシステムの割り込み制
−回路の改良に関する。
−回路の改良に関する。
（従来の技術）
従来、マイフロコンピユーターフステムでＮ’Ｊ ’）
込みによるマルチプログラムを実現するにぼ１割り込み
要因が１つあるいは少数ならばＣＰＵによっては複数の
割り込み受は付は端子があるので。
込みによるマルチプログラムを実現するにぼ１割り込み
要因が１つあるいは少数ならばＣＰＵによっては複数の
割り込み受は付は端子があるので。
直接、ＣＰＵに割り込み信号を入力することで対応でき
る。また、削り込み侠因が多くなる場合には、みリフ込
みコントローラを便用するが、この削り込みコントロー
ラは特定のＣＰＵとの組み曾わぜで使用することを考（
嘱して設計されているため。
る。また、削り込み侠因が多くなる場合には、みリフ込
みコントローラを便用するが、この削り込みコントロー
ラは特定のＣＰＵとの組み曾わぜで使用することを考（
嘱して設計されているため。
他のＣＰＵと接続するのは困難であった。このため１割
り込みによるマルチプログラムを実現するにｉ、ＣＰＵ
と、そのＣＰＵ専用の割り込みコントローラを組み会わ
せて便わなければならないという制約があった。
り込みによるマルチプログラムを実現するにｉ、ＣＰＵ
と、そのＣＰＵ専用の割り込みコントローラを組み会わ
せて便わなければならないという制約があった。
第４図、第５図は従来のりＰＵ ｌと刷り込みコントロ
ーラ２との妾続を示す慨略図である。第４図の列では周
辺ＬＳＩ２が割り込みコントローラとしての機能を漏え
ており、ＣＰＵ１へは直結した別り込み要求信号（ＩＮ
Ｔ）で別ジ込み要求を出す。ｅＰＵ１ｒｃマシンサイク
ル・ワン信号（１口とＩ／（）リクエスト信号（Ｉ Ｏ
ＲＱ ）を同時にアクティブにして割り込＋ｔ−ｉけけ
けたことを示すが。
ーラ２との妾続を示す慨略図である。第４図の列では周
辺ＬＳＩ２が割り込みコントローラとしての機能を漏え
ており、ＣＰＵ１へは直結した別り込み要求信号（ＩＮ
Ｔ）で別ジ込み要求を出す。ｅＰＵ１ｒｃマシンサイク
ル・ワン信号（１口とＩ／（）リクエスト信号（Ｉ Ｏ
ＲＱ ）を同時にアクティブにして割り込＋ｔ−ｉけけ
けたことを示すが。
周辺ＬＳＩ２は内部でこれを検出しデータバス３を・虫
じてＵ）’Ｕｌにあらかじめ設定してありた割り込みベ
クトルを送出する。割り込みベクトルに１バイトで終わ
り、以１ＨｅＰＵＩ内でベクトルに応じたサブルーチン
に分岐する処理ｔ１行する。
じてＵ）’Ｕｌにあらかじめ設定してありた割り込みベ
クトルを送出する。割り込みベクトルに１バイトで終わ
り、以１ＨｅＰＵＩ内でベクトルに応じたサブルーチン
に分岐する処理ｔ１行する。
第５図の列ではＣｋ’Ｕ１がａｌ ｒ）込みを受は付け
るとＪ！ｌ ｖ込み応答イざ号（ＩＩ’ＪＴＡ）と出力
し１割り込みコントローラ２にこれを受けてサブルーチ
ンコール命令をデータバス３を通じてＣＰＵ １に送出
する。ＣＰＵＩは割り込み受は付は中のサブルーチンコ
ール命令であることを噴出しアドレスを受は取るために
、さらに２回ＩＮＴＡをアクティブにする。割り込みコ
ントローラ２はあらかじめ設定してあったサブルーチン
アドレスを送出し、以後はＣＰＵＩ内でサブルーチンに
分岐する処理を実行する。
るとＪ！ｌ ｖ込み応答イざ号（ＩＩ’ＪＴＡ）と出力
し１割り込みコントローラ２にこれを受けてサブルーチ
ンコール命令をデータバス３を通じてＣＰＵ １に送出
する。ＣＰＵＩは割り込み受は付は中のサブルーチンコ
ール命令であることを噴出しアドレスを受は取るために
、さらに２回ＩＮＴＡをアクティブにする。割り込みコ
ントローラ２はあらかじめ設定してあったサブルーチン
アドレスを送出し、以後はＣＰＵＩ内でサブルーチンに
分岐する処理を実行する。
このように、従来はＣＰＵ１の割り込みクーケンスに合
わせてＩ！ｌｌＩり込みベクトルあるいはアートレスを
送出するそのＣＰＵＩ専用の周辺Ｌ８Ｉ２や割り込みコ
ントローラ２を組み合わせて便り必要があった。
わせてＩ！ｌｌＩり込みベクトルあるいはアートレスを
送出するそのＣＰＵＩ専用の周辺Ｌ８Ｉ２や割り込みコ
ントローラ２を組み合わせて便り必要があった。
（発明が解決しよりとする問題点）
この発明は、上述したＣＰＵに、特定の削り込みコント
ローラしか接続できないという欠点を叫決し、池のＣＰ
Ｕ用の割り込みコントローラでも接続できるように論理
変換を行う回路を提供することを目的とする。
ローラしか接続できないという欠点を叫決し、池のＣＰ
Ｕ用の割り込みコントローラでも接続できるように論理
変換を行う回路を提供することを目的とする。
（間頂点を解決するための手ｆｉ）
この発明は、ｅＰＵが１割り込みに応答したことを検出
する論理積ゲートとこの論理積゛ゲートの出力によって
セットされて前記ＣＰＵがメモリまたは周辺装置に書き
込みをする際のライト信号によってリセットされるフリ
ップフロップと前記ＣＰＵが命令コード取得状態時に出
力するマシンサイクル・ワン信号と前記ＣＰＵが読み込
みをする際のリード信号との論理和をとる論理和ゲート
と前記フリップフロップの出力がアクティブな時に、有
効となるように前記論理和ゲートの出力との論理積をと
る論理積ゲートと、前記７１７ツプフロツプの出力が、
非アクティブな時に有効となるように前記ＣＰＵが出力
するメモリ選択信号との論理積をとる論理積ゲートとで
構成される。
する論理積ゲートとこの論理積゛ゲートの出力によって
セットされて前記ＣＰＵがメモリまたは周辺装置に書き
込みをする際のライト信号によってリセットされるフリ
ップフロップと前記ＣＰＵが命令コード取得状態時に出
力するマシンサイクル・ワン信号と前記ＣＰＵが読み込
みをする際のリード信号との論理和をとる論理和ゲート
と前記フリップフロップの出力がアクティブな時に、有
効となるように前記論理和ゲートの出力との論理積をと
る論理積ゲートと、前記７１７ツプフロツプの出力が、
非アクティブな時に有効となるように前記ＣＰＵが出力
するメモリ選択信号との論理積をとる論理積ゲートとで
構成される。
この発明では１以上の構成のうちの論理積ゲートの出力
を割り込−）応答信号として割り込みコントローラに出
力する。
を割り込−）応答信号として割り込みコントローラに出
力する。
（作用）
この発明の割り込み応答論理変換回路の働きを第１図に
よって説明する。
よって説明する。
ｅＰＵｌｏは割り込みを受けつける六塵になると、工／
Ｏリクエスト信号（ＩＯＲＱ）とマシンサイクル−ワン
信号（Ｍｌ ）をともにアクティブにする。＠埋積ゲー
ト１１はこれを検出してフリップフロップ１２をセット
するように働く。一方１割り込みコントローラｌ ６
ｒｓ、；５１り込み要因が発生すると、ＣＰＵｌ０に対
しての割り込み要求信号を発生し１割り込み応答信号（
ＩＮＴＡ）に応じてサブルーチンコール命令と２バイト
のあらかじめ設定してあったアドレス・データを出力す
る機能がある。フリップフロップ１２の出力がアクティ
ブになると、Ｍｌとの論理積でＩＮＴＡがアクティブに
なりＪＩＪす込みコントローラ１６は（：ＰＵＩＯに対
して、サブルーチンコール命令を出力する。ＣＰＵｌ０
はサブルーチンコール命令を認識すると、アドレスとし
てあと２バイトのデータをメモリから取り込もうとする
。しかし、フリップフロップ１２がセットされている間
は、論理ゲート１５によってメモリ要求信号（Ｍ几ｇＱ
’）が禁止され、その代わりにＣＰＵのリード信号（Ｒ
Ｄ）によってＩＮＴＡが、アクティブになり、このため
、アドレスデータの取り込みはメモリからではなく１割
り込みコントローラ１６から行なわれる。サブルーチン
コールアドレスの取り込みが終わると、ＣＰＵｌ０は、
サブルーチンに分岐する前に現在実行中のプログラムカ
ウンタの鷹をメモリ上のスタックＥこストアする。メモ
リにストアすることで、ＣＰＵｌ０はライト信号（ＶＩ
ＱＬ）をアクティブにするので、フリップフロップ１２
μリセツトされて、論理ゲート１５ば、（、：ＰＵＩＯ
のメモリ選択信号（ＭＲＥＱ）を禁止せずそのままＭ
Ｒｈｉ Ｑ ’として出力する。置引Ｌ メモリ、１／
Ｏｉ置ともに通常にアクセスできるよりになる。
Ｏリクエスト信号（ＩＯＲＱ）とマシンサイクル−ワン
信号（Ｍｌ ）をともにアクティブにする。＠埋積ゲー
ト１１はこれを検出してフリップフロップ１２をセット
するように働く。一方１割り込みコントローラｌ ６
ｒｓ、；５１り込み要因が発生すると、ＣＰＵｌ０に対
しての割り込み要求信号を発生し１割り込み応答信号（
ＩＮＴＡ）に応じてサブルーチンコール命令と２バイト
のあらかじめ設定してあったアドレス・データを出力す
る機能がある。フリップフロップ１２の出力がアクティ
ブになると、Ｍｌとの論理積でＩＮＴＡがアクティブに
なりＪＩＪす込みコントローラ１６は（：ＰＵＩＯに対
して、サブルーチンコール命令を出力する。ＣＰＵｌ０
はサブルーチンコール命令を認識すると、アドレスとし
てあと２バイトのデータをメモリから取り込もうとする
。しかし、フリップフロップ１２がセットされている間
は、論理ゲート１５によってメモリ要求信号（Ｍ几ｇＱ
’）が禁止され、その代わりにＣＰＵのリード信号（Ｒ
Ｄ）によってＩＮＴＡが、アクティブになり、このため
、アドレスデータの取り込みはメモリからではなく１割
り込みコントローラ１６から行なわれる。サブルーチン
コールアドレスの取り込みが終わると、ＣＰＵｌ０は、
サブルーチンに分岐する前に現在実行中のプログラムカ
ウンタの鷹をメモリ上のスタックＥこストアする。メモ
リにストアすることで、ＣＰＵｌ０はライト信号（ＶＩ
ＱＬ）をアクティブにするので、フリップフロップ１２
μリセツトされて、論理ゲート１５ば、（、：ＰＵＩＯ
のメモリ選択信号（ＭＲＥＱ）を禁止せずそのままＭ
Ｒｈｉ Ｑ ’として出力する。置引Ｌ メモリ、１／
Ｏｉ置ともに通常にアクセスできるよりになる。
（４ｍ例）
＠１図ぼこの発明の第１の実施例である。ここではＣＰ
Ｕｌ０は８ビツトのデータ長ともち、１６ビツトのアド
レスを行うことができ、削り込みを受は付けると、命令
コード取得時に７ゾンサイクル・’７７ （Ｍ１’）（
！を号と工／Ｏリクエスト慣号（ＩＯＲＱ）がともにア
クティブになる機能を有するものを想定している。また
割り込みコントローラ１６は、削り込み時に前記ＣＰＵ
ｌ０のサブルーチンコール命令と同じデータ・コードと
あらかじめセットしておいだ２バイトのアドレスを出力
する機能と有するものを想定している。論理ゲート１１
の出力信号は刷り込み検出信号で１割り込み伏態フリッ
プフロップ１２をセットする。フリップ７０ツブ１２ぼ
削り込みを受は付けて割り込みコントローラ１６からサ
ブルーチンコール６δ令とアドレスを受は収る期間はセ
ットされて、削り込みコントローラ１６から受は敗った
サブルーチンアドレスに分岐する前にリセットされる。
Ｕｌ０は８ビツトのデータ長ともち、１６ビツトのアド
レスを行うことができ、削り込みを受は付けると、命令
コード取得時に７ゾンサイクル・’７７ （Ｍ１’）（
！を号と工／Ｏリクエスト慣号（ＩＯＲＱ）がともにア
クティブになる機能を有するものを想定している。また
割り込みコントローラ１６は、削り込み時に前記ＣＰＵ
ｌ０のサブルーチンコール命令と同じデータ・コードと
あらかじめセットしておいだ２バイトのアドレスを出力
する機能と有するものを想定している。論理ゲート１１
の出力信号は刷り込み検出信号で１割り込み伏態フリッ
プフロップ１２をセットする。フリップ７０ツブ１２ぼ
削り込みを受は付けて割り込みコントローラ１６からサ
ブルーチンコール６δ令とアドレスを受は収る期間はセ
ットされて、削り込みコントローラ１６から受は敗った
サブルーチンアドレスに分岐する前にリセットされる。
倫理ゲート１４．１５ｉフリツグフロツプ１２によって
開閉されるスイッチとして動作する。
開閉されるスイッチとして動作する。
第２図はこの発明７）第２８７）実施り１１である。渠
３図げ嘉２図の動作を説明するタイムチャートである。
３図げ嘉２図の動作を説明するタイムチャートである。
システムリセット１号（ＲＥＳＥＴ）が入力されると、
フリップフロッグ１２ａＵリセツト伏態０こなる。割り
込み要因が発生すると剥り込みコントローラ１６はＣＰ
Ｕ ／Ｏに対して割り込み蛯求信号（ＩＮＴ）を発生す
る。
フリップフロッグ１２ａＵリセツト伏態０こなる。割り
込み要因が発生すると剥り込みコントローラ１６はＣＰ
Ｕ ／Ｏに対して割り込み蛯求信号（ＩＮＴ）を発生す
る。
ＣＰＵ ／Ｏが割り込みを受は付けると、フリップ７０
ツブ１２はセットされる。最初のＩＮ’ｌ”Ａ（ｉ号に
よって割り込みコントローラ１６はサブルーチンコール
命令を出力し、（、’ｉ’０／Ｏはこの命令コードｔＳ
釈しサブルーチンアドレスを読ミ込ムためにさらに２回
の読み込みをメモリに対して行うがフリップフロッグ１
２ａ因理ゲート１４．１５によって強制的に割り込みコ
ントローラ１６に対してアクセスするようになる。サブ
ルーチンアトシス取得麦ＣＰＵｌ０は現在実行中のアド
レスをスタックにストアするので、この時のメモリ書き
込みからは正常にメモリアクセスが行えるより。
ツブ１２はセットされる。最初のＩＮ’ｌ”Ａ（ｉ号に
よって割り込みコントローラ１６はサブルーチンコール
命令を出力し、（、’ｉ’０／Ｏはこの命令コードｔＳ
釈しサブルーチンアドレスを読ミ込ムためにさらに２回
の読み込みをメモリに対して行うがフリップフロッグ１
２ａ因理ゲート１４．１５によって強制的に割り込みコ
ントローラ１６に対してアクセスするようになる。サブ
ルーチンアトシス取得麦ＣＰＵｌ０は現在実行中のアド
レスをスタックにストアするので、この時のメモリ書き
込みからは正常にメモリアクセスが行えるより。
フリップフロップ１２ｉＣライト信号（−ｗ−Ｒ）によ
ってリセットする。
ってリセットする。
第２図のフリフグフロクズ１２ａμ第、１図り〕フリッ
プフロップ１２に、システムリセットイサ号によっても
リセットされるような機能を追加したものでＣＰＵｌ０
が平常時に、フリップフロップ１２ａが、セットされて
誤動作■原因となること分防いでいる。
プフロップ１２に、システムリセットイサ号によっても
リセットされるような機能を追加したものでＣＰＵｌ０
が平常時に、フリップフロップ１２ａが、セットされて
誤動作■原因となること分防いでいる。
ＩＩＪ ｖ込みコントローラにそのＣＰＵ専用以外のも
のが便用できるようになり、システム構成の自由度が増
す。
のが便用できるようになり、システム構成の自由度が増
す。
第１図はこの発明の第１の実施列のブロック図。
第２図はこの発明の第２の実施列のブロック図。
第３図に第２図の実施例の動作説明のタイムチャート、
第４図、第５図は従来のＣＰＵと割り込みコントローラ
の関係と示す概略図である。 １．３〜５・・・論理ゲート、２・・・ブリップフロッ
プ。 代理人 弁理士 則 近 Ｍ 右 同 竹 花 喜久力ＭＲＥＱ’ 第 ３ 区 第 ４ 図 第 ５ 図
第４図、第５図は従来のＣＰＵと割り込みコントローラ
の関係と示す概略図である。 １．３〜５・・・論理ゲート、２・・・ブリップフロッ
プ。 代理人 弁理士 則 近 Ｍ 右 同 竹 花 喜久力ＭＲＥＱ’ 第 ３ 区 第 ４ 図 第 ５ 図
Claims (1)
- マイクロコンピュータシステムのＣＰＵとして割り込み
を受けつけるとＩ／Ｏリクエスト信号とマシンサイクル
・ワン信号とが同時にアクティブになる機能を有するも
のと、割り込みコントローラとして、割り込み要求入力
があると、ＣＰＵに対してあらかじめセットしてあった
所定のサブルーチン・コール命令を発生する機能を有す
るものとの組み合わせにおいて、ＣＰＵのＩ／Ｏリクエ
スト信号とマシンサイクル・ワン信号の論理積をとった
信号によってセットされ、ＣＰＵが、メモリあるいはＩ
／Ｏ装置に書き込みを行う信号によってリセットされる
フリップフロップと前記フリップフロップがセットされ
ている場合はＣＰＵからメモリへのアクセスを禁止する
論理ゲートと、前記フリップフロップがセットされてい
る場合はＣＰＵのマシンサイクル・ワン信号あるいは読
み出し信号が、割り込みコントローラへの割り込み応答
信号として出力されるような論理ゲートとを組み合わせ
たことを特徴とする割り込み応答論理変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27514786A JPS63129427A (ja) | 1986-11-20 | 1986-11-20 | 割り込み応答論理変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27514786A JPS63129427A (ja) | 1986-11-20 | 1986-11-20 | 割り込み応答論理変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129427A true JPS63129427A (ja) | 1988-06-01 |
Family
ID=17551335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27514786A Pending JPS63129427A (ja) | 1986-11-20 | 1986-11-20 | 割り込み応答論理変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076043A (ja) * | 1993-03-05 | 1995-01-10 | Mitsubishi Electric Corp | マルチスレッド・サーバ |
-
1986
- 1986-11-20 JP JP27514786A patent/JPS63129427A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076043A (ja) * | 1993-03-05 | 1995-01-10 | Mitsubishi Electric Corp | マルチスレッド・サーバ |
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