JPH10333920A - 割込み処理回路 - Google Patents

Abstract

(57)【要約】 【課題】エッジセンス方式の割込みコントローラに認識
漏れをさせることなく、割込みコントローラにおける１
つの信号入力端子に対して複数の割込み要因信号を入力
させることを可能とする。 【解決手段】フリップフロップ回路５およびインバータ
６は、対応する割込み要因信号ＩＲが低レベルから高レ
ベルに変化した時点からリセットがなされるまでの間に
高レベルを出力する。ＯＲ回路１３は、各インバータ６
の出力の論理和を求め、その結果をフリップフロップ回
路１４に与え保持させ、その保持レベルの信号をインバ
ータ１７によって割込みコントローラ２に与える。そし
て各ＮＡＮＤ回路１２およびＡＮＤ回路１９は、ＣＰＵ
１からのリセット要求に応じて指定されたフリップフロ
ップ回路５をリセットするとともに、フリップフロップ
回路１４を一時的にリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（マイクロ
プロセッサ）への割込みを制御する割込みコントローラ
への割込み要因信号の入力を制御するための割込み処理
回路に関し、特にエッジセンス方式の割込みコントロー
ラを対象とするものに関する。

【０００２】

【従来の技術】ＣＰＵを搭載した電子機器は、ＣＰＵを
効率よく動作させるために、周辺回路にてイベント発生
毎に割込み信号を発生し、これを与えることによってＣ
ＰＵを起動することが一般的に行われている。

【０００３】そして、複数種類の割込み信号にて１つの
ＣＰＵに割込みをかけようとする場合には、専用のＬＳ
Ｉとして実現された割込みコントローラによって割込み
の制御を行うものとなっている。

【０００４】割込みコントローラにおける割込み信号の
検出方式には、エッジセンス方式とレベルセンス方式と
の２方式がある。ここでエッジセンス方式は、割込み信
号の所定のレベル変化（立上りまたは立下りを）を検出
することによって割込み発生を認識するものである。ま
たレベルセンス方式は、割込み信号のレベルが低レベル
および高レベルのいずれであるかを監視することによっ
て割込みが発生しているか否かの監視を行うものであ
る。

【０００５】このようなことから、例えばスイッチの出
力信号を割込み信号としている場合において、当該スイ
ッチが継続的に押下されている場合には、エッジセンス
方式ではスイッチが押下された直後の１回のみ割込み発
生が検出されるのに対し、レベルセンス方式ではスイッ
チが押下されている間、継続的に割込み発生が検出され
ることになる。

【０００６】従って、スイッチが押下されている時間に
かかわらず、１度のスイッチ操作に応じて１度の割込み
のみをＣＰＵにかける必要がある場合などにおいては、
エッジセンス方式を用いる必要がある。

【０００７】図３は、エッジセンス方式の割込みコント
ローラを用いる場合の回路構成例を示す図である。この
図において、１で示すものがＣＰＵ、２で示すものが割
込みコントローラ（ＰＩＣ）であって、割込みコントロ
ーラ２は、割込み要求信号ＩＮＴにてＣＰＵ１に対して
割込みをかけるものとなっている。割込みコントローラ
２は、それぞれ割込み要因信号を取り込むための複数
（ここでは８つ）の信号入力端子ＴＩＲ（ＴＩＲ０〜Ｔ
ＩＲ７）が設けられている。

【０００８】図示しない周辺機器で発生される割込み要
因信号ＩＲ（ＩＲＡ，ＩＲＢ，ＩＲＣ…）のそれぞれを
インバータ３（３Ａ，３Ｂ，３Ｃ…）およびインバータ
４（４Ａ，４Ｂ，４Ｃ…）を介して、データ入力端子に
高レベルに相当する電圧Ｖccが与えられているＤ型のフ
リップフロップ回路５（５Ａ，５Ｂ，５Ｃ…）のクロッ
ク端子に入力されることでラッチされたのち、反転出力
がインバータ６（６Ａ，６Ｂ，６Ｃ…）を介して各信号
入力端子ＴＩＲに入力されるものとなっている。

【０００９】割込みコントローラ２は、信号入力端子Ｔ
ＩＲのいずれかが低レベルから高レベルに変化したこと
に応じ、割込み要求信号ＩＮＴにてＣＰＵ１に割込みを
かけるとともに、この割込み要求信号ＩＮＴに応じてＣ
ＰＵ１から返送される割込み要求受付信号ＩＮＴＡに同
期した所定のタイミングでデータビットＤ０〜Ｄ７をベ
クタアドレスを示す状態に設定する。

【００１０】ＣＰＵ１は、割込み要求信号ＩＮＴにより
割込みがかけられたことに応じて、ベクタアドレスに応
じた割込み処理を実行する。そしてＣＰＵ１は割込み処
理が終了したならば、当該割込み処理を実行する原因と
なった割込み要因信号ＩＲに対応したアドレスをアドレ
スライン７を介してアドレスデコーダ８へと与え、対応
するチップセレクト信号ＣＳ（ＣＳ１，ＣＳ２，ＣＳ３
…）を出力させる。このチップセレクト信号ＣＳは、各
フリップフロップ回路５にそれぞれ対応したＮＡＮＤ回
路９（９Ａ，９Ｂ，９Ｃ…）の２つの入力端子の一方に
入力され、このＮＡＮＤ回路９がオープン状態とされ
る。そしてこの状態でＣＰＵ１がＩ／ＯＷｒｉｔｅ命令
ＩＯＷを出力することにより、上記実行済みの割込み処
理を実行する原因となった割込み要因信号ＩＲをラッチ
しているフリップフロップ回路５がリセットされる。

【００１１】以上の構成における動作タイミングの一例
を図４に示す。このように割込みコントローラ２がエッ
ジセンス方式のものである場合、割込みコントローラ２
の各信号入力端子ＴＩＲには、１つずつの割込み要求信
号ＩＲのみを与えるような構成となっている。なぜなら
ば、割込みコントローラ２は各割込み要求信号ＩＲの低
レベルから高レベルへの変化を漏れなく確実に認識する
必要があるためである。

【００１２】なお、割込みコントローラがレベルセンス
方式のものであれば、複数の割込み要因信号の論理和出
力を割込みコントローラに与えるようにすることによ
り、複数の割込み要因信号を割込みコントローラの１つ
の信号入力端子に入力することができる。

【００１３】しかしながら割込みコントローラ２がエッ
ジセンス方式のものである場合には、上述のように割込
みコントローラ２の各信号入力端子ＴＩＲには１つずつ
の割込み要求信号ＩＲのみしか与えることができない。

【００１４】

【発明が解決しようとする課題】このため従来は、割込
みコントローラの信号入力端子数までの割込み要因信号
しか取り扱うことができない。このため、より多くの割
込み要因信号を取り扱えるようにするためには割込みコ
ントローラを増加させなければならず、コストの上昇お
よび必要実装面積の増大を招くという不具合があった。

【００１５】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、エッジセンス
方式の割込みコントローラにおける１つの信号入力端子
に対して複数の割込み要因信号を入力させることがで
き、しかも割込みコントローラに認識漏れをさせること
もない割込み処理回路を提供することにある。

【００１６】

【課題を解決するための手段】このような目的を達成す
るために本発明は、信号入力端子への入力レベルが所定
の無効レベルから所定の有効レベルに変化したことに応
じてＣＰＵへの割込みをかける割込みコントローラの前
記信号入力端子に複数の割込み要因信号を与えるための
割込み処理回路であって、複数の割込み要因信号のそれ
ぞれに対応付けられ、それぞれ対応する割込み要因信号
が所定の無効レベル（例えば低レベル）から所定の有効
レベル（例えば高レベル）に変化した時点から所定のリ
セット指示が与えられるまでの間に所定の有効レベル
（例えば高レベル）を出力する、例えばそれぞれフリッ
プフロップ回路およびインバータからなる複数の入力割
込み保持手段と、この複数の入力割込み保持手段のいず
れか１つの出力でも有効レベルである時に所定の有効レ
ベル（例えば高レベル）を出力する例えばＯＲ回路など
の論理和演算手段と、この論理和演算手段の出力レベル
を、例えばシステムクロックなどの所定のクロック信号
に同期したタイミングで取込んで保持し、その保持して
いるレベルの信号を前記割込みコントローラの前記信号
入力端子に与える、例えばフリップフロップ回路および
インバータからなる出力割込み保持手段と、前記ＣＰＵ
から前記複数の入力割込み保持手段のいずれかを指定し
たリセット要求が与えられたことに応じ、その指定され
た入力割込み保持手段に前記リセット指示を与えるとと
もに、前記出力割込み保持手段を一時的にリセットす
る、例えば前記複数の入力割込み保持手段のそれぞれに
対応付けられた複数個のＮＡＮＤ回路および１つのＡＮ
Ｄ回路よりなるリセット制御手段とを備えた。

【００１７】このような手段を講じたことにより、複数
の割込み要因信号が無効レベルから有効レベルに変化す
ることで発生する割込みは、複数の割込み要因信号のそ
れぞれに対応付けられた複数の入力割込み保持手段のそ
れぞれで、その入力割込み保持手段に対してリセット指
示がなされるまで保持される。そして、複数の入力割込
み保持手段のいずれかで割込みが保持されていれば、論
理和演算手段から有効レベルが出力され、これが出力割
込み保持手段によって保持された上で割込みコントロー
ラの信号入力端子に与えられる。従って、複数の割込み
要因信号の全てが無効レベルである状態からいずれか１
本の割込み要因信号が有効レベルに変化すれば、割込み
コントローラの信号入力端子に与えられる信号のレベル
が無効レベルから有効レベルに変化することになる。

【００１８】さて、複数の割込み要因信号のうちの少な
くとも１本が有効レベルであり割込みコントローラの信
号入力端子に与えられる信号のレベルが有効レベルとな
っている状態から無効レベルであったいずれか１本の割
込み要因信号が有効レベルに変化した場合、それに応じ
たレベル変化は割込みコントローラの信号入力端子には
生じないが、その変化により発生する割込みは該当する
入力割込み保持手段で保持される。そして、ＣＰＵから
のリセット要求に応じて指定された入力割込み保持手段
に前記リセット指示が与えられて当該入力割込み保持手
段がリセットされるとともに、出力割込み保持手段が一
時的にリセットされることによってコントローラの信号
入力端子に与えられる信号のレベルが無効レベルとされ
たのち、入力割込み保持手段に保持されている割込みに
基づいてコントローラの信号入力端子に与えられる信号
のレベルが再度有効レベルとされる。これにより、他の
割込み要因信号が有効レベルである時に無効レベルから
有効レベルに変化した他の割込み要因信号による割込み
を割込みコントローラに認識させることができる。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態につき説明する。図１は本実施形態に係る割込
み処理回路の構成を示す図である。なお、図３と同一部
分には同一符号を付している。

【００２０】図中、１０で示すものが本実施形態の割込
み処理回路である。この割込み処理回路１０は、３本の
割込み要因信号ＩＲ（ＩＲＡ，ＩＲＢ，ＩＲＣ）を、割
込みコントローラ２の複数（ここでは８つ）の信号入力
端子ＴＩＲ（ＴＩＲ０〜ＴＩＲ７）のうちの１つ（ここ
では信号入力端子ＴＩＲ０）へと入力させるものであ
る。

【００２１】なお割込みコントローラ２は、信号入力端
子ＴＩＲのいずれかが低レベルから高レベルに変化した
ことに応じ、割込み要求信号ＩＮＴにてＣＰＵ１に割込
みをかけるとともに、この割込み要求信号ＩＮＴに応じ
てＣＰＵ１から返送される割込み要求受付信号ＩＮＴＡ
に同期した所定のタイミングでデータビットＤ０〜Ｄ７
をベクタアドレスを示す状態に設定する。

【００２２】ＣＰＵ１は、割込み要求信号ＩＮＴにより
割込みがかけられたことに応じて、ベクタアドレスに応
じた割込み処理を実行する。さて割込み処理回路１０
は、インバータ３（３Ａ，３Ｂ，３Ｃ）、インバータ４
（４Ａ，４Ｂ，４Ｃ）、Ｄ型のフリップフロップ回路５
（５Ａ，５Ｂ，５Ｃ）、インバータ６（６Ａ，６Ｂ，６
Ｃ）、３ステートインバータ１１（１１Ａ，１１Ｂ，１
１Ｃ）、ＮＡＮＤ回路１２（１２Ａ，１２Ｂ，１２
Ｃ）、ＯＲ回路１３、Ｄ型のフリップフロップ回路１
４、インバータ１５，１６，１７、ＮＡＮＤ回路１８お
よびＡＮＤ回路１９を有している。

【００２３】このうち、インバータ３、インバータ４、
フリップフロップ回路５、インバータ６、３ステートイ
ンバータ１１およびＮＡＮＤ回路１２は、割込み要因信
号ＩＲ（ＩＲＡ，ＩＲＢ，ＩＲＣ）のそれぞれに対応し
て設けられている。

【００２４】インバータ３，４は、インバータ３の出力
端とインバータ４の入力端とが互いに接続されて直列に
接続されており、インバータ３の入力端には割込み要因
信号ＩＲが入力されるとともに、インバータ４の出力端
はフリップフロップ回路５のクロック端子に接続されて
いる。フリップフロップ回路５のデータ入力端子には、
高レベルに相当する電圧Ｖccが与えられている。フリッ
プフロップ回路５の反転出力端子は、インバータ６の入
力端に接続されている。フリップフロップ回路５の非反
転出力端子は、３ステートインバータ１１の入力端に接
続されている。そしてフリップフロップ回路５のリセッ
ト端子には、ＮＡＮＤ回路１２の出力端が接続されてい
る。

【００２５】各インバータ６の出力は、ＯＲ回路１３の
３つの入力端にそれぞれ接続されている。ＯＲ回路１３
の出力端は、フリップフロップ回路１４のデータ入力端
子に接続されている。

【００２６】３ステートインバータ１１の出力端は、デ
ータバスを構成するデータビット線のいずれかに接続さ
れている。ここでは、３ステートインバータ１１Ａの出
力端はデータビットＤ０のデータビット線に、３ステー
トインバータ１１Ｂの出力端はデータビットＤ１のデー
タビット線に、そして３ステートインバータ１１Ｃの出
力端はデータビットＤ２のデータビット線にそれぞれ接
続されている。

【００２７】ＮＡＮＤ回路１２は、３つの入力端を有
し、そのうち１つが反転入力端となっている。そしてこ
れらの入力端には、アドレスデコーダ８が出力するチッ
プセレクト信号ＣＳ１およびＣＰＵ１が出力するＩ／Ｏ
Ｗｒｉｔｅ命令ＩＯＷが通常の入力端に入力されると
ともに、同一の割込み要因信号に対応する３ステートイ
ンバータ１１の出力端が接続されているのと同一のデー
タビット線（ＮＡＮＤ回路１２ＡはデータビットＤ０の
データビット線、ＮＡＮＤ回路１２ＢはデータビットＤ
１のデータビット線、そしてＮＡＮＤ回路１２Ｃはデー
タビットＤ２のデータビット線）がそれぞれ反転入力端
に接続されている。そして各ＮＡＮＤ回路１２の出力端
は、ＡＮＤ回路１９の３つの入力端にもそれぞれ接続さ
れている。

【００２８】インバータ１５，１６は、インバータ１５
の出力端とインバータ１６の入力端とが互いに接続され
て直列に接続されており、インバータ１５の入力端には
システムクロックＳＹＳ ＣＬＫ（割込み要因信号ＩＲ
の発生周期の数分の１以下の周期を有する）が入力され
るとともに、インバータ１６の出力端はフリップフロッ
プ回路１４のクロック端子に接続されている。フリップ
フロップ回路１４のデータ入力端子には、ＯＲ回路１３
の出力端が接続されている。フリップフロップ回路１４
の反転出力端子は、インバータ１７の入力端に接続され
ている。そしてフリップフロップ回路１４のリセット端
子には、ＡＮＤ回路１９の出力端が接続されている。

【００２９】インバータ１７の出力端は、当該割込み処
理回路１０の出力端であって、割込みコントローラ２の
信号入力端子ＴＩＲ０に接続されている。ＮＡＮＤ回路
１８は、２つの入力端を有する。ＮＡＮＤ回路１８の一
方の入力端にはアドレスデコーダ８が出力するチップセ
レクト信号ＣＳ１が、また他方の入力端にはＣＰＵ１が
出力するＩ／Ｏ Ｒｅａｄ命令ＩＯＲがそれぞれ入力さ
れるものとなっている。このＮＡＮＤ回路１８の出力端
は、各３ステートインバータ１１の制御端にそれぞれ接
続されている。

【００３０】次に以上のように構成された割込み処理回
路１０の動作例につき、図２に示すタイミング図を参照
しながら説明する。まず、割込み要因信号ＩＲＡが低レ
ベルから高レベルに変化したとする。ここで割込み要因
信号ＩＲＡは、インバータ３Ａ，３Ｂを介して、元の論
理のままでフリップフロップ回路５Ａのクロック端子に
与えられる。このため割込み要因信号ＩＲＡが低レベル
から高レベルに変化したことに応じて、フリップフロッ
プ回路５Ａの非反転出力端子の出力レベルが高レベル
に、また反転出力端子の出力レベルが低レベルになる。

【００３１】フリップフロップ回路５Ａの反転出力端子
の出力は、インバータ６Ａによって論理が反転されたの
ちに、ＯＲ回路１３を介してフリップフロップ回路１４
のデータ入力端子に与えられる。従ってフリップフロッ
プ回路１４のデータ入力端子の入力レベルは、フリップ
フロップ回路５Ａの反転出力端子の出力レベルが低レベ
ルとなったことに応じて高レベルとなる。そしてこのよ
うにデータ入力端子の入力レベルが高レベルとなったこ
とに応じて、フリップフロップ回路１４の反転出力端子
の出力レベルが低レベルになる。

【００３２】フリップフロップ回路１４の反転出力端子
の出力は、インバータ１７によって論理が反転されたの
ちに、割込みコントローラ２の信号入力端子ＴＩＲ０に
与えられる。従って、フリップフロップ回路１４の反転
出力端子の出力レベルが低レベルになったことに応じ
て、割込みコントローラ２の信号入力端子ＴＩＲ０のレ
ベルが高レベルに変化する。かくして、割込み要因信号
ＩＲＡのレベル変化が、割込みコントローラ２の信号入
力端子ＴＩＲ０に伝達される。

【００３３】割込みコントローラ２は信号入力端子ＴＩ
Ｒ０のレベルが低レベルから高レベルに変化したことを
認識すると、割込み要求信号ＩＮＴを高レベルとし、Ｃ
ＰＵ１に割込みをかける。これに応じてＣＰＵ１は、割
込み要求受付信号ＩＮＴＡを一時的に高レベルとしてか
ら低レベルに戻したのち、再度高レベルに変化させる。
割込みコントローラ２は、この再度の割込み要求受付信
号ＩＮＴＡの立上がりに応じて、データバスへのベクタ
アドレスの出力を開始する。そこでＣＰＵ１は、このベ
クタアドレスの取込みを行い、ベクタアドレスの取込み
が終了したならば割込み要求受付信号ＩＮＴＡを低レベ
ルに戻す。これに応じて割込みコントローラ２は、割込
み要求信号ＩＮＴを低レベルに戻すとともに、ベクタア
ドレスの出力を停止する。

【００３４】さてＣＰＵ１は、ベクタアドレスの取込み
が終了して割込み要求受付信号ＩＮＴＡを低レベルに戻
したのちに、割込み処理を開始する。この割込み処理に
おいてＣＰＵ１はまず、割込み処理回路１０に対応する
アドレスをアドレスライン７を介してアドレスデコーダ
８に与え、このアドレスデコーダ８に割込み処理回路１
０を選択するためのチップセレクト信号ＣＳ１を高レベ
ルとさせるとともに、Ｉ／Ｏ Ｒｅａｄ命令ＩＯＲを高
レベルとする。

【００３５】この結果、ＮＡＮＤ回路１８の２つの入力
端がともに高レベルとなり、ＮＡＮＤ回路１８の出力
端、すなわち３ステートインバータ１１Ａ，１１Ｂ，１
１の制御端のレベルがそれぞれ低レベルとなる。従っ
て、フリップフロップ回路５Ａ，５Ｂ，５Ｃのそれぞれ
の非反転出力が、３ステートインバータ１１Ａ，１１
Ｂ，１１Ｃで論理反転されたのちにデータバスのビット
線Ｄ０，Ｄ１，Ｄ２にそれぞれ出力される。ここでフリ
ップフロップ回路５Ｂ，５Ｃにて割込み要因信号ＩＲ
Ｂ，ＩＲＣがラッチされていなければ、図２に示すよう
にビット線Ｄ０のみが低レベルに変化する。従ってＣＰ
Ｕ１は、今回の割込みが割込み要因信号ＩＲＡによるも
のであることを認識し、それに該当する所定の処理を実
行する。

【００３６】ところで、このようにＣＰＵ１が割込み処
理を行っている最中に別の割込み要因信号ＩＲＢが高レ
ベルになったとすると、フリップフロップ回路５Ｂの反
転出力端のレベルが低レベルとなり、インバータ６Ｂの
出力が高レベルとなるが、ＯＲ回路１３の出力は既に高
レベルになっているので、割込み要因信号ＩＲＢの立上
がりは、この時点では割込みコントローラ２には認識さ
れない。

【００３７】さてＣＰＵ１は、割込み要因信号ＩＲＡに
よる割込みに応じた所定の処理を終了すると、割込み処
理回路１０に対応するアドレスをアドレスライン７を介
してアドレスデコーダ８に与え、このアドレスデコーダ
８に割込み処理回路１０を選択するためのチップセレク
ト信号ＣＳ１を高レベルとさせるとともに、Ｉ／ＯＷｒ
ｉｔｅ命令ＩＯＷを高レベルとする。

【００３８】これにより、ＮＡＮＤ回路１８の２つの入
力端がともに高レベルとなり、ＮＡＮＤ回路１８の出力
端、すなわち３ステートインバータ１１Ａ，１１Ｂ，１
１の制御端のレベルがそれぞれ低レベルとなる。従っ
て、フリップフロップ回路５Ａ，５Ｂ，５Ｃのそれぞれ
の非反転出力が、３ステートインバータ１１Ａ，１１
Ｂ，１１Ｃで論理反転されたのちにデータバスのビット
線Ｄ０，Ｄ１，Ｄ２にそれぞれ出力される。ここでフリ
ップフロップ回路５Ｂ，５Ｃにて割込み要因信号ＩＲ
Ｂ，ＩＲＣがラッチされていなければ、図２に示すよう
にビット線Ｄ０のみが低レベルに変化する。そして、チ
ップセレクト信号ＣＳ１およびＩ／Ｏ Ｗｒｉｔｅ命令
ＩＯＷが高レベルであるので、ＮＡＮＤゲート１２Ａの
出力のみが低レベルに変化し、ＮＡＮＤゲート１２Ｂ，
１２Ｃの出力は高レベルのままとなる。

【００３９】この結果、フリップフロップ回路５Ａがリ
セットされ、その非反転出力端子からの出力レベルが低
レベルに、また反転出力端子からの出力レベルが高レベ
ルにそれぞれ変化する。これにより、割込み要因信号Ｉ
ＲＡによる新たな割込みを受け付けることができる状態
に戻る。

【００４０】ところで、ＮＡＮＤゲート１２Ａ，１２
Ｂ，１２Ｃの各出力が上記の状態となったことに応じ
て、ＡＮＤ回路１９の出力も高レベルから低レベルに変
化するので、フリップフロップ回路１４もリセットさ
れ、その反転出力端子からの出力レベルが高レベルに変
化する。そしてこれにより、割込みコントローラ２の信
号入力端子ＴＩＲ０のレベルが低レベルに一旦戻る。

【００４１】しかしながら、フリップフロップ回路５Ｂ
の反転出力端子からの出力レベルが低レベルとなってお
り、ＯＲ回路１３の出力が高レベルとなっているので、
フリップフロップ回路１４の反転出力端子からの出力レ
ベルは、次にシステムクロックＳＹＳＣＬＫが立上るタ
イミングに同期して低レベルに変化する。これにより、
割込みコントローラ２の信号入力端子ＴＩＲ０のレベル
が、低レベルから高レベルに再度変化することになり、
別の割込み処理中に発生していた割込み要因信号ＩＲＢ
による割込みが割込みコントローラ２により認識される
ことになる。

【００４２】このように本実施形態は、フリップフロッ
プ回路５Ａ，５Ｂ，５Ｃおよびインバータ６Ａ，６Ｂ，
６Ｃによって、割込み要因信号ＩＲＡ，ＩＲＢ，ＩＲＣ
が高レベルに変化した時点から継続的に高レベルを出力
することによって各割込み要因信号ＩＲＡ，ＩＲＢ，Ｉ
ＲＣによる割込み発生の旨をそれぞれ保持しておくとと
もに、ＯＲ回路１３にてインバータ６Ａ，６Ｂ，６Ｃの
それぞれの出力レベルの論理和を求めた結果を、システ
ムクロックＳＹＳ ＣＬＫに同期したタイミングでフリ
ップフロップ回路１４に取込んで保持し、これを割込み
コントローラ２に与えるようにする。そして、ＣＰＵ１
からの制御に応じてフリップフロップ回路５Ａ，５Ｂ，
５Ｃのいずれかをリセットするのと並行して、フリップ
フロップ回路１４を一時的にリセットする。

【００４３】これにより、割込み要因信号ＩＲＡ，ＩＲ
Ｂ，ＩＲＣのいずれかが高レベルに変化した時点から、
それに応じた割込み処理をＣＰＵ１が終了するまでの間
に別の割込み要因信号による割込みが発生した場合で
も、その後発の割込みはフリップフロップ回路５Ａ，５
Ｂ，５Ｃのうちのいずれかによって保持される。そし
て、先発の割込みに応じた割込み処理が終了した際にフ
リップフロップ回路１４がリセットされることで割込み
コントローラ２への入力が低レベルとされたのち、フリ
ップフロップ回路５Ａ，５Ｂ，５Ｃのうちのいずれかに
よって保持されている後発の割込みによって割込みコン
トローラ２への入力が再度高レベルとされる。

【００４４】この結果、割込みコントローラ２への入力
レベルの低レベルから光レベルへの変化が後発の割込み
に応じて発生することになり、後発の割込みを割込みコ
ントローラ２に認識させることができる。このように本
実施形態の割込み処理回路１０を用いることにより、エ
ッジセンス方式の割込みコントローラ２の１つの信号入
力端子ＴＩＲ０に対して、３本の割込み要因信号ＩＲ
Ａ，ＩＲＢ，ＩＲＣを接続することが可能となる。

【００４５】なお、本発明は上記実施形態に限定される
ものではない。例えば上記実施形態では、３本の割込み
要因信号ＩＲを取り扱うものとしているが、２本または
４本以上の割込み要因信号ＩＲを取り扱うように構成す
ることもできる。すなわち、インバータ３，４、フリッ
プフロップ回路５、インバータ６、３ステートインバー
タ１１およびＮＡＮＤゲート１２を、取り扱うべき割込
み要因信号ＩＲの本数に応じた組数だけ設けるようにす
ればよい。

【００４６】また具体的な回路構成は上記実施形態に示
したものには限定されず、同様な動作を実現可能であれ
ば任意に変更できる。このほか、本発明の要旨を逸脱し
ない範囲で種々の変形実施が可能である。

【００４７】

【発明の効果】本発明によれば、信号入力端子への入力
レベルが所定の無効レベルから所定の有効レベルに変化
したことに応じてＣＰＵへの割込みをかける割込みコン
トローラの前記信号入力端子に複数の割込み要因信号を
与えるための割込み処理回路であって、複数の割込み要
因信号のそれぞれに対応付けられ、それぞれ対応する割
込み要因信号が所定の無効レベルから所定の有効レベル
に変化した時点から所定のリセット指示が与えられるま
での間に所定の有効レベルを出力する複数の入力割込み
保持手段と、この複数の入力割込み保持手段のいずれか
１つの出力でも有効レベルである時に所定の有効レベル
を出力する論理和演算手段と、この論理和演算手段の出
力レベルを所定のクロック信号に同期したタイミングで
取込んで保持し、その保持しているレベルの信号を前記
割込みコントローラの前記信号入力端子に与える出力割
込み保持手段と、前記ＣＰＵから前記複数の入力割込み
保持手段のいずれかを指定したリセット要求が与えられ
たことに応じ、その指定された入力割込み保持手段に前
記リセット指示を与えるとともに、前記出力割込み保持
手段を一時的にリセットするリセット制御手段とを備え
たので、エッジセンス方式の割込みコントローラにおけ
る１つの信号入力端子に対して複数の割込み要因信号を
入力させることができ、しかも割込みコントローラに認
識漏れをさせることもない割込み処理回路となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る割込み処理回路の構
成を示す図。

【図２】図１に示す割込み処理回路１０の動作例を示す
タイミング図。

【図３】従来の割込み処理回路の構成を示す図。

【図４】図３に示す回路の動作例を示すタイミング図。

【符号の説明】

１…ＣＰＵ ２…割込みコントローラ １０…割込み処理回路 ＴＩＲ（ＴＩＲ０〜ＴＩＲ７）…信号入力端子 ３（３Ａ，３Ｂ，３Ｃ）…インバータ ４（４Ａ，４Ｂ，４Ｃ）…インバータ ５（５Ａ，５Ｂ，５Ｃ）…フリップフロップ回路 ６（６Ａ，６Ｂ，６Ｃ）…インバータ １１（１１Ａ，１１Ｂ，１１Ｃ）…３ステートインバー
タ １２（１２Ａ，１２Ｂ，１２Ｃ）…ＮＡＮＤ回路 １３…ＯＲ回路 １４…フリップフロップ回路 １５，１６，１７…インバータ １８…ＮＡＮＤ回路 １９…ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 信号入力端子への入力レベルが所定の無
   効レベルから所定の有効レベルに変化したことに応じて
   ＣＰＵへの割込みをかける割込みコントローラの前記信
   号入力端子に複数の割込み要因信号を与えるための割込
   み処理回路であって、 複数の割込み要因信号のそれぞれに対応付けられ、それ
   ぞれ対応する割込み要因信号が所定の無効レベルから所
   定の有効レベルに変化した時点から所定のリセット指示
   が与えられるまでの間に所定の有効レベルを出力する複
   数の入力割込み保持手段と、 この複数の入力割込み保持手段のいずれか１つの出力で
   も有効レベルである時に所定の有効レベルを出力する論
   理和演算手段と、 この論理和演算手段の出力レベルを、所定のクロック信
   号に同期したタイミングで取込んで保持し、その保持し
   ているレベルの信号を前記割込みコントローラの前記信
   号入力端子に与える出力割込み保持手段と、 前記ＣＰＵから前記複数の入力割込み保持手段のいずれ
   かを指定したリセット要求が与えられたことに応じ、そ
   の指定された入力割込み保持手段に前記リセット指示を
   与えるとともに、前記出力割込み保持手段を一時的にリ
   セットするリセット制御手段とを具備したことを特徴と
   する割込み処理回路。