JPH0823834B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0823834B2 JPH0823834B2 JP2243205A JP24320590A JPH0823834B2 JP H0823834 B2 JPH0823834 B2 JP H0823834B2 JP 2243205 A JP2243205 A JP 2243205A JP 24320590 A JP24320590 A JP 24320590A JP H0823834 B2 JPH0823834 B2 JP H0823834B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- runaway
- cpu
- dmac
- central processing
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、中央処理装置とその暴走を監視する暴走
監視手段を有するとともに、ダイレクト・メモリ・アク
セス制御装置を備えたマイクロコンピュータに関するも
のである。
監視手段を有するとともに、ダイレクト・メモリ・アク
セス制御装置を備えたマイクロコンピュータに関するも
のである。
［従来の技術］ 第３図は、１チップ上に、中央処理装置（以降CPUと
呼ぶ）とその異常監視手段としてのウォッチドッグタイ
マ（以降WDTと呼ぶ）とダイレクト・メモリ・アクセス
制御装置（以降DMACと呼ぶ）とを内臓した従来のマイク
ロコンピュータを示すブロック構成図である。
呼ぶ）とその異常監視手段としてのウォッチドッグタイ
マ（以降WDTと呼ぶ）とダイレクト・メモリ・アクセス
制御装置（以降DMACと呼ぶ）とを内臓した従来のマイク
ロコンピュータを示すブロック構成図である。
図において、１はCPU、２はDMACであり、３はCPU1とD
MAC2との間でバスの使用権の調停を行うバスコントロー
ラである。４はWDT、５はデータバスを示し、6,7はデー
タバス５とそれぞれCPU1,DMAC2とを接続するスイッチ、
８はWDT4へクロック入力を接続するスイッチを示す。９
〜12はバスコントローラ３から出力される信号で、９は
CPU1をデータバス５に接続するスイッチ６をオン，オフ
するための制御信号、10はDMAC2をデータバス５に接続
するスイッチ７をオン，オフするための制御信号、11は
CPU1に対するイネーブル信号、12はDMAC2に対するイネ
ーブル信号であり、CPU1に対するイネーブル信号11はWD
T4のクロック入力をオン，オフするスイッチ８の制御信
号としても用いられる。また、13はバスコントローラ３
に入力されるDMA要求信号、14はCPU1からWDT4へのクリ
ア信号、15はWDT4からCPU1へのリセット信号であり、こ
のリセット信号15はDMAC2,バスコントローラ３へも与え
られている。
MAC2との間でバスの使用権の調停を行うバスコントロー
ラである。４はWDT、５はデータバスを示し、6,7はデー
タバス５とそれぞれCPU1,DMAC2とを接続するスイッチ、
８はWDT4へクロック入力を接続するスイッチを示す。９
〜12はバスコントローラ３から出力される信号で、９は
CPU1をデータバス５に接続するスイッチ６をオン，オフ
するための制御信号、10はDMAC2をデータバス５に接続
するスイッチ７をオン，オフするための制御信号、11は
CPU1に対するイネーブル信号、12はDMAC2に対するイネ
ーブル信号であり、CPU1に対するイネーブル信号11はWD
T4のクロック入力をオン，オフするスイッチ８の制御信
号としても用いられる。また、13はバスコントローラ３
に入力されるDMA要求信号、14はCPU1からWDT4へのクリ
ア信号、15はWDT4からCPU1へのリセット信号であり、こ
のリセット信号15はDMAC2,バスコントローラ３へも与え
られている。
次に動作について説明する。
第３図において、DMA要求13が出ていないとき、バス
コントローラ３は、イネーブル信号11を出力してCPU1を
動作させるとともに、制御信号９を出力してスイッチ６
をオンする。この時、DMAC2に対するイネーブル信号12
及び制御信号10は出力されず、スイッチ７はオフしてい
る。また、CPU1に対するイネーブル信号11によってスイ
ッチ８はオンし、WDT4にはクロックが入力される。
コントローラ３は、イネーブル信号11を出力してCPU1を
動作させるとともに、制御信号９を出力してスイッチ６
をオンする。この時、DMAC2に対するイネーブル信号12
及び制御信号10は出力されず、スイッチ７はオフしてい
る。また、CPU1に対するイネーブル信号11によってスイ
ッチ８はオンし、WDT4にはクロックが入力される。
この状態は、CPU1が動作している状態である。WDT4は
クロックをカウントし、オーバーフローするとリセット
信号15を出力して、CPU1,DMAC2,バスコントローラ３に
対してリセットをかける。CPU1は、WDT4がオーバーフロ
ーする前にWDT4に対してクリア信号14を発生させること
により、WDT4をリセットすることができる。従来、プロ
グラム上で、一定周期内にWDT4にパルス状のクリア信号
を出力するようにする。プログラムが暴走すると、周期
内にクリア信号が発生せず、WDT4からリセット信号15が
出力されて、暴走したCPU1にリセットがかけられるとと
もに、それに合わせてDMAC2,バスコントローラ３にもリ
セットがかけられる。
クロックをカウントし、オーバーフローするとリセット
信号15を出力して、CPU1,DMAC2,バスコントローラ３に
対してリセットをかける。CPU1は、WDT4がオーバーフロ
ーする前にWDT4に対してクリア信号14を発生させること
により、WDT4をリセットすることができる。従来、プロ
グラム上で、一定周期内にWDT4にパルス状のクリア信号
を出力するようにする。プログラムが暴走すると、周期
内にクリア信号が発生せず、WDT4からリセット信号15が
出力されて、暴走したCPU1にリセットがかけられるとと
もに、それに合わせてDMAC2,バスコントローラ３にもリ
セットがかけられる。
次に、DMA要求13が入ると、バスコントローラ３は、C
PU1に対するイネーブル信号11及び制御信号９の出力を
やめ、DMAC2に対するイネーブル信号12及び制御信号10
を出力する。イネーブル信号12はDMAC2を動作状態に
し、制御信号10はスイッチ７をオンし、データバス５を
DMAC2側に接続する。この時、WDT4はスイッチ８がオフ
するため、クロック入力が断たれ、停止状態になる。
PU1に対するイネーブル信号11及び制御信号９の出力を
やめ、DMAC2に対するイネーブル信号12及び制御信号10
を出力する。イネーブル信号12はDMAC2を動作状態に
し、制御信号10はスイッチ７をオンし、データバス５を
DMAC2側に接続する。この時、WDT4はスイッチ８がオフ
するため、クロック入力が断たれ、停止状態になる。
［発明が解決しようとする課題］ 従来のマイクロコンピュータは上記のように構成され
ており、WDTはCPUに対する見張り番の役目しか持ってい
なかった。従って、バスをDMACが使用している時にDMAC
側で何らかの暴走，トラブルが発生しても、リセットは
かからなかった。
ており、WDTはCPUに対する見張り番の役目しか持ってい
なかった。従って、バスをDMACが使用している時にDMAC
側で何らかの暴走，トラブルが発生しても、リセットは
かからなかった。
この発明は上記のような問題点を解消するためになさ
れたもので、DMA転送中でもCPUの暴走監視手段（WDT）
を有効にし、DMACの暴走を検知して対処できるマイクロ
コンピュータを得ることを目的とする。
れたもので、DMA転送中でもCPUの暴走監視手段（WDT）
を有効にし、DMACの暴走を検知して対処できるマイクロ
コンピュータを得ることを目的とする。
［課題を解決するための手段］ この発明に係るマイクロコンピュータは、CPUとその
暴走を監視する暴走監視手段を有するとともに、DMACを
備え、暴走監視手段は、CPUが正常動作中に一定期間毎
に出力するパルス信号を監視し、当該信号に基づき暴走
を検知するとCPU及びDMAにリセットをかけるようにした
マイクロコンピュータにおいて、DMACが正常動作中に一
定期間毎にパルス信号を発生する信号発生手段を有する
とともに、CPUからの上記パルス信号と信号発生手段か
らの上記パルス信号とを暴走監視手段の監視入力に接続
する信号接続手段を備えたものである。
暴走を監視する暴走監視手段を有するとともに、DMACを
備え、暴走監視手段は、CPUが正常動作中に一定期間毎
に出力するパルス信号を監視し、当該信号に基づき暴走
を検知するとCPU及びDMAにリセットをかけるようにした
マイクロコンピュータにおいて、DMACが正常動作中に一
定期間毎にパルス信号を発生する信号発生手段を有する
とともに、CPUからの上記パルス信号と信号発生手段か
らの上記パルス信号とを暴走監視手段の監視入力に接続
する信号接続手段を備えたものである。
また、上記信号発生手段としては、DMACがDMA転送の
ために本来有する転送カウンタを用いることができる。
ために本来有する転送カウンタを用いることができる。
［作用］ この発明におけるマイクロコンピュータは、DMACが動
作中には、暴走監視手段としての例えばWDTのクリア信
号をDMAC内に有する転送カウンタ等の信号発生手段によ
り発生させることにより、DMAC動作中の暴走も検知でき
る。すなわち、従来、CPUの暴走監視手段として使用し
ているWDTに対し、DMA転送中一定期間毎にパルス状のク
リア信号を出して、DMACがクリア信号を出さなくなった
とき暴走したものとみなし、WDTによりCPU,DMACの両方
に対してリセットをかけるようにしたので、CPUの暴走
監視手段をDMACが共用することができ、DMACの暴走監視
手段を新たに設けることなくDMACの暴走を検知して対処
できるようになる。
作中には、暴走監視手段としての例えばWDTのクリア信
号をDMAC内に有する転送カウンタ等の信号発生手段によ
り発生させることにより、DMAC動作中の暴走も検知でき
る。すなわち、従来、CPUの暴走監視手段として使用し
ているWDTに対し、DMA転送中一定期間毎にパルス状のク
リア信号を出して、DMACがクリア信号を出さなくなった
とき暴走したものとみなし、WDTによりCPU,DMACの両方
に対してリセットをかけるようにしたので、CPUの暴走
監視手段をDMACが共用することができ、DMACの暴走監視
手段を新たに設けることなくDMACの暴走を検知して対処
できるようになる。
そして、信号発生手段としてDMAC内の転送カウンタを
用いることにより、更に簡単な構成で本願の目的が達成
でき、高信頼性と安価，小型化が同時に要求されるマイ
クロコンピュータ，特に１チップマイクロコンピュータ
に有効である。
用いることにより、更に簡単な構成で本願の目的が達成
でき、高信頼性と安価，小型化が同時に要求されるマイ
クロコンピュータ，特に１チップマイクロコンピュータ
に有効である。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す１チップマイクロ
コンピュータのブロック構成図であり、１〜7,9〜15は
前記第３図と同様であるので、その説明は省略する。8a
はCPU1からのクリア信号14とWDT4へのクリア入力16とを
接続するスイッチで、バスコントローラ３からCPU1への
イネーブル信号11がオンのときオン，オフのときオフと
なる。また、8bはDMAC2からのクリア信号17WDT4へのク
リア入力16とを接続するスイッチで、バスコントローラ
３からCPU1へのイネーブル信号11がオフのときオン，オ
ンのときオフとなる。ここで、上記DMAC2からのクリア
信号17としては、DMAC2がDMA転送のために本来内蔵して
いる転送カウンタ2aの出力が用いられる。すなわち、転
送カウンタ2aは本願の信号発生手段に相当する。また、
スイッチ8a,8bは本願の信号接続手段を構成している。
コンピュータのブロック構成図であり、１〜7,9〜15は
前記第３図と同様であるので、その説明は省略する。8a
はCPU1からのクリア信号14とWDT4へのクリア入力16とを
接続するスイッチで、バスコントローラ３からCPU1への
イネーブル信号11がオンのときオン，オフのときオフと
なる。また、8bはDMAC2からのクリア信号17WDT4へのク
リア入力16とを接続するスイッチで、バスコントローラ
３からCPU1へのイネーブル信号11がオフのときオン，オ
ンのときオフとなる。ここで、上記DMAC2からのクリア
信号17としては、DMAC2がDMA転送のために本来内蔵して
いる転送カウンタ2aの出力が用いられる。すなわち、転
送カウンタ2aは本願の信号発生手段に相当する。また、
スイッチ8a,8bは本願の信号接続手段を構成している。
次に動作について説明する。
第１図において、DMA要求13が出ていないとき、バス
コントローラ３は従来同様、イネーブル信号11を出力し
てCPU1を動作させるとともに、制御信号９を出力してス
イッチ６をオンする。この時、DMAC2に対するイネーブ
ル信号12及び制御信号10は出力されず、スイッチ７はオ
フしている。また、CPU1に対するイネーブル信号11によ
ってスイッチ8aがオンし、CPU1からのクリア信号14がWD
T4のクリア入力16に接続される。また、クロック入力
は、WDT4に常に入力されている。
コントローラ３は従来同様、イネーブル信号11を出力し
てCPU1を動作させるとともに、制御信号９を出力してス
イッチ６をオンする。この時、DMAC2に対するイネーブ
ル信号12及び制御信号10は出力されず、スイッチ７はオ
フしている。また、CPU1に対するイネーブル信号11によ
ってスイッチ8aがオンし、CPU1からのクリア信号14がWD
T4のクリア入力16に接続される。また、クロック入力
は、WDT4に常に入力されている。
この状態は、CPU1が動作している状態である。WDT4の
動作は、従来例と同様であるので説明は省略する。
動作は、従来例と同様であるので説明は省略する。
次に、DMA要求13が入ると、バスコントローラ３は従
来と同様に、CPU1に対するイネーブル信号11及び制御信
号９の出力をやめ、DMAC2に対するイネーブル信号12及
び制御信号10を出力する。イネーブル信号12はDMAC2を
動作状態にし、制御信号10はスイッチ７をオンし、デー
タバス５をDMAC2側に接続する。この時、イネーブル信
号11によりスイッチ8aはオフし、スイッチ8bがオンする
ので、WDT4のクリア入力16はDMAC2からのクリア信号17
に接続される。DMAC2には、転送したデータ量をカウン
トするための転送カウンタ2aがあり、この転送カウンタ
2aのいずれかのビットデータをクリア信号17として使用
する。下位側ビットを使えばパルスの周期が短くなり、
上位側ビットを使えば長くなるが、出来るだけCPU1が出
力するクリア信号14の周期と合うものを選ぶとよい。こ
れにより、正常にDAM転送が行われ、転送カウンタ2aが
動作していれば、一定周期毎にWDT4はクリアされる。も
し、DMAC2が暴走し、転送カウンタ2aが停止していた
り、異常な動作をしていれば、クリア信号17が出ずにWD
T4からリセット信号15が出力され、DMAC2及びCPU1,バス
コントローラ３にリセットがかかる。
来と同様に、CPU1に対するイネーブル信号11及び制御信
号９の出力をやめ、DMAC2に対するイネーブル信号12及
び制御信号10を出力する。イネーブル信号12はDMAC2を
動作状態にし、制御信号10はスイッチ７をオンし、デー
タバス５をDMAC2側に接続する。この時、イネーブル信
号11によりスイッチ8aはオフし、スイッチ8bがオンする
ので、WDT4のクリア入力16はDMAC2からのクリア信号17
に接続される。DMAC2には、転送したデータ量をカウン
トするための転送カウンタ2aがあり、この転送カウンタ
2aのいずれかのビットデータをクリア信号17として使用
する。下位側ビットを使えばパルスの周期が短くなり、
上位側ビットを使えば長くなるが、出来るだけCPU1が出
力するクリア信号14の周期と合うものを選ぶとよい。こ
れにより、正常にDAM転送が行われ、転送カウンタ2aが
動作していれば、一定周期毎にWDT4はクリアされる。も
し、DMAC2が暴走し、転送カウンタ2aが停止していた
り、異常な動作をしていれば、クリア信号17が出ずにWD
T4からリセット信号15が出力され、DMAC2及びCPU1,バス
コントローラ３にリセットがかかる。
以上のように、本実施例によれば、１チップマイクロ
コンピュータの構成要素をほとんど増やすことなく、DM
AC2の動作中にもWDT4を動作させることができ、システ
ム全体を監視することができるので、小型かつ安価で信
頼性の高いものが得られる。
コンピュータの構成要素をほとんど増やすことなく、DM
AC2の動作中にもWDT4を動作させることができ、システ
ム全体を監視することができるので、小型かつ安価で信
頼性の高いものが得られる。
なお、上記実施例では、信号接続手段としてスイッチ
8a,8bを用いたものについて示したが、本願はこれに限
定されるものではなく、例えば第２図に示すように、CP
U1からのクリア信号14とDMAC2からのクリア信号17とを
入力し、それらの論理和出力をWDT4のクリア入力16とす
るOR回路18を用いることもできる。
8a,8bを用いたものについて示したが、本願はこれに限
定されるものではなく、例えば第２図に示すように、CP
U1からのクリア信号14とDMAC2からのクリア信号17とを
入力し、それらの論理和出力をWDT4のクリア入力16とす
るOR回路18を用いることもできる。
また、上記実施例では、信号発生手段としてDMAC2内
の転送カウンタ2aを用いたものについて示したが、本願
はこれに限定されず、DMAC2の正常動作中にパルス信号
を適当な周期で発生するものがあればこれを利用するこ
とができ、更に新たにロジックを組むことにより相当の
ものを実現することも可能である。
の転送カウンタ2aを用いたものについて示したが、本願
はこれに限定されず、DMAC2の正常動作中にパルス信号
を適当な周期で発生するものがあればこれを利用するこ
とができ、更に新たにロジックを組むことにより相当の
ものを実現することも可能である。
また、上記実施例では、暴走監視手段としてWDT4を用
いたものに本願を適用した例を示したが、他の暴走監視
手段を用いたものにも適用可能である。
いたものに本願を適用した例を示したが、他の暴走監視
手段を用いたものにも適用可能である。
［発明の効果］ 以上のように、この発明によれば、DMACが正常動作中
に一定期間毎にパルス信号を発生する信号発生手段を有
するとともに、CPUからのパルス信号と信号発生手段か
らの上記パルス信号とを暴走監視手段の監視入力に接続
する信号接続手段を備えたもので、DMA転送中でもCPUの
暴走監視手段を有効に利用し、CPUのみならずDMACの暴
走も検知して対処できるマイクロコンピュータが得られ
る。
に一定期間毎にパルス信号を発生する信号発生手段を有
するとともに、CPUからのパルス信号と信号発生手段か
らの上記パルス信号とを暴走監視手段の監視入力に接続
する信号接続手段を備えたもので、DMA転送中でもCPUの
暴走監視手段を有効に利用し、CPUのみならずDMACの暴
走も検知して対処できるマイクロコンピュータが得られ
る。
また、信号発生手段として、DMAC内にある転送カウン
タを用いることにより、更に簡単な構成で実現でき、高
信頼性と安価，小型化が同時に要求されるマイクロコン
ピュータ，特に１チップマイクロコンピュータに有効で
ある。
タを用いることにより、更に簡単な構成で実現でき、高
信頼性と安価，小型化が同時に要求されるマイクロコン
ピュータ，特に１チップマイクロコンピュータに有効で
ある。
第１図はこの発明の一実施例によるマイクロコンピュー
タを示すブロック構成図、第２図はこの発明の他の実施
例によるマイクロコンピュータを示すブロック構成図、
第３図は従来のマイクロコンピュータを示すブロック構
成図である。 １はCPU（中央処理装置）、２はDMAC（ダイレクト・メ
モリ・アクセス制御装置）、2aは転送カウンタ（信号発
生手段）、３はバスコントローラ、４はWDT（暴走監視
手段）、５はデータバス、6,7はスイッチ、8a,8bはスイ
ッチ（信号接続手段）、9,10は制御信号、11,12はイネ
ーブル信号、13はDMA要求、14,17はクリア信号（パルス
信号）、15はリセット信号、16はクリア入力（監視入
力）、18はOR回路（信号接続手段）。 なお、図中、同一符号は同一、又は相当部分を示す。
タを示すブロック構成図、第２図はこの発明の他の実施
例によるマイクロコンピュータを示すブロック構成図、
第３図は従来のマイクロコンピュータを示すブロック構
成図である。 １はCPU（中央処理装置）、２はDMAC（ダイレクト・メ
モリ・アクセス制御装置）、2aは転送カウンタ（信号発
生手段）、３はバスコントローラ、４はWDT（暴走監視
手段）、５はデータバス、6,7はスイッチ、8a,8bはスイ
ッチ（信号接続手段）、9,10は制御信号、11,12はイネ
ーブル信号、13はDMA要求、14,17はクリア信号（パルス
信号）、15はリセット信号、16はクリア入力（監視入
力）、18はOR回路（信号接続手段）。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】中央処理装置とその暴走を監視する暴走監
視手段を有するとともに、ダイレクト・メモリ・アクセ
ス制御装置を備え、暴走監視手段は、中央処理装置が正
常動作中に一定期間毎に出力するパルス信号を監視し、
当該信号に基づき暴走を検知すると中央処理装置及びダ
イレクト・メモリ・アクセス制御装置にリセットをかけ
るようにしたマイクロコンピュータにおいて、 ダイレクト・メモリ・アクセス制御装置が正常動作中に
一定期間毎にパルス信号を発生する信号発生手段を有す
るとともに、中央処理装置からの上記パルス信号と信号
発生手段からの上記パルス信号とを暴走監視手段の監視
入力に接続する信号接続手段を備えたことを特徴とする
マイクロコンピュータ。 - 【請求項２】信号発生手段として、ダイレクト・メモリ
・アクセス制御装置が本来有する転送カウンタを用いた
ことを特徴とする請求項１記載のマイクロコンピュータ
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243205A JPH0823834B2 (ja) | 1990-09-13 | 1990-09-13 | マイクロコンピュータ |
| DE19914112731 DE4112731A1 (de) | 1990-09-13 | 1991-04-18 | Mikrocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243205A JPH0823834B2 (ja) | 1990-09-13 | 1990-09-13 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123145A JPH04123145A (ja) | 1992-04-23 |
| JPH0823834B2 true JPH0823834B2 (ja) | 1996-03-06 |
Family
ID=17100396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243205A Expired - Lifetime JPH0823834B2 (ja) | 1990-09-13 | 1990-09-13 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0823834B2 (ja) |
| DE (1) | DE4112731A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168741A (ja) * | 1993-12-15 | 1995-07-04 | Toshiba Corp | ウォッチドッグタイマ装置 |
| JP5375364B2 (ja) * | 2009-06-24 | 2013-12-25 | 富士通セミコンダクター株式会社 | 処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3329956C2 (de) * | 1983-08-19 | 1985-06-20 | Krohne Meßtechnik GmbH & Co KG, 4100 Duisburg | Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren |
-
1990
- 1990-09-13 JP JP2243205A patent/JPH0823834B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-18 DE DE19914112731 patent/DE4112731A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE4112731A1 (de) | 1992-03-19 |
| DE4112731C2 (ja) | 1992-12-10 |
| JPH04123145A (ja) | 1992-04-23 |
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