JPH05324407A - Ｃｐｕ監視方式 - Google Patents
Ｃｐｕ監視方式Info
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- JPH05324407A JPH05324407A JP4132972A JP13297292A JPH05324407A JP H05324407 A JPH05324407 A JP H05324407A JP 4132972 A JP4132972 A JP 4132972A JP 13297292 A JP13297292 A JP 13297292A JP H05324407 A JPH05324407 A JP H05324407A
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Abstract
(57)【要約】
【目的】 Ｎ個のサブＣＰＵのＣＰＵ監視を時分割で行
うことにより、ＣＰＵ監視回路を従来例よりも減少させ
る。 【構成】 監視パルス発生回路５からサブＣＰＵ部２〜
３にサブＣＰＵ部割込みをかけ、前記割込みにより、サ
ブＣＰＵ部のＣＰＵ８〜１２がデュアルポートメモリ９
〜１３を介してメインＣＰＵ部１に割込みをかけ、前記
割込みにより、メインＣＰＵ部のＣＰＵ１５が出力ポー
トに反転パルスを出力し、反転パルス検出回路１７で前
記反転パルスの検出を行うことにより、ＣＰＵの監視を
行うＣＰＵ監視方式において、各サブＣＰＵ部にカウン
タを有することにより、各サブＣＰＵ部のＣＰＵ監視を
時分割で行う。
うことにより、ＣＰＵ監視回路を従来例よりも減少させ
る。 【構成】 監視パルス発生回路５からサブＣＰＵ部２〜
３にサブＣＰＵ部割込みをかけ、前記割込みにより、サ
ブＣＰＵ部のＣＰＵ８〜１２がデュアルポートメモリ９
〜１３を介してメインＣＰＵ部１に割込みをかけ、前記
割込みにより、メインＣＰＵ部のＣＰＵ１５が出力ポー
トに反転パルスを出力し、反転パルス検出回路１７で前
記反転パルスの検出を行うことにより、ＣＰＵの監視を
行うＣＰＵ監視方式において、各サブＣＰＵ部にカウン
タを有することにより、各サブＣＰＵ部のＣＰＵ監視を
時分割で行う。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ回路の監視方式
に関し、特にメインＣＰＵと複数のサブＣＰＵとの間で
のＣＰＵ監視方式に関する。
に関し、特にメインＣＰＵと複数のサブＣＰＵとの間で
のＣＰＵ監視方式に関する。
【０００２】
【従来の技術】従来のＣＰＵ監視方式は、図２に示すよ
うに、ＣＰＵ６５と割込み回路６４と出力ポート６６を
有するメインＣＰＵ部５１と、ＣＰＵ５８とデュアルポ
ートメモリ（ＤＰＭ）５９と割込み回路５７を有するサ
ブＣＰＵ部５２と、監視パルス発生回路５５と反転パル
ス検出回路６７を有するＣＰＵ監視部５４とから構成さ
れ、監視パルス発生回路５５でサブＣＰＵ部５２に割込
みをかけ、この割込みにより、サブＣＰＵ部５２のＣＰ
Ｕ５８がデュアルポートメモリ５９を介してメインＣＰ
Ｕ部５１に割込みをかけ、この割込みにより、メインＣ
ＰＵ部５１のＣＰＵ６５が出力ポート６６に反転パルス
を出力し、反転パルス検出回路６７が反転パルスの検出
を行うことにより、ＣＰＵの監視を行っていた。
うに、ＣＰＵ６５と割込み回路６４と出力ポート６６を
有するメインＣＰＵ部５１と、ＣＰＵ５８とデュアルポ
ートメモリ（ＤＰＭ）５９と割込み回路５７を有するサ
ブＣＰＵ部５２と、監視パルス発生回路５５と反転パル
ス検出回路６７を有するＣＰＵ監視部５４とから構成さ
れ、監視パルス発生回路５５でサブＣＰＵ部５２に割込
みをかけ、この割込みにより、サブＣＰＵ部５２のＣＰ
Ｕ５８がデュアルポートメモリ５９を介してメインＣＰ
Ｕ部５１に割込みをかけ、この割込みにより、メインＣ
ＰＵ部５１のＣＰＵ６５が出力ポート６６に反転パルス
を出力し、反転パルス検出回路６７が反転パルスの検出
を行うことにより、ＣＰＵの監視を行っていた。
【０００３】
【発明が解決しようとする課題】この従来のＣＰＵ監視
方式は、サブＣＰＵとメインＣＰＵを組み合わせて監視
している為、図３に示すように、Ｎ個のサブＣＰＵ部５
２〜５３を有する場合に、監視パルス発生回路及び反転
パルス検出回路をＮ組５５〜５６，６７〜６８と、さら
にＮ個の反転パルス検出回路のＯＲをとる回路６０が必
要となり、回路及び制御線が増加する問題があった。
方式は、サブＣＰＵとメインＣＰＵを組み合わせて監視
している為、図３に示すように、Ｎ個のサブＣＰＵ部５
２〜５３を有する場合に、監視パルス発生回路及び反転
パルス検出回路をＮ組５５〜５６，６７〜６８と、さら
にＮ個の反転パルス検出回路のＯＲをとる回路６０が必
要となり、回路及び制御線が増加する問題があった。
【０００４】本発明の目的は、このような問題を解決し
たＣＰＵ監視方式を提供することにある。
たＣＰＵ監視方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明のＣＰＵ監視方式
は、第１のＣＰＵと第１の割込み回路と出力ポートを有
するメインＣＰＵ部と、第２のＣＰＵとデュアルポート
メモリと第２の割込み回路とカウンタをそれぞれ有する
複数個のサブＣＰＵ部と、監視パルス発生回路と反転パ
ルス検出回路を有する複数個のＣＰＵ監視部とを備え、
前記監視パルス発生回路から各サブＣＰＵ部にサブＣＰ
Ｕ部割込みをかけ、前記割込みにより、各サブＣＰＵ部
の第２のＣＰＵが前記デュアルポートメモリを介して前
記メインＣＰＵ部に割込みをかけ、前記割込みにより、
前記メインＣＰＵ部のＣＰＵが前記出力ポートに反転パ
ルスを出力し、前記反転パルス検出回路で前記反転パル
スの検出を行うことにより、各サブＣＰＵ部のＣＰＵ監
視を時分割で行うことを特徴とする。
は、第１のＣＰＵと第１の割込み回路と出力ポートを有
するメインＣＰＵ部と、第２のＣＰＵとデュアルポート
メモリと第２の割込み回路とカウンタをそれぞれ有する
複数個のサブＣＰＵ部と、監視パルス発生回路と反転パ
ルス検出回路を有する複数個のＣＰＵ監視部とを備え、
前記監視パルス発生回路から各サブＣＰＵ部にサブＣＰ
Ｕ部割込みをかけ、前記割込みにより、各サブＣＰＵ部
の第２のＣＰＵが前記デュアルポートメモリを介して前
記メインＣＰＵ部に割込みをかけ、前記割込みにより、
前記メインＣＰＵ部のＣＰＵが前記出力ポートに反転パ
ルスを出力し、前記反転パルス検出回路で前記反転パル
スの検出を行うことにより、各サブＣＰＵ部のＣＰＵ監
視を時分割で行うことを特徴とする。
【０００６】本発明によれば、前記ＣＰＵ監視部の監視
パルス発生回路は、監視パルスを発生し、各サブＣＰＵ
部のカウンタは、前記監視パルスにより動作し、カウン
タ値が自身のサブＣＰＵ部を示す場合に、第２の割込み
回路を駆動して、第２のＣＰＵに割込みをかけ、第２の
ＣＰＵは前記デュアルポートメモリに監視パルスによる
割込み情報を書き込みメインＣＰＵ部に割込みをかける
ことを特徴とする。
パルス発生回路は、監視パルスを発生し、各サブＣＰＵ
部のカウンタは、前記監視パルスにより動作し、カウン
タ値が自身のサブＣＰＵ部を示す場合に、第２の割込み
回路を駆動して、第２のＣＰＵに割込みをかけ、第２の
ＣＰＵは前記デュアルポートメモリに監視パルスによる
割込み情報を書き込みメインＣＰＵ部に割込みをかける
ことを特徴とする。
【０００７】また本発明によれば、前記メインＣＰＵ部
の第１の割込み回路は、各サブＣＰＵの割込みを第１の
ＣＰＵに伝達し、第１のＣＰＵは、割込みに対応する前
記デュアルポートメモリの内容を確認し、監視パルスに
よる割込みの場合に、出力ポートに反転パルスを出力
し、前記反転パルス検出回路は、前記反転パルスを検出
時間内に検出した場合には、正常を、検出時間内に検出
しなかった場合には、異常を監視結果として出力するこ
とを特徴とする。
の第１の割込み回路は、各サブＣＰＵの割込みを第１の
ＣＰＵに伝達し、第１のＣＰＵは、割込みに対応する前
記デュアルポートメモリの内容を確認し、監視パルスに
よる割込みの場合に、出力ポートに反転パルスを出力
し、前記反転パルス検出回路は、前記反転パルスを検出
時間内に検出した場合には、正常を、検出時間内に検出
しなかった場合には、異常を監視結果として出力するこ
とを特徴とする。
【０００８】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【０００９】図１に本発明の一実施例を示す。
【００１０】本発明のＣＰＵ監視方式は、メインＣＰＵ
部１と、第一サブＣＰＵ部２から第ＮサブＣＰＵ部３の
Ｎ個のサブＣＰＵ部２〜３と、ＣＰＵ監視部４とから構
成され、監視パルス発生回路５が監視パルスを発生し、
第１サブＣＰＵ部２から第ＮサブＣＰＵ部３までのＮ個
のサブＣＰＵ部に割込みをかける。
部１と、第一サブＣＰＵ部２から第ＮサブＣＰＵ部３の
Ｎ個のサブＣＰＵ部２〜３と、ＣＰＵ監視部４とから構
成され、監視パルス発生回路５が監視パルスを発生し、
第１サブＣＰＵ部２から第ＮサブＣＰＵ部３までのＮ個
のサブＣＰＵ部に割込みをかける。
【００１１】メインＣＰＵ部１は、割込み回路１４と、
ＣＰＵ１５と、出力ポート１６とから構成されている。
ＣＰＵ１５と、出力ポート１６とから構成されている。
【００１２】第１〜第ＮサブＣＰＵ部２〜３は、それぞ
れ、カウンタ６〜１０と、割込み回路７〜１１と、ＣＰ
Ｕ８〜１２と、デュアルポートメモリ（ＤＰＭ）９〜１
３とから構成されている。
れ、カウンタ６〜１０と、割込み回路７〜１１と、ＣＰ
Ｕ８〜１２と、デュアルポートメモリ（ＤＰＭ）９〜１
３とから構成されている。
【００１３】ＣＰＵ監視部４は、監視パルス発生回路５
と、反転パルス検出回路１７とから構成されている。
と、反転パルス検出回路１７とから構成されている。
【００１４】各サブＣＰＵ部２のカウンタ６〜１０は、
監視パルス発生回路５の発生する監視パルスにより動作
し、カウンタ値が自身のサブＣＰＵ部を示す場合に、割
込み回路７〜１１を駆動して、ＣＰＵ８〜１２に割込み
をかけ、ＣＰＵ８〜１２はデュアルポートメモリ９〜１
３に監視パルスによる割込み情報を書き込みメインＣＰ
Ｕ部１に割込みをかける。
監視パルス発生回路５の発生する監視パルスにより動作
し、カウンタ値が自身のサブＣＰＵ部を示す場合に、割
込み回路７〜１１を駆動して、ＣＰＵ８〜１２に割込み
をかけ、ＣＰＵ８〜１２はデュアルポートメモリ９〜１
３に監視パルスによる割込み情報を書き込みメインＣＰ
Ｕ部１に割込みをかける。
【００１５】メインＣＰＵ部１の割込み回路１４は、第
１サブＣＰＵ部２から第ＮサブＣＰＵ部３までのＮ個の
割込みをＣＰＵ１５に伝達し、ＣＰＵ１５は、割込みに
対応するデュアルポートメモリの内容を確認し、監視パ
ルスによる割込みの場合に、出力ポート１６に反転パル
スを出力する。
１サブＣＰＵ部２から第ＮサブＣＰＵ部３までのＮ個の
割込みをＣＰＵ１５に伝達し、ＣＰＵ１５は、割込みに
対応するデュアルポートメモリの内容を確認し、監視パ
ルスによる割込みの場合に、出力ポート１６に反転パル
スを出力する。
【００１６】反転パルス検出回路１７は、前記反転パル
スを検出時間内に検出した場合には、正常を、検出時間
内に検出しなかった場合には、異常を監視結果１８とし
て出力する。
スを検出時間内に検出した場合には、正常を、検出時間
内に検出しなかった場合には、異常を監視結果１８とし
て出力する。
【００１７】次に、Ｎ＝２の場合での動作タイミングに
ついて説明する。
ついて説明する。
【００１８】図４にＣＰＵ動作が正常な場合のタイミン
グ例を示す。
グ例を示す。
【００１９】第１サブＣＰＵ部２のカウンタ６は、監視
パルス１９により動作し、第１サブＣＰＵ部と第２サブ
ＣＰＵ部に対応するカウンタ値２０をとり、第１サブＣ
ＰＵ部に対応するタイミングでカウンタ割込み２１を発
生する。ＣＰＵ８は、前記割込みにより、メインＣＰＵ
部１に対してデュアルポートメモリ割込み２２をかけ
る。第２サブＣＰＵ部（図示せず）のカウンタは、監視
パルス２３により動作し、第１サブＣＰＵ部と第２サブ
ＣＰＵ部に対応するカウンタ値２４をとり、第２サブＣ
ＰＵ部に対応するタイミングでカウンタ割込み２５を発
生する。ＣＰＵは、前記割込みにより、メインＣＰＵ部
１に対してデュアルポートメモリ割込み２６をかける。
パルス１９により動作し、第１サブＣＰＵ部と第２サブ
ＣＰＵ部に対応するカウンタ値２０をとり、第１サブＣ
ＰＵ部に対応するタイミングでカウンタ割込み２１を発
生する。ＣＰＵ８は、前記割込みにより、メインＣＰＵ
部１に対してデュアルポートメモリ割込み２２をかけ
る。第２サブＣＰＵ部（図示せず）のカウンタは、監視
パルス２３により動作し、第１サブＣＰＵ部と第２サブ
ＣＰＵ部に対応するカウンタ値２４をとり、第２サブＣ
ＰＵ部に対応するタイミングでカウンタ割込み２５を発
生する。ＣＰＵは、前記割込みにより、メインＣＰＵ部
１に対してデュアルポートメモリ割込み２６をかける。
【００２０】前記２つのデュアルポートメモリ割込み
は、メインＣＰＵ部１に対してデュアルポートメモリ割
込み２７となり、ＣＰＵ１５は出力ポート１６から反転
パルス２８を出力する。反転パルス検出回路１７は、反
転パルス２８の反転箇所２９を検出し、検出時間３０内
に検出すると監視結果１８に正常３１を出力する。
は、メインＣＰＵ部１に対してデュアルポートメモリ割
込み２７となり、ＣＰＵ１５は出力ポート１６から反転
パルス２８を出力する。反転パルス検出回路１７は、反
転パルス２８の反転箇所２９を検出し、検出時間３０内
に検出すると監視結果１８に正常３１を出力する。
【００２１】図５にＣＰＵ動作が異常な場合のタイミン
グ例を示す。
グ例を示す。
【００２２】第１サブＣＰＵ部２のカウンタ６は、監視
パルス３２により動作し、第１サブＣＰＵ部と第２サブ
ＣＰＵ部に対応するカウンタ値３３をとり、第１サブＣ
ＰＵ部に対応するタイミングでカウンタ割込み３４を発
生する。ＣＰＵ８は、前記割込みにより、メインＣＰＵ
部１に対してデュアルポートメモリ割込み３５をかける
が、ＣＰＵ動作が異常な場合に割込みが抜ける。第２サ
ブＣＰＵ部３のカウンタ１０は、監視パルス３６により
動作し、第１サブＣＰＵ部と第２サブＣＰＵ部に対応す
るカウンタ値３７をとり、第２サブＣＰＵ部に対応する
タイミングでカウンタ割込み３８を発生する。ＣＰＵ１
２は、前記割込みにより、メインＣＰＵ部１に対してデ
ュアルポートメモリ割込み３９をかける。前記２つのデ
ュアルポートメモリ割込みは、メインＣＰＵ部１に対し
てデュアルポートメモリ割込み４０となり、ＣＰＵ１５
は出力ポート１６から反転パルス４１を出力する。反転
パルス検出回路１７は、前記反転パルス４１の反転箇所
４２を検出し、検出時間４３内に検出しない場合に監視
結果１８に異常４４を出力する。
パルス３２により動作し、第１サブＣＰＵ部と第２サブ
ＣＰＵ部に対応するカウンタ値３３をとり、第１サブＣ
ＰＵ部に対応するタイミングでカウンタ割込み３４を発
生する。ＣＰＵ８は、前記割込みにより、メインＣＰＵ
部１に対してデュアルポートメモリ割込み３５をかける
が、ＣＰＵ動作が異常な場合に割込みが抜ける。第２サ
ブＣＰＵ部３のカウンタ１０は、監視パルス３６により
動作し、第１サブＣＰＵ部と第２サブＣＰＵ部に対応す
るカウンタ値３７をとり、第２サブＣＰＵ部に対応する
タイミングでカウンタ割込み３８を発生する。ＣＰＵ１
２は、前記割込みにより、メインＣＰＵ部１に対してデ
ュアルポートメモリ割込み３９をかける。前記２つのデ
ュアルポートメモリ割込みは、メインＣＰＵ部１に対し
てデュアルポートメモリ割込み４０となり、ＣＰＵ１５
は出力ポート１６から反転パルス４１を出力する。反転
パルス検出回路１７は、前記反転パルス４１の反転箇所
４２を検出し、検出時間４３内に検出しない場合に監視
結果１８に異常４４を出力する。
【００２３】
【発明の効果】以上説明したように、本発明のＣＰＵ監
視方式では、第１サブＣＰＵ部から第ＮサブＣＰＵ部の
Ｎ個のサブＣＰＵ部を有し、各サブＣＰＵ部にカウンタ
を有している為、各サブＣＰＵ部のＣＰＵ監視を時分割
で行うことができ、監視パルス発生回路及び反転パルス
検出回路が１組ですみ、従来例に比較して回路及び制御
線が少なくなるという効果を有する。
視方式では、第１サブＣＰＵ部から第ＮサブＣＰＵ部の
Ｎ個のサブＣＰＵ部を有し、各サブＣＰＵ部にカウンタ
を有している為、各サブＣＰＵ部のＣＰＵ監視を時分割
で行うことができ、監視パルス発生回路及び反転パルス
検出回路が１組ですみ、従来例に比較して回路及び制御
線が少なくなるという効果を有する。
【図１】本発明のＣＰＵ監視方式の構成例を示す図であ
る。
る。
【図２】ＣＰＵ監視方式の従来例を示す図である。
【図３】ＣＰＵ監視方式の従来例を示す図である。
【図４】本発明のＣＰＵ監視方式のタイミング例を示す
図である。
図である。
【図５】本発明のＣＰＵ監視方式のタイミング例を示す
図である。
図である。
１ メインＣＰＵ部 ２ 第１サブＣＰＵ部 ３ 第２サブＣＰＵ部 ４ ＣＰＵ監視部 ５ 監視パルス発生回路 ６ カウンタ ７ 割込み回路 ８ ＣＰＵ ９ デュアルポートメモリ １０ カウンタ １１ 割込み回路 １２ ＣＰＵ １３ デュアルポートメモリ １４ 割込み回路 １５ ＣＰＵ １６ 出力ポート １７ 反転パルス検出回路 １８ 監視結果 １９ 監視パルス ２０ カウンタ値 ２１ カウンタ割込み ２２ デュアルポートメモリ割込み ２３ 監視パルス ２４ カウンタ値 ２５ カウンタ割込み ２６ デュアルポートメモリ割込み ２７ デュアルポートメモリ割込み ２８ 反転パルス ２９ 反転パルス検出 ３０ 検出時間 ３１ 監視結果 ３２ 監視パルス ３３ カウンタ値 ３４ カウンタ割込み ３５ デュアルポートメモリ割込み ３６ 監視パルス ３７ カウンタ値 ３８ カウンタ割込み ３９ デュアルポートメモリ割込み ４０ デュアルポートメモリ割込み ４１ 反転パルス ４２ 反転パルス検出 ４３ 検出時間 ４４ 監視結果
Claims (3)
- 【請求項１】第１のＣＰＵと第１の割込み回路と出力ポ
ートを有するメインＣＰＵ部と、 第２のＣＰＵとデュアルポートメモリと第２の割込み回
路とカウンタをそれぞれ有する複数個のサブＣＰＵ部
と、 監視パルス発生回路と反転パルス検出回路を有するＣＰ
Ｕ監視部とを備え、 前記監視パルス発生回路から各サブＣＰＵ部にサブＣＰ
Ｕ部割込みをかけ、前記割込みにより、各サブＣＰＵ部
の第２のＣＰＵが前記デュアルポートメモリを介して前
記メインＣＰＵ部に割込みをかけ、前記割込みにより、
前記メインＣＰＵ部の第１のＣＰＵが前記出力ポートに
反転パルスを出力し、前記反転パルス検出回路で前記反
転パルスの検出を行うことにより、各サブＣＰＵ部のＣ
ＰＵ監視を時分割で行うことを特徴とするＣＰＵ監視方
式。 - 【請求項２】前記ＣＰＵ監視部の監視パルス発生回路
は、監視パルスを発生し、各サブＣＰＵ部のカウンタ
は、前記監視パルスにより動作し、カウンタ値が自身の
サブＣＰＵ部を示す場合に、第２の割込み回路を駆動し
て、第２のＣＰＵに割込みをかけ、第２のＣＰＵは前記
デュアルポートメモリに監視パルスによる割込み情報を
書き込みメインＣＰＵ部に割込みをかけることを特徴と
する請求項１記載のＣＰＵ監視方式。 - 【請求項３】前記メインＣＰＵ部の第１の割込み回路
は、各サブＣＰＵの割込みを第１のＣＰＵに伝達し、第
１のＣＰＵは、割込みに対応する前記デュアルポートメ
モリの内容を確認し、監視パルスによる割込みの場合
に、出力ポートに反転パルスを出力し、前記反転パルス
検出回路は、前記反転パルスを検出時間内に検出した場
合には、正常を、検出時間内に検出しなかった場合に
は、異常を監視結果として出力することを特徴とする請
求項２記載のＣＰＵ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132972A JPH05324407A (ja) | 1992-05-26 | 1992-05-26 | Ｃｐｕ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132972A JPH05324407A (ja) | 1992-05-26 | 1992-05-26 | Ｃｐｕ監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324407A true JPH05324407A (ja) | 1993-12-07 |
Family
ID=15093801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132972A Pending JPH05324407A (ja) | 1992-05-26 | 1992-05-26 | Ｃｐｕ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324407A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940192B2 (en) | 2002-08-23 | 2005-09-06 | Fanuc Ltd. | Air-cooled motor |
-
1992
- 1992-05-26 JP JP4132972A patent/JPH05324407A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940192B2 (en) | 2002-08-23 | 2005-09-06 | Fanuc Ltd. | Air-cooled motor |
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