JPH02206866A - マルチプロセッサシステムにおけるリセット信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、マルチプロセッサシステムにおけるリセット
信号発生装置、特に複数のＣＰＵ　（中央演算処理装置
）の一つが暴走したときに他のＣＰＵによって該暴走し
たＣＰＵにリセットをかけるマルチプロセッサシステム
におけるリセット信号発生装置に間する。

〈従来の技術〉 一般に、複数のＣＰＵ間においてデータ伝送を行うマル
チプロセッサシステムにあって、例えばプロセッサＡと
プロセッサＢとの間のデータ通信のために、これら二つ
のプロセッサの双方から任意にアクセス可能な共通メモ
リであるデュアルポートメモリ（ＤＰＭ）が設けられて
いた。

そして、その一つのＣＰＵの暴走等の障害が発生した場
合のチェックとしては多数の技術が提案されている。こ
のような共通ＲＡＭをもちいたマルチプロセッサシステ
ムにおける障害処理に間しては、例えば本願出願人の提
案に係るものが知られている。

この内の一つは、１つのホストＣＰＵと複数のオプショ
ンＣＰＵとを共通バスで連結するとともに、それぞれの
ＣＰＵには対応するアドレスに同一情報を記憶する仮想
共通ＲＡＭを有している。

そして、いずれかのＣＰＵで、仮想共通ＲＡＭに記憶す
べき情報が変化したとき、所定の順序で与えられる上記
共通バスの使用権がある間にその変化した情報を他のＣ
ＰＵに伝送して、すべてのＣＰＵの仮想共通ＲＡＭの情
報を更新するとともに、周期的に或は誤動作が生じた場
合、ホス）ＣＰＵからの指令によって上記共通バスの使
用権を与えない状態に初期化するデータ伝送方式であっ
た。

また他のものは、例えば複数のＣＰＵに対して同一のプ
ログラムを処理させ、その出力を照合して入力と不一致
の場合には何等かの障害が発生したことを検出するもの
である。そして、この障害が発生した場合にはシステム
全体の処理動作を中断、停止させないために、障害の発
生したＣＰＵを系から切り離すと同時に、予備のＣＰＵ
がその代わりに動作するような二重構造が採用されてい
る。

すなわち、ホストＣＰＵと複数のオプションＣＰＵとを
、複数のオプションＣＰＵから共通の接続線を介してホ
ストＣＰＵにデータの伝送を行うように関係付けるとと
もに、各オプションＣＰＵ間はデータの伝送が終了した
ことを次段のオプションＣＰＵに伝えるために、それぞ
れの出力ボートと次段の入力ボートとを接続線で接続し
、各オプションＣＰＵがデータ伝送のために上記共通の
接続線を順次使用していくようになされたマルチＣＰＵ
システムにおいて、各オプションＣＰＵが正常な出力を
得られない状態となったときにこれを検出する異常検出
手段と、各オプションＣＰＵ間に接続されている接続線
を、各オプションＣＰＵの入力側と出力側とで短絡させ
る短絡回路と、該短絡回路を上記異常検出手段の出力に
応じて開閉するゲート手段とを備えたデータ伝送制御装
置である。

〈発明が解決しようとする問題点〉 しかしながら、このような従来のマルチプロセッサシス
テムにおいては、いずれも暴走したＣＰＵについてはリ
セットをかけることはできなかったという問題点があっ
た。

そこで、本発明は、マルチプロセッサシステムにおける
リセット信号発生装置を提供することをその目的として
いる。

〈問題点を解決するための手段〉 本願の第１の発明は、第１図にその全体構成を示すよう
に、共通メモリ１を介してデータを相互に伝送する複数
のマイクロプロセッサ２，３を有するマルチプロセッサ
システムにおいて、いずれか一のマイクロプロセッサ２
または３が上記共通メモリ１へ書き込んだデータを、該
一のマイクロプロセッサ２または３が監視することによ
り、残りの他のマイクロプロセッサ３または２の暴走を
判断する判断手段４と、該暴走時に該他のマイクロプロ
セッサ３または２をリセットするリセット信号を発生す
るリセット信号発生手段５と、を設けたマルチプロセッ
サシステムにおけるリセット信号発生装置である。

なお、共通メモリとしてはデュアルポートメモリの他に
も、仮想共通メモリ等も含まれている。

本願の第２の発明は、共通メモリ１を介してデータを相
互に伝送する複数のマイクロプロセッサ２．３を有し、
いずれのマイクロプロセッサ２゜３も上記共通メモリ１
のアドレスに書き込み可能になされたマルチプロセッサ
システムにおいて、いずれか一のマイクロプロセッサ２
または３に上記共通メモリ１の特定のアドレスに特定の
データを書き込ませ、残りの他のマイクロプロセッサ３
または２が所定時間内に該特定のアドレスの該特定のデ
ータを書換えたか否かをチェックすることにより、該他
のマイクロプロセッサ３または２の暴走の判断を行う判
断手段４を有する特許請求の範囲第１項記載のマルチプ
ロセッサシステムにおけるリセット信号発生装置である
。

本願の第３の発明は、上記判断手段４は、該暴走判断時
、上記一のマイクロプロセッサ２または３によって、一
のリセット要求信号を発生させるとともに、上記共通メ
モリ１への特定アドレス信号を介して他のリセット要求
信号をも発生させ、上記リセット信号発生手段５は、こ
れらのリセット要求信号に基づいて上記他のマイクロプ
ロセッサ３または２へのリセット信号を発生する特許請
求の範囲第１項または第２項に記載のマルチプロセッサ
システムにおけるリセット信号発生装置である。

〈作用〉 本願の第１の発明は、複数のマイクロプロセッサは、共
通メモリを介してデータを相互に伝送する。このとき、
いずれか一のマイクロプロセッサが上記共通メモリへ書
き込んだデータを、該一のマイクロプロセッサが監視す
ることにより、判断手段は、残りの他のマイクロプロセ
ッサの暴走を判断する。この暴走時には、リセット信号
発生手段は、暴走した他のマイクロプロセッサをリセッ
トするリセット信号を発生する。

本願の第２の発明は、複数のマイクロプロセッサは、共
通メモリを介してデータを相互に伝送する。そして、こ
れらのいずれのマイクロプロセッサも上記共通メモリの
アドレスに書き込み可能になされている。いずれか一の
マイクロプロセッサに上記共通メモリの特定のアドレス
に特定のデータを書き込ませ、残りの他のマイクロプロ
セッサが所定時間内に該特定のアドレスの該特定のデー
タを書換えたか否かをチェックすることにより、判断手
段は、該他のマイクロプロセッサの暴走の判断を行って
いる。また、リセット信号発生手段が該暴走時にリセッ
ト信号を発生し、暴走したマイクロプロセッサをリセッ
ト（初期化）するものである。

本願の第３の発明は、上記マルチプロセッサシステムに
あって、判断手段は、該暴走判断時、上記一のマイクロ
プロセッサによって、一のリセット要求信号を発生させ
るとともに、上記共通メモリへの特定アドレス信号を介
して他のリセット要求信号をも発生させる。そして、リ
セット信号発生手段は、これらのリセット要求信号に基
づいて上記暴走した他のマイクロプロセッサへのリセッ
ト信号を発生する。この結果、暴走したマイクロプロセ
ッサはリセットされるものである。

〈実施例〉 以下、本発明の実施例を図面を参照して説明する。

第２図および第３図は、本発明に係るマルチプロセッサ
システムにおけるリセット信号発生装置の第１実施例を
示すものである。

まず、その構成を説明する。

第２図において、１１はデュアルポートメモリ（以下Ｄ
ＰＭ）であり、該マルチマイクロプロセッサシステムに
あっては複数のマイクロブＯセッサ（以下、ＣＰＵ）１
３．１５の共通メモリとして使用されている。

このＤＰＭＩＩは、第１、第２０ＣＰＵ　（ここではシ
ングルチッププロセッサ）１３．１５のそれぞれに対応
して接続された入出力ボート群を２つ有している。そし
て、第１のＣＰＵ１３とＤＰＭｌｌとはアドレスバスＡ
１７およびデータバスＡ１９を介して結合され、同様に
してＤＰＭＩＩは第２のＣＰＵ１５とアドレスバスＢ２
１、データバスＢ２３を介して接続されている。

ＤＰＭＩＩにあってＩＲＱＲ，ＩＲＱＬは、このＤＰＭ
ＩＩの各出力端子であってそれぞれＣＰＵｌ５．１３の
各ボートＩＲＱＢ、ＩＲＱＡに割り込み信号を出力する
ものである。この割り込み信号によって各ＣＰＵ１３，
１５は所定の割り込み処理プログラムを実行するもので
ある。

また、このＤＰＭＩＩは、例えば２ＫＢのメモリ容量を
有している。

さらに、２５．２７はそれぞれのＣＰＵ１３゜１５に対
応して設けられたタイマＡおよびタイマＢである。２９
．３１は同じ＜ＣＰＵ１３，１５に対応して配設された
各ＣＰＵ　１３．１５の暴走を判断するためにかける割
り込み周期の設定用のタイマである。これらのタイマＡ
２５およびタイマＢ２７は、各ＣＰＵ１３，１５におけ
る上記割り込みの発生後からの時間を測定し、それぞれ
のＣＰＵ１３，１５にその測定時間を入力する。

そして、上記ＤＰＭＩＩはＣＰＵ１３，１５によってア
クセス可能であり、これらのＣＰＵ１３゜１５間のデー
タの伝送の媒介を行うものである。

ＣＰＵ１３，１５のうちの一方からのデータをＤＰＭＩ
Ｉは保持し、他方への割り込みを発生させるものである
。

すなわち、これらのＣＰＵ１３，１５はアドレスバス１
７，２１を介してＤＰＭＩ　１の特定アドレスに特定の
データを書き込むことにより、他方のＣＰＵ１３または
１５に割り込みをかけるものである。例えばＣＰＵ１３
からＣＰＵ１５への割り込みの場合は（７ＦＦ）ｈに、
逆にＣＰＵ１５からＣＰＵ１３への割り込みの場合は（
７ＦＥ）ｈに、それぞれ特定のデータｒＦＦＪが書き込
まれるものである。

また、各ＣＰＵ１３，１５の一方が他方に対して、上記
割り込みをかける時には、同時にＤＰＭｌｌにあって別
のアドレス（７ＦＤ）または（７ＦＣ）にそれぞれ「Ｆ
Ｆ」を書き込む。割り込みをかけられたＣＰＵ１３，１
５によってこのデータが所定時間内に「００」と書き換
えられた場合には、そのＣＰＵ１３，１５は正常に動作
してプログラム処理を行っているものとする。

第２図において、各ＣＰＵ１３，１５の出力端子０ＵＴ
Ａ、０ＵＴＢは、それぞれＡＮＤ回路３５゜３７の一方
の入力端子に接続されている。所定時間内にＣＰＵ１３
，１５が上記データの書換えによって正常に動作してい
ると判断されない場合には、ＣＰＵの暴走と判断する。

そして、この暴走等の異常と判断した場合には、各ＣＰ
Ｕ１３，１５は各端子０ＵＴＡ、０ＵＴＢからハイレベ
ル信号「Ｈ」をこれらのＡＮＤ回路３５．３７に出力す
る。

ＡＮＤ回路３５．３７のもう一方の入力端子には、それ
ぞれアドレスデコーダ３９．４１の出力端子が接続され
ている。

アドレスデコーダ３９．４１の各入力端子は、上記アド
レスバス１７，２１にそれぞれ接続されており、ＣＰＵ
１３，１５から該アドレスバス１７．２１を介しての所
定のアドレス信号が出力されたとき、２値信号のハイレ
ベルｒＨＪ信号をＡＮＤ回路３５．３７にそれぞれ出力
する構成である。

ＡＮＤ回路３５，３７の各出力端子はフリップフロップ
４３．４５の各セット端子Ｓにそれぞれ接続されている
。

これらのフリップフロップ４３．４５の各リセット端子
Ｒには、それぞれリセット回路４７，４９の各出力端子
からリセット信号（２値信号）が人力されるものである
。

リセット回路４７，４９の入力端子は上記アドレスバス
１７，２１にそれぞれ接続されている。

これらのアドレスバス１７，２１から所定のアドレス信
号が出力されたとき、２短信号のハイレベル「Ｈ」信号
をフリップフロップ４３．４５の各リセット端子Ｒにそ
れぞれ出力する構成である。

これらのアドレスデコーダ３９．４１は、ＤＰＭｌｌに
おいて割り込み信号専用のアドレス、例えば第１のＣＰ
Ｕ１３からの第２のＣＰＵ１５に対する割り込み要求で
あればアドレス（０７ＦＦ）ｈに所定の割り込みデータ
ｒＦＦＪが書き込まれると、その２値出力をハイレベル
ｒＨ」とするものである。

これらのフリップフロップ４３．４５は、割り込みアド
レスを検知した後、その信号（アドレスデコーダのｒＨ
Ｊ出力）を保持するもので、その各出力端子頁はＯＲ回
路５１．５３の一方の入力端子にそれぞれ接続されてい
る。

ＯＲ回路５１．５３の他方の入力端子には、押しボタン
スイッチＳＷＩによるリセット回路５５０節点Ｎが接続
されている。ＯＲ回路５３，５１の各出力端子は、それ
ぞれＣＰＵ１３，１５の入力端子　　　　　　　ｍπＴ
■にそれぞれ接続されている。

なお、このリセット回路５５は、電源ＶＣＣに抵抗Ｒ１
、ダイオードＤＩを並列に結線し、節点ＮがスイッチＳ
ＷＩを介して接地されている。また、スイッチＳＷＩに
並列にコンデンサＣ１が設けられている。このリセット
回路５５は全体としてパワーオンリセットまたはハード
ウェアリセットのためのものである。

以上の構成に係るリセット信号発生装置にあフては、Ｃ
ＰＵ１３からＣＰＵ１５にＤＰＭＩＩを介してデータを
伝送する場合は、まず、ＣＰＵｌ３がＤＰＭＩＩの所定
のアドレスに通信するデータを書き込む。そして、ＤＰ
ＭＩＩから他方のＣＰＵ１５に割り込みをかける。この
結果、ＣＰＵ１５は割り込み処理ルーチンを行うことに
より、ＤＰＭＩＩにストアされた上記データを受は取る
ものである。

次に、ＣＰＵｌ５がその暴走等の誤動作をした場合にＣ
ＰＵｌ３がリセット信号を発生してＣＰＵ１５をリセッ
トする場合について第３図のフローチャートを参照して
説明する。

第３図は、上記構成に係るリセット信号発生装置の制御
プログラムを示している。このフローチャートはＣＰＵ
１３についてのものであるが、ＣＰＵ１５についても同
様のものとする。

データをＤＰＭＩＩを介して伝達し割り込みをかけるメ
インルーチンとは別に一定周期ごとにタイマ２９により
開始するリセット処理ルーチンがある。リセット処理ル
ーチンが開始すると、ステップＳ１ではＤＰＭＩ　１へ
のデータ処理を行う。

すなわち、タイマ２９によって一定周期１０毎にＣＰｔ
Ｊ１３は、ＤＰＭＩＩを介してＣＰＵ１５に割り込みを
かける。すなわち、ＣＰＵ１３は、ＤＰＭＩＩの特定ア
ドレス（７ＦＤ）ｈおよび特定アドレス（７ＦＦ）ｈの
それぞれに、データ「ＦＦ」を書き込む。この結果、ア
ドレス（７Ｆ　Ｆ）ｈにデータｒＦＦ」が書き込まれる
と、ＤＰＭｌｌは端子ＩＲＱＲから割り込み信号をＣＰ
Ｕ１５の端子ＩＲＱ＆に出力する。なお、他方のＣＰＵ
１５は正常に機能していればアドレス（７ＦＤ）ｈをｒ
ｏｏ」と書換えるとともに、上記割り込み処理のルーチ
ンを実行する。

次に、ステップＳ２にあっては、ＣＰＵ１３は、上記割
り込み信号を出力したと同時に、タイマＡ２６をスター
トさせる。

ステップＳ３では、タイマＡ２５が一定時間ｔ１をカウ
ントしたか否かを判別する。一定時間の経過までこのス
テップをループして、経過後タイマＡ２５をクリアして
ステップＳ４に進む。

ステップＳ４では、ＤＰＭｌｌの特定アドレス（７ＦＤ
）ｈが「ＦＦ」であるか否かを判別する。

すなわち、この時間ｔｌ内に特定アドレス（７ＦＤ）ｈ
がＣＰＵ１５によって「００」に書き換えられたか否か
を判別するものである。書き換えられていれば（データ
はｒｏｏＪ）、ＣＰＵ１５は正常に動作していると判断
してメインルーチンにリターンする。

書き換えられていない場合はくデータは「ＦＦ」）、ス
テップＳ５に進み、再度タイマＡ２５をスタートする。

そして、ステップＳ６においてタイムアツプ（ｔ２）し
たか否かを判別し、終了するまてまってステップＳ７に
進む。このとき、タイマＡ（カウンタ）２５はクリアさ
れる。

ステップＳ７においては、再びアドレス（７ＦＤ）ｈが
ｒｏｏＪに書き換えられたか否かを判別する。書き換え
られておればＣＰＵ１５は正常であると判別してリター
ンする。

ステップＳ８において書き換えられていない場合はくデ
ータはｒＦＦＪ　）、ＣＰＵ１５の暴走と判断してリセ
ット信号を発生する。すなわち、ＣＰＵ１３の端子０Ｕ
ＴＡからハイレベル「Ｈ」信号を出力する。とともに、
アドレスバス１７によって特定のアドレス信号を出力す
る。これらの結果、上記ゲート３５が間き、フリップフ
ロップ４３からｒＬ］信号がＯＲ回路５１を介してｒ丁
ττ下■に入力される。したがって、ＣＰＵ１５はリセ
ットされる。

なお、上記実施例にあってはＣＰＵ１５が暴走した場合
について説明したが、逆にＣＰＵ１３が暴走した場合に
あってのＣＰＵ　１５におけるリセット処理ルーチンに
ついても同様に構成されているものとする。

上記タイマ２５における設定時間ｔｌ、ｔ２は各々のシ
ステムによって決定されるものである。

処理速度の遅いシステムや個人に対して危険性の少ない
システムについては０．１〜１．０秒程度で良く、速い
システム等では数ミリ秒程度とするのが好適なものとな
る。

また、上記実施例にあってＣＰＵ１３がＣＰＵｌ５の動
作チェックを２回（Ｓ４とＳ？）行っているのは、何ら
かの原因で他方のＣＰＵ１５が割り込み処理に時間を必
要以上にかかった場合、そのＣＰＵ１５が割り込み処理
プログラムを実行するのを確保するためである。

さらに、上記第２図に示すように、リセット信号を、Ａ
ＮＤゲート３５においてＣＰＵ１３の０ＵＴＡからの入
力とアドレスデコーダ３９からの入力とによって発生す
るようにしたのは、ＣＰＵ１３の暴走のためにその出力
端子０ＵＴＡかたまたまハイレベル信号ｒＨＪであった
ときＣＰＵ　１５が暴走していないにもかかわらずＣＰ
Ｕ１３の自己暴走によるリセット出力を防止するためで
ある。

〈効果〉 以上説明してきたように、本発明によれば、マルチプロ
セッサシステムにおいて、プログラムが暴走したＣＰＵ
について他のＣＰＵによって、リセットをかけることが
できる。

また、上記実施例にあっては、監視する側のＣＰＵの暴
走によって監視される側のＣＰＵが頻繁にリセットされ
ることを防止できる。

ローチャートである。

１゜ ２゜ ４　壽 ５　・ ・共通メモ１バ ・ＣＰＵ、 ・判断手段、 ・リセット信号発生手段。

特許出願人　　ミノルタカメラ株式会社代理人　　　　
弁理士　桑井　清−（他１名）

【図面の簡単な説明】

Claims (3)

【特許請求の範囲】
1. （１）共通メモリを介してデータを相互に伝送する複数
   のマイクロプロセッサを有するマルチプロセッサシステ
   ムにおいて、 いずれか一のマイクロプロセッサが上記共通メモリへ書
   き込んだデータを、該一のマイクロプロセッサが監視す
   ることにより、残りの他のマイクロプロセッサの暴走を
   判断する判断手段と、該暴走時に該他のマイクロプロセ
   ッサをリセットするリセット信号を発生するリセット信
   号発生手段と、を設けたことを特徴とするマルチプロセ
   ッサシステムにおけるリセット信号発生装置。
2. （２）共通メモリを介してデータを相互に伝送する複数
   のマイクロプロセッサを有し、いずれのマイクロプロセ
   ッサも上記共通メモリのアドレスに書き込み可能になさ
   れたマルチプロセッサシステムにおいて、 いずれか一のマイクロプロセッサに上記共通メモリの特
   定のアドレスに特定のデータを書き込ませ、残りの他の
   マイクロプロセッサが所定時間内に該特定のアドレスの
   該特定のデータを書換えたか否かをチェックすることに
   より、該他のマイクロプロセッサの暴走の判断を行う判
   断手段を有することを特徴とする特許請求の範囲第１項
   記載のマルチプロセッサシステムにおけるリセット信号
   発生装置。
3. （３）上記判断手段は、該暴走判断時、上記一のマイク
   ロプロセッサによって、一のリセット要求信号を発生さ
   せるとともに、上記共通メモリへの特定アドレス信号を
   介して他のリセット要求信号をも発生させ、 上記リセット信号発生手段は、これらのリセット要求信
   号に基づいて上記他のマイクロプロセッサへのリセット
   信号を発生することを特徴とする特許請求の範囲第１項
   または第２項に記載のマルチプロセッサシステムにおけ
   るリセット信号発生装置。