JP2877188B2 - データ通信監視システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ通信システム
における監視システムに関し、特に互いにバスを介して
データの送受信を行う第１及び第２のデータ制御回路を
含みこれ等第１及び第２のデータ制御回路の各々がデー
タ処理のためのプロセッサを有し、このプロセッサから
のアクセスに応答してデータを双方向メモリを介して互
いに送受信するようにしたデータ通信システムにおける
アクセス状態の監視システムに関するものである。

【０００２】

【従来の技術】この種の双方向メモリを用いたデータ通
信システムのブロック図を図３に示し、その動作波形例
を図４に示している。データ制御回路１００及び２００
は互いにバス３００を介して接続されており、データ制
御回路１００及び２００は共に、プロセッサ１及び６
と、双方向メモリ２及び７と、インタフェース３及び８
とを有している。

【０００３】プロセッサ１及び６は予めプログラムされ
ている命令を解析しつつ実行してデータ処理を行い、こ
れ等データを双方向メモリ２及び７を介して相互プロセ
ッサ間で送受信するようになっている。従って、双方向
メモリ２及び７はプロセッサ１及び６からの書込み／読
出しアクセスデータを一時記憶するものである。

【０００４】例えば、双方向メモリ２はプロセッサ１か
らの書込みデータを一時記憶してこれを読出し、インタ
フェース回路３を介してバス３００へ送出する。このバ
ス３００を介して送信されてきたデータはインタフェー
ス８を介して双方向メモリ７へ一時記憶され、再び読出
されてプロセッサ６へ送出されるようになっている。

【０００５】かかる構成において、データ制御回路１０
０からデータ制御回路２００へデータを送信する場合に
ついて述べる。先ず、プロセッサ１はアクセス信号２０
１を生成して出力し、双方向メモリ２へそのデータを書
込む。この双方向メモリ２に書込まれたデータは読出さ
れてインタフェース３，バス３００，インタフェース８
を介して双方向メモリ７へ転送される。しかる後に、プ
ロセッサ６が双方向メモリ７から当該データを読出すも
のである。

【０００６】逆に、データ制御回路２００からデータ制
御回路１００へデータを送信する場合について述べる。
先ず、プロセッサ６はアクセス信号を生成して出力し、
双方向メモリ７へそのデータを書込む。この双方向メモ
リ７へ書込まれたデータは読出されてインタフェース
８，バス３００，インタフェース３を介して双方向メモ
リ２へ転送される。しかる後に、プロセッサ１が双方向
メモリ２から当該データを読出すものである。

【０００７】双方向メモリ２，７に対しては、プロセッ
サ１，６共に自由にアクセスが可能であるが、同一アド
レスへのアクセスが競合した場合には、双方向メモリは
後からアクセスした方のプロセッサに対してビジー信号
（Ｂｕｓｙ）２０３または２０４を出力して、先にアク
セスした方の処理が終了するまで後のアクセスを待機状
態とする。その様子が図４の左半分のタイムチャートに
示されている。

【０００８】

【発明が解決しようとする課題】この様な双方向メモリ
を用いた従来のデータ通信システムにおいては、先にア
クセスした方がアクセスを有効にしたままの状態で、障
害発生によって停止した場合、後からアクセスした方は
アクセス待機状態のままで待たされるために、正常に動
作しているにもかかわらず、以後、動作停止となってし
まう。この様子が図４の右半分のタイムチャートに示さ
れている。

【０００９】すなわち、異常が発生したデータ制御回路
が、正常に動作しているデータ制御回路に対して影響を
与えることになりシステムダウンになるという欠点があ
る。

【００１０】本発明の目的は、異常が発生した場合に正
常なデータ制御回路に対して影響を与えないようにした
データ通信システムの監視システムを提供することであ
る。

【００１１】

【課題を解決するための手段】本発明によれば、互いに
バスを介してデータの送受信を行う第１及び第２のデー
タ制御回路を含み、前記第１及び第２のデータ制御回路
の各々はデータ処理のためのプロセッサを有し、このプ
ロセッサからのアクセスに応答してデータを双方向メモ
リを介して互いに送受信するようにしたデータ通信シス
テムにおける監視システムであって、前記第１及び第２
のデータ制御回路の各々は、前記双方向メモリに対する
前記第１及び第２のデータ制御回路のプロセッサからの
各アクセス時間を監視して所定時間以上経過した場合に
時間経過信号を生成するアクセス時間監視手段を有し、
前記双方向メモリの各々は、前記第１及び第２のデータ
制御回路のプロセッサからのアクセスの競合に応答して
ビジー信号を生成して当該アクセスの要求元へ送出する
よう構成されており、前記時間経過信号の発生に応答し
て前記ビジー信号の無効化またはアクセス要求元のリセ
ット化を行うようにしたことを特徴とする監視システム
が得られる。

【００１２】

【発明の実施の形態】本発明の作用を述べると、各プロ
セッサからの双方向メモリへのアクセス時間をタイマに
て監視し、規定時間以上アクセスが継続した場合には、
アクセス元の障害と見なして、アクセス元を初期化して
アクセスを強制終了させる。

【００１３】以下、図面を参照しつつ本発明の実施例を
説明する。

【００１４】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号により示している。図２
は図１のブロックの動作を示すタイムチャートの例であ
る。図１において、データ制御回路１００及び２００は
共に、プロセッサ１及び６、双方向メモリ２及び７、イ
ンタフェース３及び８を基本構成要素としていること
は、図３の例と同じである。

【００１５】図３の例と異なる部分について述べると、
アクセス時間監視用のタイマ４，５及び９，１０が各デ
ータ制御回路１００及び２００に付加されている。タイ
マ４はプロセッサ１のアクセス信号２０１の継続時間を
監視し、規定時間以上になると、プロセッサ１のリセッ
ト信号２０６を生成する。

【００１６】タイマ５はデータ制御回路２００のプロセ
ッサ６による双方向メモリ２へのアクセス信号２０２の
時間経過を監視し、規定時間以上になると、インタフェ
ース３のリセット信号２０５を生成してインタフェース
３を介してのプロセッサ６からのアクセス２０２を強制
終了するように制御する。

【００１７】タイマ９，１０に関しても同様であるもの
とする。

【００１８】かかる構成において、データ制御回路１０
０からデータ制御回路２００へデータ送信する場合、先
ずプロセッサ１はアクセス信号２０１を生成して出力
し、双方向メモリ２へデータを書込む。次に、双方向メ
モリ２に書込まれたデータは読出されて、インタフェー
ス３，バス３００，インタフェース８を介して双方向メ
モリ７へ転送される。そして、プロセッサ６が双方向メ
モリ７からこのデータを読出す。

【００１９】逆に、データ制御回路２００からデータ制
御回路１００へデータ送信する場合は、プロセッサ６が
アクセス信号を生成して出力し、双方向メモリへデータ
を書込む。この双方向メモリ７へ書込まれたデータは読
出されてインタフェース８，バス３００，インタフェー
ス３を介してアクセス信号２０２により双方向メモリ２
へ書込まれる。そして、プロセッサ１が双方向メモリ２
からこのデータを読出す。

【００２０】双方向メモリ２，７に対してはプロセッサ
１，６共に自由にアクセス可能であるが、同一アドレス
に対してアクセスが競合した場合には、後からアクセス
した方に対して双方向メモリはビジー信号２０３または
２０４を出力して、先にアクセスした方の処理が終了す
るまで後のアクセスを待機状態とする。

【００２１】例えば、プロセッサ１が双方向メモリ２に
対してアクセス中にプロセッサ６からのアクセス信号２
０２があると、双方向メモリ２はビジー信号２０４を生
成してインタフェース３へリセットをかけてアクセス信
号２０２を待機状態とする。

【００２２】先のプロセッサ１のアクセスが終了する
と、双方向メモリ２のビジー信号２０４は解除されて、
インタフェース３からプロセッサ３のアクセス信号２０
２が双方向メモリ２へ印加されることになる。この様子
が図２の左半分のタイムチャートに示されている。

【００２３】データ制御回路２００のプロセッサ６が双
方向メモリ２をアクセス中にプロセッサ１が双方向メモ
リ２を競合アクセスした場合、双方向メモリ２はビジー
信号２０３を生成してプロセッサ１のアクセスを待機状
態とする。

【００２４】この状態において、データ制御回路２００
が異常となってアクセス信号２０２が生成され続けた状
態で停止すると、タイマ５がこのアクセス信号２０２の
規定時間オーバ（タイムオーバ）を検出する。その結
果、タイマ５からリセット信号２０５が生成されてイン
タフェース３を初期化する。このインタフェース３の初
期化により、プロセッサ１のビジー信号２０３が無効化
されてプロセッサ１は双方向メモリ２に対して正常にア
クセスを行うことが可能となるのである。

【００２５】この様子が図２の右半分のタイムチャート
に示されている。

【００２６】一方、データ制御回路１００のプロセッサ
１が双方向メモリ２をアクセス中に、プロセッサ６が双
方向メモリ２を競合アクセスした場合には、双方向メモ
リ２はビジー信号２０４を生成してプロセッサ６からの
アクセス２０２を待機状態とする。

【００２７】この状態において、データ制御回路１００
のプロセッサ１が異常となりアクセス信号２０１が生成
され続けた状態で停止すると、タイマ４がこのアクセス
信号２０１の規定時間オーバを検出する。その結果、タ
イマ４からリセット信号２０６が生成されてプロセッサ
１を初期化する。よって、データ制御回路２００は双方
向メモリ２に対してアクセス可能となるのである。

【００２８】尚、データ制御回路２００においても全く
同様な構成及び動作であり、その説明は省略する。

【００２９】

【発明の効果】以上述べた如く、本発明によれば、アク
セス状態のままで異常が発生し停止したデータ制御回路
をシステムから切離すことができるので、正常に動作し
ている他のデータ制御回路に影響が波及することを防止
し、正常なデータ制御回路の引続く動作を保償すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】図１のブロック図の動作を示すタイムチャート
例である。

【図３】従来のデータ通信システムのブロック図であ
る。

【図４】図３のブロックの動作を示すタイムチャート例
である。

【符号の説明】

１，６ プロセッサ ２，７ 双方向メモリ ３，８ インタフェース ４，５，９，１０ タイマ １００，２００ データ制御回路 ３００ バス

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 互いにバスを介してデータの送受信を行
   う第１及び第２のデータ制御回路を含み、前記第１及び
   第２のデータ制御回路の各々はデータ処理のためのプロ
   セッサを有し、このプロセッサからのアクセスに応答し
   てデータを双方向メモリを介して互いに送受信するよう
   にしたデータ通信システムにおける監視システムであっ
   て、前記第１及び第２のデータ制御回路の各々は、前記
   双方向メモリに対する前記第１及び第２のデータ制御回
   路のプロセッサからの各アクセス時間を監視して所定時
   間以上経過した場合に時間経過信号を生成するアクセス
   時間監視手段を有し、前記双方向メモリの各々は、前記
   第１及び第２のデータ制御回路のプロセッサからのアク
   セスの競合に応答してビジー信号を生成して当該アクセ
   スの要求元へ送出するよう構成されており、前記時間経
   過信号の発生に応答して前記ビジー信号の無効化または
   アクセス要求元のリセット化を行うようにしたことを特
   徴とする監視システム。
2. 【請求項２】 前記アクセス時間監視手段の各々は、自
   己のデータ制御回路のプロセッサからのアクセス時間を
   監視する第１タイマと、他のデータ制御回路のプロセッ
   サからのアクセス時間を監視する第２タイマとを有し、
   前記第１タイマからの時間経過信号の発生に応答して自
   己のデータ制御回路のプロセッサのリセット化を行い、
   前記第２タイマからの時間経過信号の発生に応答して前
   記ビジー信号の無効化を行うようにしたことを特徴とす
   る請求項１記載の監視システム。